JP3335821B2 - 領域指定回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレス空間に割
り当てられる複数のメモリ領域やＩＯ（入出力）領域の
各領域に対して各種の条件を設定するために、さらに詳
しくは、例えばメモリ領域あるいはＩＯ領域に対応する
チップセレクト信号を生成したり、ウェイトステート数
を設定したりするために、それぞれのメモリ領域やＩＯ
領域を指定する領域指定回路に関するものである。

【０００２】

【従来の技術】汎用マイクロコンピュータ（以下、マイ
コンという）のアドレス空間は、一般的に、ＲＯＭやＲ
ＡＭ等のメモリデバイスから構成されるメモリ領域と、
マイコンの周辺デバイスから構成されるＩＯ領域とを含
んでいる。そして、これらのメモリ領域およびＩＯ領域
は、それぞれマイコンの任意のアドレス空間に割り当て
られて使用される。しかし、マイコンのアドレス空間
は、当然のことながらユーザーによってそれぞれ異なる
割り当て方をされて使用される。

【０００３】例えば、２０ビット（１Ｍバイト）のアド
レス空間に対して、アドレス４００００ｈ（１６進数）
番地から６４ｋバイト、即ち、アドレス４００００ｈ番
地からアドレス４ｆｆｆｆｈ番地までをメモリ領域とし
て割り当てる、あるいはアドレス８００００ｈ番地から
５１２ｋバイト、即ち、アドレス８００００ｈ番地から
アドレスｆｆｆｆｆｈ番地までをメモリ領域として割り
当てる等、ユーザーによって使用条件が異なっている。

【０００４】ところで、所定のアドレス空間に割り当て
られるメモリデバイスや周辺デバイスを正しくアクセス
するためには、マイコンから出力されるアドレス信号に
応じて、個々のデバイスに対応するチップセレクト信号
を生成する必要がある。また、これらのデバイスの中に
は、マイコンと比較して動作速度が遅いため、所定数の
ウェイトステートの挿入を必要とするものがある等、個
々のデバイスに応じて所定の条件を設定する必要がある
場合もある。

【０００５】このような要求に柔軟に対応するために、
従来は、アドレス空間に割り当てられる各領域のサイズ
（大きさ）を設定するレジスタ（以下、領域指定レジス
タという）と、これらの各領域が割り当てられる先頭番
地を設定するレジスタ（以下、先頭番地レジスタとい
う）とを設けることによって、個々のデバイスに対応し
たチップセレクト信号を生成したり、また、それぞれの
領域に対応して、所定数のウェイトステートを挿入する
等の所定の条件を設定していた。

【０００６】以下に、２０ビットのアドレス空間が割り
当てられたメモリ領域において、その中の所定の領域を
指定して、これに対応したチップセレクト信号を生成す
る場合を例に挙げて、図５および図６に示される従来の
領域指定回路について説明する。

【０００７】まず、図５は、上述する先頭番地レジスタ
および領域指定レジスタの一例の構成回路図である。図
示例の先頭番地レジスタ３４は、Ｄ型フリップフロップ
（以下、ＤＦＦという）３６ａ，３６ｂ，３６ｃ，３６
ｄ，３６ｅ，３６ｆ，３６ｇと、１つの反転入力を有す
る２入力ＡＮＤゲート３８とから構成され、同様に、領
域指定レジスタ４０は、ＤＦＦ４２ａ，４２ｂ，４２
ｃ，４２ｄ，４２ｅ，４２ｆ，４２ｇと、２入力ＡＮＤ
ゲート４４とから構成されている。

【０００８】先頭番地レジスタ３４において、ＤＦＦ３
６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆ，３６
ｇのデータ入力端Ｄには、それぞれ入力データＤＡＴＡ
＜６：０＞が入力され、そのクロック入力端にはＡＮＤ
ゲート３８の出力端が共通に入力され、その出力端Ｑか
らは、それぞれ先頭番地データＡＲＥＡ＜１９：１３＞
が出力されている。また、ＡＮＤゲート３８の一方の入
力端および他方の反転入力端には、それぞれ書き込み信
号ＷＲおよび入力データＤＡＴＡ＜７＞が入力されてい
る。

【０００９】同様に、領域指定レジスタ４０において、
ＤＦＦ４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４２
ｆ，４２ｇのデータ入力端Ｄには、それぞれ入力データ
ＤＡＴＡ＜６：０＞が入力され、そのクロック入力端に
はＡＮＤゲート４４の出力端が共通に入力され、その出
力端Ｑからは、それぞれ領域指定データＲＡＮＧＥ＜
６：０＞が出力されている。また、ＡＮＤゲート４４の
入力端には書き込み信号ＷＲおよび入力データＤＡＴＡ
＜７＞が入力されている。

【００１０】ここで、先頭番地レジスタ３４には、入力
データＤＡＴＡ＜７＞がローレベルのときに、書き込み
信号ＷＲによって、入力データＤＡＴＡ＜６：０＞が書
き込まれ、同様に、領域指定レジスタ４０には、入力デ
ータＤＡＴＡ＜７＞がハイレベルのときに、書き込み信
号ＷＲによって、入力データＤＡＴＡ＜６：０＞が書き
込まれる。

【００１１】次に、図６は、領域検出回路の一例の構成
回路図である。領域検出回路４６は、２入力ＥＸＯＲ
（排他的論理和）ゲート４８ａ，４８ｂ，４８ｃ，４８
ｄ，４８ｅ，４８ｆ，４８ｇと、２入力ＮＡＮＤゲート
５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５
０ｇと、７入力ＮＡＮＤゲート５２とから構成されてい
る。

【００１２】ＥＸＯＲゲート４８ａ，４８ｂ，４８ｃ，
４８ｄ，４８ｅ，４８ｆ，４８ｇの一方の入力端には、
それぞれアドレス信号ＡＤＲ＜１９：１３＞が入力さ
れ、その他方の入力端には、それぞれ先頭番地データＡ
ＲＥＡ＜１９：１３＞が入力され、その出力端は、それ
ぞれＮＡＮＤゲート５０ａ，５０ｂ，５０ｃ，５０ｄ，
５０ｅ，５０ｆ，５０ｇの一方の入力端に入力されてい
る。また、ＮＡＮＤゲート５０ａ，５０ｂ，５０ｃ，５
０ｄ，５０ｅ，５０ｆ，５０ｇの他方の入力端には、そ
れぞれ領域指定データＲＡＮＧＥ＜６：０＞が入力さ
れ、その出力端はＮＡＮＤゲート５２の入力端に入力さ
れている。そして、ＮＡＮＤゲート５２の出力端からは
チップセレクト信号ＣＳ￣が出力されている。

【００１３】領域検出回路４６において、マイコンから
出力されるアドレス信号ＡＤＲ＜１９：１３＞は、ＥＸ
ＯＲゲート４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，
４８ｆ，４８ｇによって、それぞれ先頭番地データＡＲ
ＥＡ＜１９：１３＞と比較され、それぞれのＥＸＯＲゲ
ート４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８
ｆ，４８ｇからは、一致するときにローレベルが、逆
に、不一致のときにハイレベルが一致検出結果として出
力される。図示例においては、マイコンから出力される
２０ビットのアドレス信号の内、上位７ビットだけが先
頭番地データＡＲＥＡ＜１９：１３＞と比較される。

【００１４】ここで、例えばメモリ領域の先頭番地をア
ドレス８００００ｈ番地とするためには、先頭番地デー
タＡＲＥＡ＜１９：１３＞を１００００００ｂ（２進
数）に設定する。また、メモリ領域の先頭番地をアドレ
ス４００００ｈ番地とするためには、先頭番地データを
０１０００００ｂに、同様に、アドレスｆｅ０００ｈ番
地とするためには、先頭番地データを１１１１１１１ｂ
に設定する。このように、図示例において、先頭番地は
アドレス０００００ｈ〜ｆｅ０００ｈ番地の範囲で８ｋ
バイト間隔で設定することができる。

【００１５】次いで、ＥＸＯＲゲート４８ａ，４８ｂ，
４８ｃ，４８ｄ，４８ｅ，４８ｆ，４８ｇから出力され
る一致検出結果は、それぞれ領域指定データＲＡＮＧＥ
＜６：０＞によって有効あるいは無効とされる。即ち、
それぞれのＮＡＮＤゲート５０ａ，５０ｂ，５０ｃ，５
０ｄ，５０ｅ，５０ｆ，５０ｇからは、対応する領域指
定データＲＡＮＧＥ＜６：０＞がローレベルのときに、
ＥＸＯＲゲート４８ａ，４８ｂ，４８ｃ，４８ｄ，４８
ｅ，４８ｆ，４８ｇから出力される一致検出結果にかか
わらずハイレベルが出力され、逆に、対応する領域指定
データＲＡＮＧＥ＜６：０＞がハイレベルのときに、Ｅ
ＸＯＲゲート４８ａ，４８ｂ，４８ｃ，４８ｄ，４８
ｅ，４８ｆ，４８ｇから出力される一致検出結果が反転
されて出力される。

【００１６】例えば、領域指定データＲＡＮＧＥ＜６：
０＞が０００００００ｂのとき、全てのＮＡＮＤゲート
５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５
０ｇからはハイレベルが出力され、ＮＡＮＤゲート５２
からはローレベル、即ち、チップセレクト信号がイネー
ブル状態とされて出力される。従って、領域指定データ
ＲＡＮＧＥ＜６：０＞が０００００００ｂのときには、
先頭番地データＡＲＥＡ＜１９：１３＞の値にかかわら
ず、チップセレクト信号が常時イネーブル状態であるロ
ーレベルとなり、メモリ領域のサイズは最大の１メガバ
イト（２²⁰）に設定される。

【００１７】また、例えば領域指定データＲＡＮＧＥ＜
６：０＞が１００００００ｂのとき、ＮＡＮＤゲート５
０ａからは、ＥＸＯＲゲート４８ａから出力される一致
検出信号が反転されて出力され、これ以外の全てのＮＡ
ＮＤゲート５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，
５０ｇからはハイレベルが出力される。このため、アド
レス信号ＡＤＲ＜１９＞と先頭番地データＡＲＥＡ＜１
９＞とが一致していれば、アドレス信号ＡＤＲ＜１８：
０＞の値にかかわらず、チップセレクト信号ＣＳ￣はイ
ネーブル状態とされる。従って、メモリ領域のサイズは
５１２ｋバイト（２¹⁹）に設定される。

【００１８】以下同様に、下記表１に示されるように、
領域指定データＲＡＮＧＥ＜６：０＞の設定に応じて、
アドレスの連続するメモリ領域のサイズが決定される。

【００１９】

【００２０】ところで、上述する領域指定回路において
は、必ず先頭番地レジスタ３４および領域指定レジスタ
４０の２つのレジスタが必要であり、１つの領域を指定
するための回路としては規模が大きいため、指定する領
域数が多くなるにつれて回路規模が増大するという問題
点がある。例えば、図５に示される例においては、１つ
の領域を指定するために、合計１４個のＤＦＦおよび２
つのＡＮＤゲートが必要となるし、先頭番地および領域
サイズをさらに小さな単位で設定しようとした場合、さ
らに多くの回路が必要となる。

【００２１】また、これらの先頭番地レジスタ３４およ
び領域指定レジスタ４０にデータの書き込みを行う場
合、例えば８ビットのデータバスでは、それぞれの先頭
番地レジスタ３４および領域指定レジスタ４０に別々に
データを書き込む必要があり、即ち、１つの領域を指定
するためには２回の書き込みを行う必要があり、指定し
ようとする領域数が多くなるほど先頭番地レジスタ３４
および領域指定レジスタ４０の設定に必要な時間が増大
するという問題点がある。

【００２２】また、この２回の書き込みが完了してはじ
めて所望の領域を指定することができるため、先頭番地
レジスタ３４および領域指定レジスタ４０の内、一方の
レジスタへの書き込みを行った後、他方のレジスタへの
書き込みを行うまでの間、即ち、一方のレジスタを書き
換えたとき、他方のレジスタの値によっては、所望の範
囲以外のアドレスでチップセレクト信号がイネーブル状
態にされたり、これとは逆に、所望のアドレスでチップ
セレクト信号がディスエーブル状態にされたりする場合
があり、誤動作する危険性があるという問題点があっ
た。

【００２３】ところで、特公平７−６９８５９号公報に
は、上述する領域指定回路と全く同様に、先頭番地レジ
スタ３４に相当するアドレスレジスタと、領域指定レジ
スタ４０に相当するドントケアビットレジスタと、領域
検出回路４６に相当する回路とを有するメモリ領域指定
回路が開示されている。同公報に開示されたメモリ領域
指定回路は、指定される領域に所定数のウェイトステー
トを設定する場合を例に挙げて説明されているが、上述
する全ての問題点を含んでいることは言うまでもないこ
とである。

【００２４】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、先頭番地レジス
タおよび領域指定レジスタを１つのレジスタに統合する
ことによって、回路規模を削減することができ、レジス
タのデータの設定に必要な時間を短縮することができる
とともに、回路の誤動作を防止することができる領域指
定回路を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、アドレス空間に割り当てられる複数のメ
モリ領域およびＩＯ領域の各領域を指定する領域指定回
路であって、前記各領域の先頭番地を指定する第１の先
頭番地データの上位有効ビットと、この第１の先頭番地
データの中の上位有効ビットを指定し、前記第１の先頭
番地データの上位有効ビットに対応して決定される前記
各領域のサイズを設定する第１の領域指定データとに基
づいて合成され、前記第１の先頭番地データの上位有効
ビットとこの第１の先頭番地データの上位有効ビットの
位置を示すビットとを含む、前記第１の先頭番地データ
と前記第１の領域指定データとの合計のビット数よりも
少ないビット数の合成データを保持し、この合成データ
を、前記第１の先頭番地データの上位有効ビットと等し
い上位有効ビットを持つ第２の先頭番地データとして出
力するレジスタと、このレジスタから出力される前記第
２の先頭番地データから前記第１の領域指定データの各
ビットと等しいビットを持つ第２の領域指定データを生
成する論理回路と、入力されるアドレス信号と前記第２
の領域指定データによって指定される前記第２の先頭番
地データの上位有効ビットとを対応するビット毎に比較
し、これらの全てのビットが一致したときに前記各領域
を指定する信号をイネーブル状態にして出力する領域検
出回路とを有することを特徴とする領域指定回路を提供
するものである。また、本発明は、アドレス空間に割り
当てられる複数のメモリ領域およびＩＯ領域の各領域を
指定する領域指定回路であって、前記各領域の先頭番地
を指定する第１の先頭番地データの上位有効ビットと、
この第１の先頭番地データの中の上位有効ビットを指定
し、前記第１の先頭番地データの上位有効ビットに対応
して決定される前記各領域のサイズを設定する第１の領
域指定データとに基づいて合成され、前記第１の先頭番
地データの上位有効ビットとこの第１の先頭番地データ
の上位有効ビットの位置を示すビットとを含む、前記第
１の先頭番地データと前記第１の領域指定データとの合
計のビット 数よりも少ないビット数の合成データを保持
し、この合成データをビット毎に正転または反転して第
２の先頭番地データとして出力するレジスタと、このレ
ジスタから出力される前記第２の先頭番地データがビッ
ト毎に正転または反転された状態に応じて前記第１の領
域指定データの各ビットがビット毎に正転または反転さ
れたビットを持つ第２の領域指定データを生成する論理
回路と、入力されるアドレス信号と前記第２の領域指定
データによって指定される前記第２の先頭番地データの
上位有効ビットとを対応するビット毎に比較し、前記正
転された全てのビットが一致し、かつ前記反転された全
てのビットが不一致であるときに前記各領域を指定する
信号をイネーブル状態にして出力する領域検出回路とを
有することを特徴とする領域指定回路を提供する。ここ
で、前記第１の先頭番地データおよび前記第１の領域指
定データはｎビットのデータであり、前記合成データは
ｎ＋１ビットのデータであり、前記合成データの上位側
のビットは、前記第１の先頭番地データの上位有効ビッ
トとされ、この第１の先頭番地データの上位有効ビット
に隣接する下位側の１ビットが前記第１の先頭番地デー
タの上位有効ビットの位置を示すビットとされ、前記第
１の先頭番地データの上位有効ビットがｎビットよりも
少ない場合、前記第１の先頭番地データの上位有効ビッ
トの位置を示すビットよりも下位側の全てのビットは、
前記第１の先頭番地データの上位有効ビットの位置を示
すビットと極性が反対とされ、前記第１の先頭番地デー
タの上位有効ビットがｎビットである場合、前記合成デ
ータの最下位ビットが、前記第１の先頭番地データの上
位有効ビットの位置を示すビットとされるのが好まし
い。

【００２６】

【作用】本発明の領域指定回路は、先頭番地データおよ
び領域指定データを１つのデータに合成し、この合成さ
れたデータから先頭番地データおよび領域指定データを
生成するよう構成することによって、先頭番地レジスタ
および領域指定レジスタを１つのレジスタに統合したも
のである。従って、本発明の領域指定回路によれば、先
頭番地レジスタおよび領域指定レジスタを１つのレジス
タに統合することによって、その回路規模を削減するこ
とができるため、コストダウン、消費電力の低減等の利
点がある。また、２つのレジスタを１つにしたため、レ
ジスタへのデータの設定に必要な時間を短縮することが
できるとともに、従来の領域指定回路のように、レジス
タの書き込み時における回路の誤動作の危険性も完全に
排除することができる。

【００２７】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の領域指定回路を詳細に説明す
る。

【００２８】図１は、本発明の領域指定回路に用いられ
るレジスタの一実施例の構成回路図である。このレジス
タ１０は、図５に示される先頭番地レジスタ３４および
領域指定レジスタ４０の両方に相当し、先頭番地データ
および領域指定データの両方が設定されるものであっ
て、ＤＦＦ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，
１２ｆ，１２ｇ，１２ｈと、２入力ＯＲゲート１４ａ，
１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆとから構成さ
れている。

【００２９】ＤＦＦ１２ａ，１２ｂ，１２ｃ，１２ｄ，
１２ｅ，１２ｆ，１２ｇ，１２ｈのデータ入力端Ｄに
は、それぞれ入力データＤＡＴＡ＜７：０＞が入力さ
れ、そのクロック入力端には、書き込み信号ＷＲが共通
に入力され、そのデータ出力端Ｑからは、それぞれ出力
データＡＲ＜７：０＞が出力されている。

【００３０】また、ＯＲゲート１４ａ，１４ｂ，１４
ｃ，１４ｄ，１４ｅ，１４ｆの一方の入力端には、それ
ぞれＤＦＦ１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，
１２ｇのデータ出力端Ｑから出力される出力データＡＲ
＜６：１＞が入力され、その他方の入力端には、それぞ
れＯＲゲート１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ
の出力端およびＤＦＦ１２ｈのデータ出力端Ｑから出力
される出力データＡＲ＜０＞が入力されている。

【００３１】このレジスタ１０において、入力データＤ
ＡＴＡ＜７：０＞は、書き込み信号ＷＲによって、それ
ぞれＤＦＦ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，
１２ｆ，１２ｇ，１２ｈに書き込まれる。そして、ＤＦ
Ｆ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，
１２ｇの出力データＡＲ＜７：１＞は、それぞれ先頭番
地データＡＲＥＡ’＜１９：１３＞として使用され、Ｏ
Ｒゲート１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１
４ｆの出力端および出力データＡＲ＜０＞は、それぞれ
領域指定データＲＡＮＧＥ’＜６：０＞として使用され
る。

【００３２】なお、本実施例の領域指定回路、即ち、図
１に示されるレジスタ１０を用いる領域指定回路におい
ては、先頭番地データＡＲＥＡ＜１９：１３＞および領
域指定データＲＡＮＧＥ＜６：０＞を、それぞれ先頭番
地データＡＲＥＡ’＜１９：１３＞および領域指定デー
タＲＡＮＧＥ’＜６：０＞に置換することによって、図
６に示される領域検出回路４６を用いることができる。

【００３３】本発明の領域指定回路は、基本的に以上の
ように構成される。次に、本発明の領域指定回路に用い
られる先頭番地データＡＲＥＡ’および領域指定データ
ＲＡＮＧＥ’について説明する。

【００３４】例えば、アドレス４００００ｈ番地からア
ドレス４ｆｆｆｆｈ番地までの６４ｋバイトをメモリ領
域として割り当てる場合、先頭番地データＡＲＥＡ’＜
１９：１３＞および領域指定データＲＡＮＧＥ’＜６：
０＞は、以下のように設定される。 ＡＲＥＡ’＜１９：１３＞＝０１０００００ｂ ＲＡＮＧＥ’＜６：０＞ ＝１１１１０００ｂ

【００３５】このとき、領域指定データＲＡＮＧＥ’＜
２：０＞は０００ｂであるため、図６に示される領域検
出回路４６のＮＡＮＤゲート５０ｅ，５０ｆ，５０ｇか
らは、先頭番地データＡＲＥＡ’＜１５：１３＞の値０
００ｂに関係なくハイレベルが出力される。一方、領域
指定データＲＡＮＧＥ’＜６：３＞は１１１１ｂである
ため、ＮＡＮＤゲート５０ａ，５０ｂ，５０ｃ，５０ｄ
からは、アドレス信号ＡＤＲ＜１９：１６＞と先頭番地
データＡＲＥＡ’＜１９：１６＞とが一致したときにハ
イレベルが出力される。

【００３６】ここで、先頭番地データＡＲＥＡ’＜１
９：１６＞の値は０１００ｂ（＝４ｈ）であるから、ア
ドレス信号ＡＤＲ＜１９：０＞の値が４××××ｈ（×
はドントケア）のときに、即ち、アドレス４００００ｈ
番地からアドレス４ｆｆｆｆｈ番地のときに、ＮＡＮＤ
ゲート５２から出力されるチップセレクト信号ＣＳ￣は
ローレベルとなり、アドレス４００００ｈ番地からアド
レス４ｆｆｆｆｈ番地の領域をメモリ領域として割り当
てられる。

【００３７】このように、領域指定データＲＡＮＧＥ’
＜６：０＞の‘０’のビットは、図６に示される領域検
出回路４６のＮＡＮＤゲート５０によって、ＥＸＯＲゲ
ート４８の出力にかかわらずハイレベルとされるため、
領域指定データＲＡＮＧＥ’＜６：０＞の‘０’のビッ
トに対応する先頭番地データＡＲＥＡ’＜１９：１３＞
のビットは、‘０’または‘１’のいずれの値でもよ
い、即ち、ドントケアでよいということになる。

【００３８】従って、アドレス４００００ｈ番地からア
ドレス４ｆｆｆｆｈ番地までの６４ｋバイトをメモリ領
域として割り当てる場合、先頭番地データＡＲＥＡ’＜
１９：１３＞および領域指定データＲＡＮＧＥ’＜６：
０＞は、以下のように設定すればよい。 ＡＲＥＡ’＜１９：１３＞＝０１００×××ｂ ＲＡＮＧＥ’＜６：０＞ ＝１１１１０００ｂ

【００３９】同様に、例えばアドレス８００００ｈ番地
からアドレスｆｆｆｆｆｈ番地までの５１２ｋバイトを
メモリ領域として割り当てる場合には、 ＡＲＥＡ’＜１９：１３＞＝１××××××ｂ ＲＡＮＧＥ’＜６：０＞ ＝１００００００ｂ また、アドレス０００００ｈ番地からアドレス０３ｆｆ
ｆｈ番地までの１６ｋバイトをメモリ領域として割り当
てる場合には、 ＡＲＥＡ’＜１９：１３＞＝００００００×ｂ ＲＡＮＧＥ’＜６：０＞ ＝１１１１１１０ｂ のように設定すればよいことになる。

【００４０】次に、本発明の領域指定回路に用いられる
レジスタ１０の動作について、即ち、レジスタ１０に設
定されるデータを合成する工程と、レジスタ１０に設定
されたデータから先頭番地データＡＲＥＡ’および領域
指定データＲＡＮＧＥ’を生成する工程について、上述
するように、アドレス４００００ｈ番地からの６４ｋバ
イトをメモリ領域として割り当てる場合を例に挙げて、
図２に示される概念図を参照しながら説明する。

【００４１】まず、レジスタ１０に設定される出力デー
タＡＲ＜７：０＞の合成工程について説明する。領域指
定データＲＡＮＧＥ＜６：０＞の‘１’のビット、即
ち、本実施例においては、領域指定データＲＡＮＧＥ＜
６：３＞のビットに対応する有効ビットである先頭番地
データＡＲＥＡ＜１９：１６＞の値０１００ｂを先頭番
地データＡＲＥＡ＜１９：１３＞から取り出し、これを
レジスタ１０の出力データＡＲ＜７：４＞とする。

【００４２】一方、領域指定データＲＡＮＧＥ＜６：０
＞から連続する‘０’のビット、即ち、本実施例におい
ては、領域指定データＲＡＮＧＥ＜２：０＞の値０００
ｂを取り出し、先頭番地データＡＲＥＡ’と領域指定デ
ータＲＡＮＧＥ’とを区別することができるように、こ
の中の最上位ビットである領域指定データＲＡＮＧＥ＜
２＞の値‘０’を‘１’に変更して、図中符号Ａで示さ
れるように１００ｂとし、これをレジスタ１０の出力デ
ータＡＲ＜３：１＞とする。

【００４３】なお、レジスタ１０の出力データＡＲ＜０
＞には、詳細は後述するが、領域指定データＲＡＮＧ
Ｅ’＜６：０＞の値が全て‘１’、即ち、１１１１１１
１ｂのときにだけ‘１’を設定し、これ以外の場合には
‘０’を設定する。従って、本実施例の場合には、レジ
スタ１０の出力データＡＲ＜７：０＞として、即ち、先
頭番地データＡＲＥＡ＜１９：１３＞と領域指定データ
ＲＡＮＧＥ＜６：０＞との合成データとして、図中符号
Ｂで示されるように０１００１０００ｂが設定される。

【００４４】次いで、先頭番地データＡＲＥＡ’＜１
９：１３＞および領域指定データＲＡＮＧＥ’＜６：０
＞の生成工程について説明する。レジスタ１０の出力デ
ータＡＲ＜７：０＞から生成される先頭番地データＡＲ
ＥＡ’の有効ビットは、出力データＡＲ＜７：０＞のビ
ットを最下位ビット側から順番に見たときに、最初に現
れる‘１’のビットよりも上位側の全てのビットであ
る。即ち、本実施例においては、出力データＡＲ＜７：
４＞の値０１００ｂが先頭番地データＡＲＥＡ’＜１
９：１６＞に相当する。

【００４５】なお、先頭番地データＡＲＥＡ’＜１５：
１３＞の値については、ドントケアであるため‘０’ま
たは‘１’のいずれに設定してもよいが、本実施例にお
いては、回路規模を削減するために、レジスタ１０の出
力データＡＲ＜３：１＞をそのまま使用する。従って、
出力データＡＲ＜７：１＞を先頭番地データＡＲＥＡ’
＜１９：１３＞とすればよく、本実施例においては、先
頭番地データＡＲＥＡ’＜１９：１３＞の値は０１００
１００ｂとなる。

【００４６】一方、領域指定データＲＡＮＧＥ’は、レ
ジスタ１０の出力データＡＲ＜７：０＞のビットを最下
位ビット側から順番に見たときに、最初に現れる‘１’
のビットよりも上位側のビットを全て‘１’とし、か
つ、これ以外の全てのビットを‘０’とする。即ち、本
実施例においては、図中符号Ｃで示されるように、１１
１１００００ｂなる値を有する出力データＡＲ’＜７：
０＞を生成し、出力データＡＲ’＜７：１＞を領域指定
データＲＡＮＧＥ’＜６：１＞とする。

【００４７】なお、領域指定データＲＡＮＧＥ’＜６：
０＞に‘０’のビットが存在しない場合には、先頭番地
データＡＲＥＡ’＜１９：１３＞の全てのビットが有効
ビットとなる。この場合、領域指定データＲＡＮＧＥ’
＜６：０＞の全てのビットが‘１’であることを示すた
めに、レジスタ１０の出力データＡＲ＜０＞の値として
‘１’を設定する。即ち、レジスタ１０の出力データＡ
Ｒのビット数は、先頭番地データＡＲＥＡ’や領域指定
データＲＡＮＧＥ’のビット数よりも１ビットだけ余分
に必要となる。

【００４８】このように、本発明の領域指定回路は、領
域指定データＲＡＮＧＥ’の‘０’のビットに対応する
先頭番地データＡＲＥＡ’のビットが常にドントケアで
あることを利用して、図５に示される先頭番地レジスタ
３４と領域指定レジスタ４０とを１つのレジスタ１０に
統合したものである。このため、本発明の領域指定回路
によれば、回路規模を削減することができ、消費電力の
低減、コストダウン、チップ面積縮小等の効果が得られ
る。なお、指定される領域数が多いほど、回路削減効果
が大きいことは言うまでもないことである。

【００４９】また、本発明の領域指定回路によれば、例
えばレジスタ１０のビット数が８ビットの場合、８ビッ
トのデータバスを用いて１回書き込みを行うだけで、レ
ジスタ１０にデータを設定することができるため、レジ
スタ１０のデータを書き換えるための時間が短縮される
ことは勿論、従来の領域指定回路のように、先頭番地レ
ジスタ３４または領域指定レジスタ４０のデータの書き
換え中に誤動作する危険性等は全くない。

【００５０】本発明の領域指定回路に用いられるレジス
タ１０は、このように動作する。なお、領域検出回路４
６の動作については、従来技術の説明において既に述べ
た通りである。次に、回路規模の削減効果の高い回路構
成例について、図３および図４に示される本発明の領域
指定回路の別の実施例を参照しながら説明する。

【００５１】まず、図３は、本発明の領域指定回路に用
いられるレジスタの別の実施例の構成回路図である。図
示例のレジスタ１６は、図１に示されるレジスタ１０よ
りもさらにゲート数の削減された構成を例示するもので
あって、ＤＦＦ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２
ｅ，１２ｆ，１２ｇ，１２ｈと、２入力ＮＯＲゲート１
８ａ，１８ｂ，１８ｃと、２入力ＮＡＮＤゲート２０
ａ，２０ｂ，２０ｃとから構成されている。

【００５２】ＤＦＦ１２ａ，１２ｂ，１２ｃ，１２ｄ，
１２ｅ，１２ｆ，１２ｇ，１２ｈのデータ入力端Ｄに
は、それぞれ入力データＤＡＴＡ＜７：０＞が入力さ
れ、そのクロック入力端には、書き込み信号ＷＲが共通
に入力されている。また、ＤＦＦ１２ａ，１２ｃ，１２
ｅ，１２ｇの反転データ出力端ＱＮからは、それぞれ先
頭番地データの反転データＡＲＥＡ”＜１９，１７，１
５，１３＞￣が出力され、ＤＦＦ１２ｂ，１２ｄ，１２
ｆのデータ出力端Ｑからは、それぞれ先頭番地データＡ
ＲＥＡ”＜１８，１６，１４＞が出力されている。

【００５３】また、ＮＯＲゲート１８ａ，１８ｂ，１８
ｃの一方の入力端には、それぞれ先頭番地データＡＲＥ
Ａ”＜１８，１６，１４＞が入力され、その他方の入力
端には、それぞれＮＡＮＤゲート２０ａ，２０ｂ，２０
ｃの出力端が入力され、その出力端からは、それぞれ領
域指定データの反転データＲＡＮＧＥ”＜６，４，２＞
￣が出力されている。

【００５４】同様に、ＮＡＮＤゲート２０ａ，２０ｂ，
２０ｃの一方の入力端には、それぞれ先頭番地データの
反転データＡＲＥＡ”＜１７，１５，１３＞￣が入力さ
れ、その他方の入力端には、それぞれＮＯＲゲート１８
ｂ，１８ｃの出力端およびＤＦＦ１２ｈの反転データ出
力端ＱＮが入力され、その出力端からは、それぞれ領域
指定データＲＡＮＧＥ”＜５，３，１＞が出力されてい
る。また、ＤＦＦ１２ｈの反転データ出力端ＱＮから
は、領域指定データの反転データＲＡＮＧＥ”＜０＞￣
が出力されている。

【００５５】次いで、図４は、本発明の領域指定回路に
用いられる領域検出回路の一実施例の構成回路図であ
る。図示例の領域検出回路２２は、図３に示されるレジ
スタ１６に対応して構成されたものであって、２入力Ｅ
ＸＯＲゲート２４ａ，２４ｂ，２４ｃ，２４ｄ，２４
ｅ，２４ｆ，２４ｇと、２入力ＮＯＲゲート２６ａ，２
６ｂ，２６ｃ，２６ｄと、２入力ＮＡＮＤゲート２８
ａ，２８ｂ，２８ｃと、４入力ＮＯＲゲート３０と、４
入力ＮＡＮＤゲート３２とから構成されている。

【００５６】ＥＸＯＲゲート２４ａ，２４ｂ，２４ｃ，
２４ｄ，２４ｅ，２４ｆ，２４ｇの一方の入力端には、
それぞれアドレス信号ＡＤＲ＜１９：１３＞が入力され
ている。ＥＸＯＲゲート２４ａ，２４ｃ，２４ｅ，２４
ｇの他方の入力端には、それぞれ先頭番地データの反転
データＡＲＥＡ”＜１９，１７，１５，１３＞￣が入力
され、ＥＸＯＲゲート２４ｂ，２４ｄ，２４ｆの他方の
入力端には、それぞれ先頭番地データＡＲＥＡ”＜１
８，１６，１４＞が入力されている。

【００５７】また、ＮＯＲゲート２６ａ，２６ｂ，２６
ｃ，２６ｄの一方の入力端には、それぞれＥＸＯＲゲー
ト２４ａ，２４ｃ，２４ｅ，２４ｇの出力端が入力さ
れ、その他方の入力端には、それぞれ領域指定データの
反転データＲＡＮＧＥ”＜６，４，２，０＞￣が入力さ
れている。ＮＡＮＤゲート２８ａ，２８ｂ，２８ｃの一
方の入力端には、それぞれＥＸＯＲゲート２４ｂ，２４
ｄ，２４ｆの出力端が入力され、その他方の入力端に
は、それぞれ領域指定データＲＡＮＧＥ”＜５，３，１
＞が入力されている。

【００５８】ＮＯＲゲート２６ａ，２６ｂ，２６ｃ，２
６ｄの出力端は、それぞれＮＯＲゲート３０の入力端に
入力され、ＮＡＮＤゲート２８ａ，２８ｂ，２８ｃの出
力端およびＮＯＲゲート３０の出力端は、それぞれＮＡ
ＮＤゲート３２の入力端に入力され、ＮＡＮＤゲート３
２の出力端からはチップセレクト信号ＣＳ￣が出力され
ている。

【００５９】この領域指定回路において、図３および図
４に示される先頭番地データの反転データＡＲＥＡ”＜
１９，１７，１５，１３＞￣は、図１および図６に示さ
れる先頭番地データＡＲＥＡ’＜１９，１７，１５，１
３＞に対して反転（負論理）出力されている。同様に、
図３および図４に示される領域指定データの反転データ
ＲＡＮＧＥ”＜６，４，２，０＞￣は、図１および図６
に示される領域指定データＲＡＮＧＥ’＜６，４，２，
０＞に対して反転出力されている。

【００６０】また、先頭番地データの反転データＡＲＥ
Ａ”＜１９，１７，１５，１３＞￣および領域指定デー
タの反転データＲＡＮＧＥ”＜６，４，２，０＞￣に対
応して、図４に示される領域検出回路２２においては、
図６に示される領域検出回路のＮＡＮＤゲート５０ａ，
５０ｃ，５０ｅ，５０ｇがＮＯＲゲート２６ａ，２６
ｂ，２６ｃ，２６ｄに変更され、ＮＡＮＤゲート５２が
ＮＯＲゲート３０およびＮＡＮＤゲート３２に変更され
ている。

【００６１】即ち、本実施例においては、レジスタ１６
から先頭番地データの反転データＡＲＥＡ”＜１９，１
７，１５，１３＞￣および領域指定データの反転データ
ＲＡＮＧＥ”＜６，４，２，０＞￣を出力することによ
って、図１に示されるレジスタ１０のＯＲゲート１４
ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆを、図３
に示されるように、ＮＯＲゲート１８ａ，１８ｂ，１８
ｃおよびＮＡＮＤゲート２０ａ，２０ｂ，２０ｃで構成
することができ、回路規模をより一層削減することがで
きる。

【００６２】さらに具体的には、図５および図６に示さ
れる従来の領域指定回路において、ＤＦＦ３６，４２の
ゲート数を８ゲート、以下同様に、ＡＮＤゲート３８，
４４を２ゲート、ＥＸＯＲゲート４８を３ゲート、ＮＡ
ＮＤゲート５０を１ゲート、ＮＡＮＤゲート５２を６ゲ
ートとすれば、図５に示される先頭番地レジスタ３４お
よび領域指定レジスタ４０のゲート数は１１６ゲート、
図６に示される領域検出回路４６のゲート数は３４ゲー
トとなる。

【００６３】一方、図１、図３および図４に示される本
発明の領域指定回路において、同様にＤＦＦ１２を８ゲ
ート、ＯＲゲート１４を２ゲート、ＮＯＲゲート１８お
よびＮＡＮＤゲート２０を１ゲート、ＥＸＯＲゲート２
４を３ゲート、ＮＯＲゲート３０およびＮＡＮＤゲート
３２を５ゲートとすれば、図１に示されるレジスタ１０
のゲート数は７６ゲート、図３に示されるレジスタ１６
のゲート数は７０ゲート、図４に示される領域検出回路
２２のゲート数は、図６に示される領域検出回路のゲー
ト数と同じ３４ゲートとなる。

【００６４】従って、図５および図６に示される従来の
領域指定回路のゲート数は合計１５０ゲートである。こ
れに対し、本発明の領域指定回路は、図１に示されるレ
ジスタ１０を用いる場合、領域指定回路のゲート数は合
計１１０ゲート、即ち、従来の領域指定回路と比べて４
０ゲート削減されている。また、図３および図４に示さ
れる本発明の領域指定回路のゲート数は合計１０４ゲー
ト、即ち、従来の領域指定回路と比べて４６ゲート削減
されている。

【００６５】このように、本発明の領域指定回路によれ
ば、先頭番地レジスタおよび領域指定レジスタを１つの
レジスタに統合することによって、従来の領域指定回路
と比較して格段に回路規模を削減することが可能であ
る。また、上述する実施例においては、１つの領域を指
定する毎に従来の領域指定回路に対して４６ゲートを削
減することができるため、当然のことながら、指定され
る領域数が多くなるほど、その回路規模削減効果が高く
なることは言うまでもないことである。

【００６６】なお、本発明の領域指定回路について、具
体的な実施例を挙げて説明を行ったが、本発明の領域指
定回路はこの実施例だけに限定されるものではない。

【００６７】例えば、実施例においては、アドレス信号
ＡＤＲおよび先頭番地データＡＲＥＡの上位７ビットだ
けを比較し、７ビットの領域指定データＲＡＮＧＥを用
いて、最小８ｋバイト単位で先頭番地および領域サイズ
を設定できるようにしているが、アドレス信号のビット
数は何ビットであってもよいし、先頭番地データおよび
領域指定データのビット数は、アドレス信号のビット数
以下であれば何ビットであってもよく、最小１バイト単
位で先頭番地および領域サイズを設定できるように構成
してもよい。

【００６８】また、メモリ領域のチップセレクト信号を
生成する例を挙げて本発明の領域指定回路を説明した
が、これ以外であってもＩＯ領域のチップセレクト信号
を生成したり、所定の領域に所定のウェイトステート数
などの条件を設定する場合などにも適用可能であること
は言うまでもないことである。

【００６９】

【発明の効果】以上詳細に説明したように、本発明の領
域指定回路は、先頭番地データと領域指定データとの合
成データが記憶され、この合成されたデータから、先頭
番地データと領域指定データとが生成されるように、先
頭番地レジスタと領域指定レジスタとを１つのレジスタ
に統合した構成を有するものである。従って、本発明の
領域指定回路によれば、先頭番地レジスタおよび領域指
定レジスタを１つのレジスタに統合したことによって、
その回路規模を削減することがき、その結果、コストダ
ウン、消費電力の低減、チップ面積の縮小などの様々な
効果がある。また、本発明の領域指定回路によれば、レ
ジスタにデータを設定するのに必要な時間を短縮するこ
とができるとともに、レジスタのデータの書き換え時の
回路が誤動作する危険性を完全に排除することができ、
回路の信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の領域指定回路に用いられるレジスタの
一実施例の構成回路図である。

【図２】本発明の領域指定回路において、レジスタに設
定されるデータを合成する工程と、レジスタに設定され
たデータから先頭番地データおよび領域指定データを生
成する工程とを説明する一実施例の概念図である。

【図３】本発明の領域指定回路に用いられるレジスタの
別の実施例の構成回路図である。

【図４】本発明の領域指定回路に用いられる領域検出回
路の一実施例の構成回路図である。

【図５】従来の領域指定回路に用いられる先頭番地レジ
スタおよび領域指定レジスタの一例の構成回路図であ
る。

【図６】従来の領域指定回路に用いられる領域検出回路
の一例の構成回路図である。

【符号の説明】

１０，１６ レジスタ １２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１
２ｇ，１２ｈ，３６ａ，３６ｂ，３６ｃ，３６ｄ，３６
ｅ，３６ｆ，３６ｇ，４２ａ，４２ｂ，４２ｃ，４２
ｄ，４２ｅ，４２ｆ，４２ｇ Ｄ型フリップフロップ
（ＤＦＦ） １４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ Ｏ
Ｒゲート １８ａ，１８ｂ，１８ｃ，２６ａ，２６ｂ，２６ｃ，２
６ｄ，３０ ＮＯＲゲート ２０ａ，２０ｂ，２０ｃ，２８ａ，２８ｂ，２８ｃ，３
２，５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０
ｆ，５０ｇ，５２ ＮＡＮＤゲート ２２，４６ 領域検出回路 ２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２
４ｇ，４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８
ｆ，４８ｇ ＥＸＯＲゲート ３４ 先頭番地レジスタ ３８，４４ ＡＮＤゲート ４０ 領域指定レジスタ ＤＡＴＡ 入力データ ＡＲＥＡ，ＡＲＥＡ’，ＡＲＥＡ” 先頭番地データ ＲＡＮＧＥ，ＲＡＮＧＥ’，ＲＡＮＧＥ” 領域指定デ
ータ ＡＲ，ＡＲ’ 出力データ（合成データ） ＷＲ 書き込み信号 ＣＳ￣ チップセレクト信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アドレス空間に割り当てられる複数のメモ
   リ領域およびＩＯ領域の各領域を指定する領域指定回路
   であって、 前記各領域の先頭番地を指定する第１の先頭番地データ
   の上位有効ビットと、この第１の先頭番地データの中の
   上位有効ビットを指定し、前記第１の先頭番地データの
   上位有効ビットに対応して決定される前記各領域のサイ
   ズを設定する第１の領域指定データとに基づいて合成さ
   れ、前記第１の先頭番地データの上位有効ビットとこの
   第１の先頭番地データの上位有効ビットの位置を示すビ
   ットとを含む、前記第１の先頭番地データと前記第１の
   領域指定データとの合計のビット数よりも少ないビット
   数の合成データを保持し、この合成データを、前記第１
   の先頭番地データの上位有効ビットと等しい上位有効ビ
   ットを持つ第２の先頭番地データとして出力するレジス
   タと、 このレジスタから出力される前記第２の先頭番地データ
   から前記第１の領域指定データの各ビットと等しいビッ
   トを持つ 第２の領域指定データを生成する論理回路と、 入力されるアドレス信号と前記第２の領域指定データに
   よって指定される前記第２の先頭番地データの上位有効
   ビットとを対応するビット毎に比較し、これらの全ての
   ビットが一致したときに前記各領域を指定する信号をイ
   ネーブル状態にして出力する領域検出回路とを有するこ
   とを特徴とする領域指定回路。
2. 【請求項２】アドレス空間に割り当てられる複数のメモ
   リ領域およびＩＯ領域の各領域を指定する領域指定回路
   であって、 前記各領域の先頭番地を指定する第１の先頭番地データ
   の上位有効ビットと、この第１の先頭番地データの中の
   上位有効ビットを指定し、前記第１の先頭番地データの
   上位有効ビットに対応して決定される前記各領域のサイ
   ズを設定する第１の領域指定データとに基づいて合成さ
   れ、前記第１の先頭番地データの上位有効ビットとこの
   第１の先頭番地データの上位有効ビットの位置を示すビ
   ットとを含む、前記第１の先頭番地データと前記第１の
   領域指定データとの合計のビット 数よりも少ないビット
   数の合成データを保持し、この合成データをビット毎に
   正転または反転して第２の先頭番地データとして出力す
   るレジスタと、 このレジスタから出力される前記第２の先頭番地データ
   がビット毎に正転または反転された状態に応じて前記第
   １の領域指定データの各ビットがビット毎に正転または
   反転されたビットを持つ第２の領域指定データを生成す
   る論理回路と、 入力されるアドレス信号と前記第２の領域指定データに
   よって指定される前記第２の先頭番地データの上位有効
   ビットとを対応するビット毎に比較し、前記正転された
   全てのビットが一致し、かつ前記反転された全てのビッ
   トが不一致であるときに前記各領域を指定する信号をイ
   ネーブル状態にして出力する領域検出回路とを有するこ
   とを特徴とする領域指定回路。
3. 【請求項３】前記第１の先頭番地データおよび前記第１
   の領域指定データはｎビットのデータであり、前記合成
   データはｎ＋１ビットのデータであり、 前記合成データの上位側のビットは、前記第１の先頭番
   地データの上位有効ビットとされ、この第１の先頭番地
   データの上位有効ビットに隣接する下位側の１ビットが
   前記第１の先頭番地データの上位有効ビットの位置を示
   すビットとされ、 前記第１の先頭番地データの上位有効ビットがｎビット
   よりも少ない場合、前記第１の先頭番地データの上位有
   効ビットの位置を示すビットよりも下位側の全てのビッ
   トは、前記第１の先頭番地データの上位有効ビットの位
   置を示すビットと極性が反対とされ、 前記第１の先頭番地データの上位有効ビットがｎビット
   である場合、前記合成データの最下位ビットが、前記第
   １の先頭番地データの上位有効ビットの位置を示すビッ
   トとされる請求項１または２に記載の領域指定回路。