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JP2611491B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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Publication number
JP2611491B2
JP2611491B2 JP2128046A JP12804690A JP2611491B2 JP 2611491 B2 JP2611491 B2 JP 2611491B2 JP 2128046 A JP2128046 A JP 2128046A JP 12804690 A JP12804690 A JP 12804690A JP 2611491 B2 JP2611491 B2 JP 2611491B2
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JP
Japan
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microprocessor
space
ice
bus cycle
signal
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JP2128046A
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JPH0423051A (ja
Inventor
昌弘 楠田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to EP91108056A priority patent/EP0463352B1/en
Priority to DE69130841T priority patent/DE69130841T2/de
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Priority to US08/251,020 priority patent/US5396611A/en
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインサーキット・エミュレータ（以降ICEと
称す）用マイクロプロセッサ機能に関し、特にユーザー
空間とICE空間の識別手段を有するマイクロプロセッサ
機能に関する。
〔従来の技術〕
従来、この種のマイクロプロセッサは、第一に小規模
なマイクロプロセッサに於いては前記小規模マイクロプ
ロセッサが持つアドレス空間の数個の小空間に分割し、
前記小空間に対応付けられた内蔵メモリに所望の値を予
め設定しておくことにより、各小空間へのアクセス毎に
前記予め設定の所望値を外部端子に得ていた。前記小規
模マイクロプロセッサ用ICは、前記内蔵メモリにユーザ
ー空間とICE空間の区別を示す状態ビットを設定するこ
とにより、小空間毎にユーザー空間とICE空間の識別を
行っていた。
又、第二に中大規模マイクロプロセッサに於いては、
前記小規模マイクロプロセッサが持つ小空間毎に対応し
た内蔵メモリ及びその情報を伝える外部端子を有してお
らず、その同等の機能を前記中大規模マイクロプロセッ
サ外部回路により実現していた。
又、第三に中大規模マイクロプロセッサに於ける上述
手段とは別のユーザー空間とICE空間の識別手段（以降
単に空間識別手段と称す）として、通常状態としてICE
モニタ・プログラムが走行する状態（以降ICEモードと
称す）に於いて、直後のマイクロプロセッサ外部I/O又
はメモリに対するリード又はライト・アクセスの１バス
・サイクルがユーザー空間に対するアクセスであること
を示すICE空間アクセス・バス・サイクルをICEモニタ・
プログラム中で起動することと、前記ICEモニタ・プロ
グラム指示による前記１バス・サイクルのユーザー空間
アクセスへの切り換え用マイクロプロセッサ外部回路を
必要とした。
次に上述の従来技術に関し、図面を参照して説明す
る。
第７図は、前記従来技術の小規模マイクロプロセッサ
の空間識別機構を示すブロック図であり、第８図は第７
図を説明するタイミング図である。
小規模マイクロプロセッサ206は、空間識別機構とし
て、ファームウェア（以降F/Wと称す）から書換え可能
なマッピングレジスタ119と、前記マッピングレジスタ1
19に設定された値を入力とし、外部アドレス・バスA
15-0115の内部情報であるアドレス内部バス116の一部
（一般には上位数ビット、本例では３ビット）を選択信
号とするマルチプレクサ120と、前記マルチプレクサ120
出力である空間識別内信号123とを有していた。
前記マッピング・レジスタ119は、F/Wプログラム指示
によるF/Wライト・ストローブ109アクティブ時のF/Wデ
ータ・バス108値をラッチする。
F/Wは、上位ソフトウェアにより、前記マッピング・
レジスタ119の書換え処理を行うのが一般的である。
前記マッピング・レジスタ119の各ビット出力は、前
記マルチプレクサ120の選択信号であるアドレス内部バ
ス116の一部で区分されるアドレス空間に対応してお
り、本例では8Kbyte毎の８空間を分担する。
前記空間識別内部信号123は、他のアドレス内部バス1
16,ステータス内部信号112,リード／ライト内部指示信
号111,バス・サイクル開始内部信号117,バス・サイクル
期間内部指示信号118と同様に、バス・サイクル進行ス
トローブ114により同タイミングで出力ラッチ106群にラ
ッチされ、各々空間識別信号ICE/▲▼104,アドレ
ス・バスA15-0115,アクセス制御ステータスST2-0102、
リード／ライト制御信号R/103、バス・サイクル開始
指示信号▲▼121、バス・サイクル期間指示
信号▲▼122信号となる。
第８図を参照すると、ここで、前記マッピング・メモ
リ124はすでにF/Wで設定されているものとすると、前記
小規模マイクロプロセッサ206が、外部資源に対しアク
セスしようとする際アドレス内部バス116が変化し所望
のアドレス値に安定すると（時点）マルチプレクサ12
0もその選択が安定し、小遅延を置いて、空間識別内部
信号123が安定する（時点）。
前記アドレス内部バス116,空間識別内部信号123及び
バスサイクル開始内部信号117,バスサイクル期間内部指
示信号118等は、前記バスサイクル進行ストローブ114が
アクティブ（レベル“1"）となる始点（時点）から各
々A15-0115,ICE/▲▼104,▲▼121,▲
▼122として、同時に又は小遅延差の範囲で同時に
変化，安定する。
次に前記従来技術の中大規模マイクロプロセッサでの
空間識別の実現方法についてブロック図第９図及びその
動作タイミングの説明図である第10図を参照して説明す
る。中大規模マイクロプロセッサ125のA31-0115の一部
（本例ではA31-16）をマッピング・メモリ124のアドレ
ス入力へ供給し、前記マッピング・メモリ124に予め設
定しておいたマッピング情報をICE/▲▼104信号
として出力させる。前記マッピング・メモリ124には、
一般に通常の高速スタティックRAMが使用されており、
大規模マイクロプロセッサの高速動作周波数域ではそれ
でも尚、第10図に示すようにA31-0，ST2-0,R/に対し
相対的に遅延大となる。
第11図は、前述の小規模マイクロプロセッサ又は、空
間識別用マッピング・メモリを外部に付加した中大規模
マイクロプロセッサを用いたICEシステム構成例のブロ
ック図であり、第12図は第11図に於ける動作タイミング
の例である。第11図を参照すると、ICE/▲▼104
信号により、前記中大規模マイクロプロセッサ125出力
の▲▼121,▲▼122は排他的にユーザ空
間にハードウェア126には▲▼132,▲
▼133として、ICE空間にハードウェア127に
は▲▼130,▲▼131として
各々供給される。
中大規模マイクロプロセッサ使用時には、マッピング
を外部メモリにより行なっているため、第12図で示すよ
うに、ICE/▲▼104信号の遅延大により、破線
遅延に対し破線の▲▼132パルス巾
不足及び破線の▲▼130のノイズ
を、破線遅延に対し破線の▲▼13
2ノイズ及び破線の▲▼130パルス巾
不足を発生する。
第13図，第14図は各々、従来技術の第三の空間識別手
段を示すブロック図及びそのタイミング図である。
Ｒ−ＳフリップフロップのF/F1 128,F/F2 129は各々I
CEモードであることを示す信号ICEMOD204、次のバス・
サイクルがICE空間ハードウェアに対するアクセスであ
ることを示す信号ICEACC205をラッチする。組合せ回路3
303は、中大規模マイクロプロセッサ125自身がICEモー
ドに遷移したことを示すバス・サイクル（第14図時点
）により、F/F1,F/F2を共にセットする信号F/F1set20
1,F/F2set202信号を時点でアクティブにする。
F/F1 128,F/F2 129は、各々前記F/F1set201,F/F2set2
02信号のアクティブを受けて時点でICEMOD204,ICEACC
205信号をアクティブにする。
前記ICEMOD204,ICEACC205信号が共にアクティブであ
る期間のバス・サイクルはICE空間ハードウェア127に対
するアクセスであり、これをICE/▲▼104で指示
する。
次の所望のバス・サイクル（時点）をユーザー空間
ハードウェア126に対するアクセスとする際、その直前
の時点で空間切り換え用バス・サイクルをソフトウェ
アにより起動する。組合せ回路3 303は、前記時点の
空間切り換え用バス・サイクルを受け、F/F2reset203信
号をアクティブにし、前記時点のユーザー空間ハード
ウェア126に対するバス・サイクルで再びF/F2set 202を
アクティブにすることにより、所望の一バス・サイクル
をユーザ空間ハードウェア126に対するアクセスとする
ことを実現している。
〔発明が解決しようとする課題〕
上述した従来のマイクロプロセッサは、小規模マイク
ロプロセッサに於いては、ICEモード時に全アドレス空
間内の一部の空間をICE空間にマッピングしているた
め、前記一部の空間がICEモードでアクセスしたいユー
ザー空間のアドレスと重なる場合には、ICE空間の再マ
ッピングを要し、ICEモニタ・プログラムが繁雑でかつ
前記アドレス重なりの検出処理介入によるICE機能の性
能低下が生じる。
又、中大規模マイクロプロセッサ用ICEに於いても、
前述のアドレス重なり検出処理を必要とする上、外部回
路を用いたとしても前記中大規模マイクロプロセッサの
全アドレス空間を小空間に分割しその任意個の小空間を
空間認別することは経済的に高価なものとなる。
更に前記外部回路により前記中大規模マイクロプロセ
ッサ用ICEプローブから入出力される各種制御信号の遅
延時間が増大し、ユーザーハードウェア上の制約あるい
は、前記ICEが使用不可能となる場合があるという欠点
がある。
又、ICEモードに於けるユーザー空間アクセスを直後
のICE空間アクセスで指定する手段を用いた場合であっ
ても、ICE空間の再マッピングの必要性はなくなるが、
ユーザー空間に対するアクセスに時間を要し、かつ前述
の例と同様に外部ハードウェアを必要とするため、ICE
プローブからの各種制御信号の遅延時間は増大するとい
う欠点を要する。
〔課題を解決するための手段〕
本発明のマイクロプロセッサは、リード，ライト，命
令フェッチの各バス・サイクルに対応したハードウェア
又はファームウェア又はソフトウェアの何れかから設定
可能なレジスタと、前記各バス・サイクルを示すコード
と前記レジスタの設定値を入力とし、対応するレジスタ
値とバス・サイクルが一致した際その旨を外部バス・サ
イクルに同期してマイクロプロセッサ外部に通知する端
子を有している。
すなわち、上述した従来のマイクロプロセッサが空間
識別手段として、内外部ハードウェアによりアドレス空
間の一部をICE空間にマッピングするかあるいは、二回
のバス・サイクルを対にしてその一回目のバス・サイク
ルを空間識別の用途として、二回目のバス・サイクルを
ユーザー空間へのアクセスとする方法を採っていたのに
対し、本発明は全空間に対しリード，ライト，命令フェ
ッチのバス・サイクル属性により予め設定した条件に従
い空間識別を行っている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は第
１図の動作の説明を補助するタイミング図である。本発
明のマイクロプロセッサ101は、F/Wからの書込みストロ
ーブであるF/Wライト・ストローブ109がアクティブ時に
F/Wデータ・バス108のbit2,bit1,bit0データを取り込む
３ビットのラッチであるERWビット107と、本発明のマイ
クロプロセッサ101自身がICEモードに遷移していること
を示す内部信号であるICEモード指示信号110とバス・サ
イクルの開始及びその期間中であることを示す▲
▼121,▲▼122とアドレス・バスのA31-0115と
バス・サイクル・ステータスのST2-0102とリード／ライ
ト指定信号のR/103の各種信号をバス・サイクル進行
ストローブ114で同期化する前の内部信号であるバス・
サイクル開始内部信号117,バス・サイクル期間内部指示
信号118とアドレス内部バス116とステータス内部信号11
2とリード／ライト内部指示信号111の内、ステータス内
部信号112とリード／ライト内部指示信号111を入力に持
ち、前記バス・サイクル進行ストローブ114により空間
識別指示を示すICE/▲▼104として同期化される
出力信号を有する組合せ回路1 301を内蔵する。前記ERW
ビット107の３ビットは、bit2は命令フェッチ、bit1は
命令フェッチ以外のリード、bit0はライトのように各バ
ス・サイクルに対応付け設定され、前記ICEモード指示
信号110がアクティブの期間に於いて、前記ERWビット10
7の内アクティブに設定したバス・ステータスとバス・
サイクルを発生しようとするステータス内部信号112及
びリード／ライト内部指示信号111と前記組合せ回路1 3
01により比較判定され条件が成立するときICE/▲
▼104を“1"にする。次にタイミング図第２図及びステ
ータスコード表図第15図を用いて動作タイミングを説明
する。
ERWビット107の内、bit2,bit0が“1"にセットされ、b
it1が“0"にセットされている状態、つまり命令フェッ
チとライト・バス・サイクルがICE空間アクセスで命令
フェッチ以外のリード・バス・サイクルがユーザ空間ア
クセスであるよう設定された状態に於いて、時点のス
テータス内部信号112＝（0,1,1）、リード／ライト内部
指示信号111＝１に対して前記組合せ回路1 301の出力は
“1"を出力し、直後のクロックの立上りに同期してICE/
▲▼104信号が“1"となり、当該バス・サイクル
がICE空間アクセスとなることが分かる。
同様にして、前記組合せ回路1 301時点のステータ
ス内部信号112＝（0,0,0）、リード／ライト内部指示信
号111に対してICE/▲▼104＝０を時点のステー
タス内部信号112＝（0,0,0）、リード／ライト内部指示
信号111＝０に対しICE/▲▼104＝１を生成する。
第５図に組合せ回路1 301のPLA回路例で示す。
本実施例のマイクロプロセッサを使用して、ICEシス
テムを構築する場合、従来例で示した第11図と同様でよ
い。
第３図は本発明の他の実施例のマイクロプロセッサ内部
ブロック図であり、第４図は第３図のマイクロプロセッ
サの動作を説明するためのタイミング図である。
本実施例２のマイクロプロセッサは、前述の実施例１
に於けるマイクロプロセッサから外部端子ICE/▲
▼104を削除し、▲▼121,▲▼122をそれ
ぞれICE空間ハードウェア向けに▲▼1
30,▲▼131端子及びユーザ空間ハードウェア
向けに▲▼132,▲▼133端
子に置き替えたものであり、第11図のマイクロプロセッ
サ101とICE空間ハードウェア127及びユーザ空間ハード
ウェア126の間の数個のゲート論理を前述の第１図組合
せ回路1 301に取り込み第３図組合せ回路2 302としたの
に等しい。
第４図の動作タイミングに於いても、時点，，
のユーザ空間アクセスに対しては、バス・サイクルの起
動を▲▼132,▲▼133で行
い、時点のICE空間アクセスに対しては、バス・サイ
クルの起動を▲▼130,▲▼
131で行うこと以外は実施例１に等しい。
第６図に組合せ回路2 302のPLA回路例を示す。
〔発明の効果〕
以上説明したように本発明は、ユーザー空間又はICE
空間に対するアクセスの識別を、予め設定した条件に基
づき、マイクロプロセッサの外部バス・サイクルのリー
ド，ライト，命令フェッチ等の属性により行う機能を内
蔵することにより、ICEモニタ・プログラムの再マッピ
ング処理，各種制御端子の遅延増大等の回避が可能とな
り、更にユーザー空間,ICE空間共マイクロプロセッサが
ユーザーにアーキテクチャとして提供する空間のすべて
を各々確保することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のマイクロプロセッサ内ブロ
ック図、第２図は本実施例のマイクロプロセッサの動作
を説明するタイミング図、第３図，第４図は各々実施例
２のマイクロプロセッサ内ブロック図及びその動作を説
明するタイミング図、第５図，第６図は各々第１図内組
合せ回路１及び第３図内組合せ回路２の具体例図、第７
図，第８図は各々従来技術の小規模マイクロプロセッサ
のICE機能の内部ブロック図及びそれを説明するタイミ
ング図、第９図，第10図は各々従来技術の中大規模マイ
クロプロセッサの外部回路による空間識別手段の一例の
ブロック図及びその動作を説明するタイミング図、第11
図，第12図は各々空間識別信号（ICE/▲▼）を持
つマイクロプロセッサ又は外部回路を付加したマイクロ
プロセッサを使用したICEシステムのブロック図及びそ
の動作を説明するタイミング図、第13図，第14図は従来
技術の任意アドレスに対するICE空間，ユーザ空間の相
方アクセスを実現する手段の一例を説明するブロック図
及びタイミング図、第15図は本発明の実施例に於ける組
合せ回路１及び組合せ回路２の具体例を示すために仮想
に設定したステータス・コード図である。 101……マイクロプロセッサ、102……ST2-0（アクセス
制御ステータス）、103……R/（リード／ライト制御
信号）、104……ICE/▲▼（空間識別信号）、105
……ドライバ、106……出力ラッチ、107……ERWビッ
ト、108……F/Wデータ・バス、109……F/Wライト・スト
ローブ、110……ICEモード指示信号、111……リード／
ライト内部指示信号、112……ステータス内部信号、113
……アウトプットコントロール信号、114……バス・サ
イクル進行ストローブ、115……A31-0（アドレス・バ
ス）又はA15-0、116……アドレス内部バス、117……バ
ス・サイクル開始内部信号、118……バス・サイクル期
間内部信号、119……マッピング・レジスタ、120……マ
ルチプレクサ、121……▲▼（バスサイクル
開始指示信号）、122……▲▼（バスサイクル期間
指示信号）、123……空間識別内部信号、124……マッピ
ング・メモリ、125……中大規模マイクロプロセッサ、1
26……ユーザ空間ハードウェア、127……ICE空間ハード
ウェア、128……F/F1、129……F/F2、130……▲
▼、131……▲▼、132……▲
▼、133……▲▼、301……組合
せ回路１、302……組合せ回路２、303……組合せ回路
３、304……組合せ回路４、201……F/F1set、202……F/
F2set、203……F/F2reset、204……ICEMOD、205……ICE
ACC、206……小規模マイクロプロセッサ。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくともリード，ライト，命令フェッチ
    の三種のバス・サイクル・モードを有するマイクロプロ
    セッサに於いて、前記各バス・サイクル・モードに対応
    した３ビットのレジスタと、前記３ビットのレジスタに
    ソフトウェア又はファームウェア又はハードウェアによ
    り設定したコードと前記三種のバス・サイクル・モード
    をコード化した情報を入力に持つ組合せ回路と、前記組
    合せ回路の出力を対応するバス・サイクルの開始時に同
    期して外部に出力する端子を有するマイクロプロセッ
    サ。
  2. 【請求項２】特許請求の範囲第１項記載のマイクロプロ
    セッサに於いて、前記組合せ回路の入力にバス・サイク
    ル・シーケンス情報を加え、前記組合せ回路の出力とし
    て、排他的にアクティブとなり得る二系統のバス・サイ
    クル指示信号を得、前記二系統のバス・サイクル指示信
    号を同期化し出力する端子を有するマイクロプロセッ
    サ。
JP2128046A 1990-05-17 1990-05-17 マイクロプロセッサ Expired - Lifetime JP2611491B2 (ja)

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Application Number Priority Date Filing Date Title
JP2128046A JP2611491B2 (ja) 1990-05-17 1990-05-17 マイクロプロセッサ
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JPH0423051A JPH0423051A (ja) 1992-01-27
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