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JP3324001B2 - 半導体プログラマブル論理回路用データ機密保護装置 - Google Patents

半導体プログラマブル論理回路用データ機密保護装置

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JP3324001B2
JP3324001B2 JP27047892A JP27047892A JP3324001B2 JP 3324001 B2 JP3324001 B2 JP 3324001B2 JP 27047892 A JP27047892 A JP 27047892A JP 27047892 A JP27047892 A JP 27047892A JP 3324001 B2 JP3324001 B2 JP 3324001B2
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data
programmable logic
logic circuit
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data security
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オースチン ケネス
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モトローラ インコーポレーテッド
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    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体プログラマブル
論理回路用データ機密保護装置に関し、特に、半導体プ
ログラマブル論理回路（ＰＬＤ）を作動するのに必要な
回路構成データを内部に保持するスタティックランダム
アクセスメモリ（ＳＲＡＭ）等の記憶手段を有する種類
のＰＬＤに有効なものに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】適宜な
回路構成データは、ＰＬＤに読み込まれる前に、通常、
イレイサブルプログラマブルリードオンリーメモリ（Ｅ
ＰＲＯＭ）等の外部記憶媒体に保持されることはよく知
られている。現状の回路構成データのＰＬＤへの読み込
み装置には、コピーを容易に取り出せる結果、貴重な機
密性を要する回路情報の不法な複製が容易であるという
不利益がある。このため、回路情報の複写を防ぐことが
強く望まれている。
【０００３】本発明は、このような回路情報の不法な複
製を防ぐための構成データ読み込み用のデータ機密保護
装置を提供することにより、このような不利益を解消す
ることを目的とする。
【０００４】
【課題を解決するための手段】このため、本発明に係る
半導体プログラマブル論理回路用データ機密保護装置
は、プログラマブル論理回路の外部にあるデータコード
手段及び第１の記憶手段と、第２の記憶手段とともにプ
ログラマブル論理回路に組み込まれたデータデコード手
段とを含んで構成され、データコード手段は始動操作デ
ータをコード化し、第１の記憶手段はコード化された始
動操作データを記憶する。また、データデコード手段
は、第１の記憶手段から読み出されたコード化された始
動操作データを第２の記憶手段に読み込む前に始動操作
データ形式にデコード化する構成とした。
【０００５】データコード手段及びデータデコード手段
は、各々プリロード入力端とＤＡＴＡ入力端を有する３
１ビット最大長シフトレジスタで構成される擬似ランダ
ムシーケンス発生器を有するのが好ましく、前記シフト
レジスタは全長2,147,483,687 ビットに相当する擬似ラ
ンダムシーケンスを生成するよう構成する。最大長シフ
トレジスタの２つのビット端の出力は、EXCLUSIVE-OR論
理演算手段に入力されるのが好ましく、EXCLUSIVE-OR論
理演算手段の出力は、最大長シフトレジスタのＤＡＴＡ
入力端に入力する構成とする。
【０００６】３１ビットのキー値で構成される所定のシ
ーケンス開始コードをプリロード入力端に与えることに
より、最大長シフトレジスタに擬似ランダムシーケンス
内の特定ポイントで当該シーケンスを開始させるように
するのが好ましい。データコード手段内の最大長シフト
レジスタへのシーケンス開始コードは、キーボード又は
保管ファイルから入力するのに対して、データデコード
手段内の最大長シフトレジスタへのシーケンス開始コー
ドは、プログラマブル論理回路内の不揮発性記憶装置か
ら入力するのが好ましい。
【０００７】プログラマブル論理回路を作動可能にする
ために使用されるデータは、回路構成データであるのが
好ましく、このデータは、コード化された回路構成デー
タを出力するためにEXCLUSIVE-OR論理機能に擬似ランダ
ムシーケンスと共に入力される回路構成データ用として
データコード手段に与えられる。データデコード手段内
の擬似ランダムシーケンスとコード化された回路構成デ
ータは、デコード化された回路構成データを出力するた
めにプログラマブル論理回路内のEXCLUSIVE-OR論理演算
手段に入力されるのが好ましい。
【０００８】第１の記憶手段をＲＯＭで構成するのに対
して、第２の記憶手段はＳＲＡＭで構成する。
【０００９】
【作用】かかる構成において、プログラマブル論理回路
で読み込む始動操作データを、読み込み以前にプログラ
マブル論理回路の外部にあるデータコード手段でコード
化し、コード化した始動操作データを同じくプログラマ
ブル論理回路の外部にある第１の記憶手段に記憶させて
保管する。そして、プログラマブル論理回路で始動操作
データを使用する際には、第１の記憶手段に記憶保管さ
れているコード化された始動操作データを、プログラマ
ブル論理回路内の第２の記憶手段に記憶させる前に、プ
ログラマブル論理回路内のデータデコード手段でデコー
ド化して、コード化される以前の状態に戻してから第２
の記憶手段に記憶させる。
【００１０】このように、外部の記憶媒体には、始動操
作データをコード化して記憶させることにより、ここに
記憶されているデータが複写されたとしても有用なデー
タを与えることはない。
【００１１】
【実施例】以下、本発明を容易に理解するために、添付
の図面とともに実施例を説明する。図１において、プロ
グラマブル論理回路１１は、ＰＬＤで示されるブロック
で表示される。ＰＬＤ１１に読み込まれたデータの機密
保護を容易にするために、ＰＬＤ１１に読み込まれる始
動操作データとしての回路構成データをコード化するた
めのデータコード手段が設けられ、同様に、コード化さ
れた回路構成データをＰＬＤ１１内でデコード化するた
めのデータデコード手段がＰＬＤ１１内に設けられる。
【００１２】データコード手段を更に詳細に説明する
と、最大長の擬似ランダム出力列を発生する特定形式の
シフトレジスタ１２が設けられる。このような種類のシ
フトレジスタは、「最大長シフトレジスタ」として知ら
れており、本件出願では、擬似ランダムシーケンスの全
長は2,147,483,647 ビットに相当するように構成される
（Don Lancaster によるCMOS COOK BOOK 318〜323 頁、
1980年 Howard W SamsCorp発行、参照) 。
【００１３】これは、特定方法でシフトレジスタ１２の
特定出力１４及び１５を、シフトレジスタ１２のＤＡＴ
Ａ入力端１３にフィードバックすることにより達成され
る。本件の場合、２つのビット端Ｂ２８とＢ３１からの
出力１４と１５の両方が、EXCLUSIVE-OR論理演算手段と
してのEXCLUSIVE-ORゲート１６に入力され、このEXCLUS
IVE-ORゲート16の出力がＤＡＴＡ入力１３端に入力され
る。シフトレジスタ１２がクロック入力信号（ＣＬＫ）
１７により連続的に駆動される場合は、生成された擬似
ランダムシーケンスは連続して反復される。
【００１４】データコード手段におけるシフトレジスタ
１２には、一般に、キーボード１９を介して又は選択的
に保管ファイルからプリロード入力端１８に入力される
各々３１ビットからなる異なるキー値のうちの所定の１
つがパラレルに事前に読み込まれる。シーケンス開始コ
ードとも呼ばれるキー値によって、シフトレジスタ１２
に擬似ランダムシーケンス内の特定ポイントで当該シー
ケンスを開始させることにより、必要な場合にいつでも
同一のシーケンスを再現する。
【００１５】EXCLUSIVE-ORゲート１６からの擬似ランダ
ムシーケンス出力は、入力２１として別のEXCLUSIVE-OR
ゲート２０に入力される。回路構成配置ソフトウェアか
ら発生されたコード化される回路構成データＣＤＩは、
入力２２としてEXCLUSIVE-ORゲート２０に入力される。
EXCLUSIVE-ORゲート２０からの出力２３は、コード化さ
れた回路構成データＣＤＯＣとなる。
【００１６】コード化された回路構成データＣＤＯＣ
は、EXCLUSIVE-ORゲート２０から、一般的にはＲＯＭで
ある第１の記憶手段（ＲＯＭ）２４に出力され、ここで
ＰＬＤ１１の要求があるまで保持される。ここで、第１
の記憶手段２４に記憶された回路構成データは、コード
化されて保管されるので、この形式で複写されても有用
な回路情報を与えることはない。
【００１７】回路構成データを第１の記憶手段２４から
読み出してＰＬＤ１１内で使用するには、データを元の
形式に再生する必要があり、これはデータデコード手段
により行われる。データデコード手段では、データコー
ド手段で使用されたのと同じビット数の擬似ランダムシ
ーケンスを再生する必要がある。従って、ＰＬＤ１１
に、データコード手段で使用されるシフトレジスタ１２
と同じ形式の３１ビット最大長シフトレジスタ２５を組
み込む。
【００１８】正確且つ有効にデコード化するために、シ
フトレジスタ２５は、シフトレジスタ１２がその疑似ラ
ンダムシーケンスを開始したポイントと対応するポイン
トで擬似ランダムシーケンスを開始する必要がある。従
って、シフトレジスタ１２をスタートさせるのに使用し
たのと同一の、所定の３１ビットのキー値或いはシーケ
ンス開始コードを、シフトレジスタ２５のプリロード入
力端２６にパラレルに与えて、シフトレジスタ１２と同
一のシーケンスポイントでシーケンスを開始させること
により、同一の擬似ランダムシーケンスを発生する。
【００１９】必要な３１ビットのキー値は入力２７で与
えられて、ＰＬＤ１１の不揮発性メモリ例えばＥＰＲＯ
Ｍ２８またはヒュージブルリンクに記憶される。シフト
レジスタ２５はシフトレジスタ１２と同様の方法で作動
し、２つのビット端Ｂ２８とＢ３１の出力はEXCLUSIVE-
ORゲート２９に入力され、EXCLUSIVE-ORゲート２９の出
力はシフトレジスタ２５のＤＡＴＡ入力端３０に与えら
れる。シフトレジスタ２５は、クロック入力信号（ＣＬ
Ｋ）３２により駆動される。
【００２０】EXCLUSIVE-ORゲート２９からの擬似ランダ
ムシーケンス出力は別のEXCLUSIVE-ORゲート３４への入
力３３となり、第１の記憶手段２４からの出力３５であ
るコード化された回路構成データＣＤＩＣはEXCLUSIVE-
ORゲート３４への第２の入力３６となる。EXCLUSIVE-OR
ゲート３４の２つの信号入力に関する機能はシリアルの
始動操作データ（回路構成データ）の出力（ＣＤＯＤ）
３７を生成する。この始動操作データはＰＬＤ１１内で
使用するのに都合が良く、例えばＳＲＡＭ３８からなる
第２の記憶手段に読み込む。
【００２１】
【発明の効果】以上説明したように本発明によれば、プ
ログラマブル論理回路で使用される始動操作データを、
外部の記憶媒体に記憶保管する際にはコード化して保管
し、プログラマブル論理回路で使用する時には、コード
化されたデータを論理回路内のデコーダ手段でデコード
して元の状態にデータを再生する構成としたので、外部
記憶媒体から複写されてもそのまま使用できず、重要な
回路情報データが不法に複写されることを防止できる。
【図面の簡単な説明】
【図１】 本発明によるデータ機密保護装置の概略を示
す回路構成図。
【符号の説明】
１１ プログラマブル論理回路（ＰＬＤ） １２，２５ ３１ビット最大長シフトレジスタ １６，２０，２９，３４ EXCLUSIVE-ORゲート １９ キーボード ２４ ＲＯＭ ２８ ＥＰＲＯＭ ３８ ＳＲＡＭ
フロントページの続き (56)参考文献 特開 平４−314133（ＪＰ，Ａ) 特開 平３−198521（ＪＰ，Ａ) 特開 昭63−29842（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/00,9/06

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラマブル論理回路（１１）の外部に
    あるデータコード手段及び第１の記憶手段（２４）と、
    第２の記憶手段（３８）とともにプログラマブル論理回
    路（１１）に組み込まれたデータデコード手段とを含ん
    で構成されるデータ機密保護装置であって、前記データ
    コード手段は始動操作データ（２２）をコード化し、前
    記第１の記憶手段（２４）はコード化された始動操作デ
    ータ（２３）を記憶し、また、前記データデコード手段
    は第１の記憶手段（２４）から読み出されたコード化さ
    れた始動操作データ（３５）を第２の記憶手段（３８）
    に読み込む前に始動操作データ（２２）にデコード化す
    ることを特徴とする半導体プログラマブル論理回路用デ
    ータ機密保護装置。
  2. 【請求項２】前記データコード手段と前記データデコー
    ド手段が、各々擬似ランダムシーケンス発生器を含んで
    なることを特徴とする請求項１に記載の半導体プログラ
    マブル論理回路用データ機密保護装置。
  3. 【請求項３】前記各擬似ランダムシーケンス発生器が、
    全長2,147,483,647 ビットに相当する擬似ランダムシー
    ケンスを生成する３１ビット最大長シフトレジスタ（１
    ２、２５）で構成されることを特徴とする請求項２に記
    載の半導体プログラマブル論理回路用データ機密保護装
    置。
  4. 【請求項４】前記各最大長シフトレジスタ（１２、２
    ５）がプリロード入力端とＤＡＴＡ入力端を有すること
    を特徴とする請求項３に記載の半導体プログラマブル論
    理回路用データ機密保護装置。
  5. 【請求項５】前記各最大長シフトレジスタ（１２、１
    ５）の２つのビット端（Ｂ２８、Ｂ３１）の出力が、そ
    れぞれのEXCLUSIVE-OR論理演算手段（１６、２９）に入
    力され、前記各EXCLUSIVE-OR論理演算手段（１６，２
    ９）の出力は対応する各最大長シフトレジスタ（１２、
    ２５）のＤＡＴＡ入力端に入力されることを特徴とする
    請求項４に記載の半導体プログラマブル論理回路用デー
    タ機密保護装置。
  6. 【請求項６】３１ビットのキー値で構成される所定のシ
    ーケンス開始コードを前記各プリロード入力端（１８，
    ２６）に与えて、前記各最大長シフトレジスタ（１２、
    ２５）に擬似ランダムシーケンスの特定ポイントで当該
    シーケンスを開始させることを特徴とする請求項４又は
    ５に記載の半導体プログラマブル論理回路用データ機密
    保護装置。
  7. 【請求項７】前記データコード手段内の最大長シフトレ
    ジスタ（１２）に与えるシーケンス開始コードは、キー
    ボード（１９）又は保管ファイルから入力されることを
    特徴とする請求項６に記載の半導体プログラマブル論理
    回路用データ機密保護装置。
  8. 【請求項８】前記データデコード手段内の最大長シフト
    レジスタ（２５）に与えるシーケンス開始コードは、プ
    ログラマブル論理回路（１１）内の不揮発性メモリ（２
    ８）から入力されることを特徴とする請求項６又は７に
    記載の半導体プログラマブル論理回路用データ機密保護
    装置。
  9. 【請求項９】始動操作データ（２２）が回路構成データ
    であり、回路構成データと擬似ランダムシーケンスが前
    記データコード手段内でEXCLUSIVE-OR論理演算手段（２
    ０）に入力され、該EXCLUSIVE-OR論理演算手段（２０）
    はコード化された回路構成データを出力することを特徴
    とする請求項３〜８のいずれか１つに記載の半導体プロ
    グラマブル論理回路用データ機密保護装置。
  10. 【請求項１０】デコード化された回路構成データを出力
    するために擬似ランダムシーケンスとコード化された回
    路構成データ３５がデータデコード手段内のEXCLUSIVE-
    OR論理演算手段（３４）に入力されることを特徴とする
    請求項９に記載の半導体プログラマブル論理回路用デー
    タ機密保護装置。
  11. 【請求項１１】第１の記憶手段がＲＯＭ（２４）で構成
    されることを特徴とする請求項１に記載の半導体プログ
    ラマブル論理回路用データ機密保護装置。
  12. 【請求項１２】第２の記憶手段がＳＲＡＭ（３８）で構
    成されることを特徴とする請求項１に記載の半導体プロ
    グラマブル論理回路用データ機密保護装置。
JP27047892A 1991-10-11 1992-10-08 半導体プログラマブル論理回路用データ機密保護装置 Expired - Fee Related JP3324001B2 (ja)

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AT (1) ATE182016T1 (ja)
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