JPH07219852A

JPH07219852A - 半導体メモリ装置

Info

Publication number: JPH07219852A
Application number: JP6010779A
Authority: JP
Inventors: Takatoshi Nagata; 隆俊永田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-02-02
Filing date: 1994-02-02
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】小規模な回路を半導体メモリ内に追加して、
より複雑な暗号化を実現し、メモリから出力される暗号
化済みの信号をマイクロコンピュータ内部にて適宜復号
することにより、顧客のプログラムの機密性を保持しよ
うとするものである。【構成】入力アドレスの一部（Ａ₁〜Ａ_N）と、メモリ
セル部Ａから出力されるデータｄ₁〜ｄ_N との排他的論
理和をとることにより暗号化を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリと該半導
体メモリを用いたマイクロコンピュータに係り、第３者
に対して機密保護を要するメモリ内容の機密保持機能を
備えた半導体メモリ装置及びマイクロコンピュータシス
テムに係わる。

【０００２】

【従来の技術】図５は特開昭５５−６７７８２に示され
る従来の機密保持メモリ装置の暗号化回路である。

【０００３】アドレス信号群を半導体メモリ装置外部か
ら取り込む入力端子Ａ₁〜Ａ_M と、ユーザにて書き込み
可能なメモリ素子Ｍ₁〜Ｍ_N と、ユーザプログラムを格
納するメモリセル部Ａと、アドレス信号群Ａ₁〜Ａ_M を
デコードするデコーダＢと、指定されたアドレス番地に
従ってメモリセル部Ａから出力される信号群ｄ₁〜ｄ_Nと
ユーザにて書き込まれたメモリ素子Ｍ₁〜Ｍ_N と排他的
論理和をとる暗号化回路Ｇ₁〜Ｇ_N と、半導体メモリ装
置外部へ信号を出力する端子群Ｄ₁〜Ｄ_N にて構成され
る。

【０００４】プログラムの書き込まれているＲＯＭアレ
イ部Ａの出力ｄ₁〜ｄ_N は、ユーザによって書き込み可
能なメモリ素子Ｍ₁〜Ｍ_N の出力と暗号化回路Ｇ₁〜Ｇ_N
で排他的論理和がとられ、コード化されて端子Ｄ₁〜Ｄ_N
に出力される。以上の暗号化回路をメモリと同一半導
体上に集積することにより第３者に対して機密保持機能
を持たせている。

【０００５】以下に図５回路におけるＭ＝４，Ｎ＝４，
（Ｍ₄，Ｍ₃，Ｍ₂，Ｍ₁）＝（１０００）の場合の例を示
す。ＲＯＭアレイ部Ａの出力ｄ₁〜ｄ₄は、Ｍ₁〜Ｍ₄と暗
号化回路Ｇ₁〜Ｇ₄によってＤ₁〜Ｄ₄に暗号化されて出力
される。

【０００６】（例）Ｎ＝４，（Ｍ₄，Ｍ₃，Ｍ₂，Ｍ₁）＝（１０００）の場合Ｍ＝４，（Ａ₄，Ａ₃，Ａ₂，Ａ₁）＝Ａ_H とすると、Ａ_H （ｄ₄，ｄ₃，ｄ₂，ｄ₁）→（Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）０_H （００００） → （１０００）１_H （１１００） → （０１００）２_H （０１１０） → （１１１０）３_H （０１０１） → （１１０１）４_H （１１１１） → （０１１１）５_H （１００１） → （０００１）・・・・・・図５に示す半導体メモリ装置の出力Ｄ₁〜Ｄ_N を受ける
マイクロコンピュータ側には、上記メモリ素子Ｍ₁〜Ｍ_N
及び排他的論理和回路Ｇ₁〜Ｇ_N から成る暗号化回路と
同一構成の復号化回路が設けられている。

【０００７】

【発明が解決しようとする課題】ＲＯＭから出力される
信号は各顧客（ユーザ）が開発したプログラムそのもの
であるため、第３者は本信号を解析することにより容易
にユーザプログラムを理解することが可能である。本行
為を防衛するために、ＲＯＭから出力される信号をある
特定のデータとの排他的論理和をとることにより暗号化
し、容易に解析できないような手法がとられてきた。し
かし、本手法では、暗号化が一意的であり、しかも単純
であるため、出力信号を分析することにより比較的容易
に暗号化プロセスが推測されてしまう危険性が高かっ
た。

【０００８】本発明は、小規模な回路を半導体メモリ内
に追加して、より複雑な暗号化を実現し、メモリから出
力される暗号化済みの信号をマイクロコンピュータ内部
にて適宜復号することにより、顧客のプログラムの機密
性を保持しようとするものである。

【０００９】

【課題を解決するための手段】本発明の半導体メモリ装
置は、出力データの一部に基づいて、出力データの他部
の暗号化を行う暗号化手段（例えば、排他的論理和回
路）を設けたことを特徴とするものである。また、上記
出力データの一部を論理演算した結果に基づいて、出力
データの他部の暗号化を行う暗号化手段を設けたことを
特徴とするものである。さらに、特定番地（例えば、初
期番地）の記憶データに基づいて、出力データの各ビッ
ト毎に暗号化の実行・不実行を制御する暗号化制御手段
を付加したことを特徴とするものである。

【００１０】また、本発明の半導体メモリ装置は、入力
アドレスの一部または全部に基づいて、出力データの暗
号化を行う暗号化手段（例えば、排他的論理和回路）を
設けたことを特徴とするものである。また、入力アドレ
スの一部または全部を論理演算した結果に基づいて、出
力データの暗号化を行う暗号化手段を設けたことを特徴
とするものである。さらに、特定番地の記憶データに基
づいて、出力データの各ビット毎に暗号化の実行・不実
行を制御する暗号化制御手段を付加したことを特徴とす
るものである。

【００１１】さらに、本発明の半導体メモリ装置は、出
力データの一部、及び入力アドレスの一部または全部に
基づいて、出力データの他部の暗号化を行う暗号化手段
を設けたことを特徴とするものである。

【００１２】

【作用】本発明によれば、従来のような一定のデータで
はなく、時々刻々変化する出力データまたは／及び入力
アドレスに基づいて、暗号化処理が実行される。また、
特定番地の記憶データに基づいて、出力データの各ビッ
ト毎に暗号化の実行・不実行が制御される。

【００１３】以上により、より複雑な暗号化処理が実行
される。

【００１４】

【実施例】以下、実施例に基づいて本発明を詳細に説明
する。

【００１５】図１は、本発明の一実施例の半導体メモリ
装置の内部構成図である。

【００１６】アドレス信号群を半導体メモリ装置外部か
ら取り込む入力端子Ａ₁〜Ａ_M と、ユーザプログラムを
格納するメモリセル部Ａと、アドレス信号群Ａ₁〜Ａ_M
をデコードするデコーダＢと、指定されたアドレス番地
に従ってメモリセル部Ａから出力される信号群ｄ₁〜ｄ_N
とアドレス信号群Ａ₁〜Ａ_M の内Ｎ本（図１ではＡ₁〜
Ａ_N）と排他的論理和をとる暗号化回路Ｇ₁〜Ｇ_N と、半
導体メモリ装置外部へ信号を出力する端子群Ｄ₁〜Ｄ_N
にて構成される。

【００１７】マイクロコンピュータなどから該半導体メ
モリ装置に与えられるアドレス信号群Ａ₁〜Ａ_M は、ア
ドレスデコーダＢにてデコードされ、メモリセル部Ａの
ある番地を指定する。メモリセル部Ａからは、指定され
たアドレス番地に従い、該番地に格納されるデータ信号
群ｄ₁〜ｄ_N を出力する。出力されたデータ信号群ｄ₁〜
ｄ_N は暗号化回路である排他的論理和ゲートＧ₁〜Ｇ_N
に入力される。排他的論理和ゲートＧ₁〜Ｇ_N のもう片
方の入力端子には、先に半導体メモリ装置外部から入力
されたアドレス信号群Ａ₁〜Ａ_M の一部であるＮ本の信
号が入力されている。これにより、半導体メモリ装置の
外部には、データ信号群ｄ₁〜ｄ_N とアドレス信号のＮ
本の信号（図１ではＡ₁〜Ａ_N）の対応する各ビット毎に
排他的論理和をとった値であるＤ₁〜Ｄ_N が出力され
る。

【００１８】尚、図１ではアドレス信号群Ａ₁〜Ａ_M の
Ｎ本をＡ₁〜Ａ_N としているが、これの選び方は任意に
選択してもかまわない。また、暗号化回路への入力方法
についても同様にアドレスの任意ビットが入力可能であ
る。

【００１９】以下に、図１回路におけるＭ＝８，Ｎ＝４
の場合の例を示す。アドレスＡ₁〜Ａ₈ で指定される番
地に格納されるデータｄ₁〜ｄ₄ は、アドレス信号群の
内の４ビットＡ₁〜Ａ₄ とビット単位で排他的論理和が
とられ、Ｄ₁〜Ｄ₄ として半導体メモリ装置外部に出力
される。(例) Ｍ＝８，Ａ_H＝（Ａ₈ Ａ₇ Ａ₆ Ａ₅ Ａ₄ Ａ₃ Ａ₂ Ａ₁）Ｎ＝４とすると、Ａ_H （Ａ₄Ａ₃Ａ₂Ａ₁）（ｄ₄ｄ₃ｄ₂ｄ₁） → （Ｄ₄Ｄ₃Ｄ₂Ｄ₁）００Ｈ（００００）（１１０１） → （１１０１）０１Ｈ（０００１）（１０１１） → （１０１０）０２Ｈ（００１０）（０１０１） → （０１１１）０３Ｈ（００１１）（１１１１） → （１１００）０４Ｈ（０１００）（００１１） → （０１１１）０５Ｈ（０１０１）（１１００） → （１００１）本半導体メモリ装置では、図１のメモリセル部Ａに全て
同一のデータが格納されても、出力時には異なった値と
して出力される。

【００２０】Ａ_H （Ａ₄Ａ₃Ａ₂Ａ₁）（ｄ₄ｄ₃ｄ₂ｄ₁） → （Ｄ₄Ｄ₃Ｄ₂Ｄ₁）００Ｈ（００００）（１１０１） → （１１０１）０１Ｈ（０００１）（１１０１） → （１１００）０２Ｈ（００１０）（１１０１） → （１１１１）０３Ｈ（００１１）（１１０１） → （１１１０）０４Ｈ（０１００）（１１０１） → （１００１）０５Ｈ（０１０１）（１１０１） → （１０００）上記半導体メモリ装置の出力Ｄ₁〜Ｄ_N を受けるマイク
ロコンピュータ側には、上記排他的論理和ゲートＧ₁〜
Ｇ_N と同様の、アドレスＡ₁〜Ａ_N 及びＤ₁〜Ｄ_Nをその
入力とする排他的論理和ゲートから成る復号化回路が設
けられている。

【００２１】上記実施例では、入力アドレスの一部が暗
号化のために用いられているが、例えば、入力アドレス
ビット数＝出力データビット数の場合は、入力アドレス
の全部が暗号化のために用いられる。

【００２２】また、上記実施例では、入力アドレスをそ
のまま使用し、これと出力データとの排他的論理和をと
ることにより、暗号化を行っているが、入力アドレスを
論理演算し、その結果と出力データとの排他的論理和を
とることにより、暗号化を行う構成としてもよい。この
場合にも、マイクロコンピュータ側には、論理演算回路
を含む暗号化回路と同一構成の復号化回路が設けられ
る。

【００２３】図２は、本発明の他の実施例の半導体メモ
リ装置Ｙ及びこれと接続されるマイクロコンピュータＺ
の内部構成図である。

【００２４】アドレス信号群を半導体メモリ装置外部か
ら取り込む入力端子Ａ₁〜Ａ_M と、ユーザプログラムを
格納するメモリセル部Ａと、アドレス信号群Ａ₁〜Ａ_M
をデコードするデコーダＢと、ある特定番地が指定され
た時にメモリセルＡから出力される信号群ｄ₁〜ｄ_N を
ラッチするレジスタＣ（デコーダＢから特定番地が指定
された時ラッチ信号Ｌが出力される）と、レジスタＣの
値とアドレス信号群Ａ₁〜Ａ_M の内Ｎ本（図２ではＡ₁〜
Ａ_N）とビット単位で論理積をとるアンドゲートＥ₁〜Ｅ
_N と、指定されたアドレス番地に従ってメモリセル部Ａ
から出力される信号群ｄ₁〜ｄ_N とアンドゲートＥ₁〜Ｅ
_N の出力とビット単位で排他的論理和をとる暗号化回路
Ｇ₁〜Ｇ_N と、出力する端子群Ｄ₁〜Ｄ_N にて構成される
半導体メモリ装置Ｙをメモリ装置として使用し、半導体
メモリ装置のアドレス信号群Ａ₁〜Ａ_M に結線された従
来のマイクロコンピュータＸから出力されたアドレス信
号群μＡ₁〜μＡ_M と、半導体メモリ装置の出力端子群
Ｄ₁〜Ｄ_N に結線された入力端子群μＤ₁〜μＤ_N と、従
来のマイクロコンピュータから出力されるアドレスμＡ
₁〜μＡ_M がある特定番地を指定した時、デコーダＢか
ら信号Ｌが発せられると同時に信号μＬを発するアドレ
スデコーダＲと、信号μＬが発せられた時、μＤ₁〜μ
Ｄ_N をラッチするレジスタＰと、レジスタＰの値とアド
レス信号群Ａ₁〜Ａ_M の内Ｎ本（図２ではＡ₁〜Ａ_N）を
ビット単位で論理積をとるアンドゲートＩ₁〜Ｉ_Nと、半
導体メモリ装置から入力されるデータ信号群μＤ₁〜μ
Ｄ_NとアンドゲートＩ₁〜Ｉ_N の出力をビット単位で排他
的論理和をとる暗号解読回路（復号化回路）Ｈ₁〜Ｈ_N
で構成されるマイクロコンピュータＺで本システムは構
成される。

【００２５】上記信号Ｌ，μ Ｌが出力される「ある特
定アドレス」が０番地（Ａ₁〜Ａ_M ，μＡ₁〜μＡ_M が全
て“０”）以外の場合、システム起動時からレジスタ
Ｃ，Ｐに同じ値がセットされていないとシステムが正常
に動作しないため、システム起動時にレジスタＣ，Ｐは
リセットされなければならない。

【００２６】本システムの動作概略フローを図３に示
す。

【００２７】・電源投入後、マイクロコンピュータは
初期化され、従来のマイクロコンピュータから初期アド
レス（０番地）が出力される。

【００２８】・従来のマイクロコンピュータから出力
された初期アドレスは、端子群μＡ₁〜μＡ_M を通して
半導体メモリ装置の入力端子群Ａ₁〜Ａ_M へ渡される。
このとき同時にマイクロコンピュータ内のアドレスデコ
ーダＲにも入力される。

【００２９】・アドレスデコーダＲは初期アドレス
（０番地）を受け、レジスタＰへラッチ信号 μＬを出
力する。

【００３０】・半導体メモリ装置内では、入力された
初期アドレスに従いデコーダＢからメモリセル部Ａが指
定すると同時に、レジスタＣに対してラッチ信号Ｌを出
力する。

【００３１】・メモリセル部Ａからは初期アドレス０
番地に格納されていたデータ信号群ｄ₁〜ｄ_N が出力さ
れる。このとき、指定されている初期アドレスは０番地
のため、Ａ₁〜Ａ_N は全て“０”である。従って、アン
ドゲートＥ₁〜Ｅ_N の出力は全て“０”となり、暗号化
回路である排他的論理和ゲートＧ₁〜Ｇ_N からは入力信
号であるｄ₁〜ｄ_N がそのまま出力される。

【００３２】・同時にラッチ信号Ｌに従い、データ信
号群ｄ₁〜ｄ_N は、レジスタＣにラッチされる。

【００３３】・半導体メモリ装置から出力されたデー
タ信号Ｄ₁〜Ｄ_N （＝ｄ₁〜ｄ_N）はマイクロコンピュー
タの入力端子μＤ₁〜μＤ_N から入力される。

【００３４】・入力されたデータ信号群μＤ₁〜μＤ_N
は、ラッチ信号 μ Ｌに従いレジスタＰにラッチされ
る。これにより、レジスタＰには半導体メモリ装置内の
レジスタＣと同じ値がラッチされることとなる。

【００３５】・初期アドレスは０番地のため、アンド
ゲートＩ₁〜Ｉ_N の出力はレジスタＰの値に係わらず全
て“０”となる。これにより、入力されたデータ信号群
μＤ₁〜μＤ_N は暗号解読回路である排他的論理和ゲー
ト群Ｈ₁〜Ｈ_N を通して、そのまま従来のマイクロコン
ピュータに入力される。

【００３６】・以上により、初期アドレス（０番地）
は、暗号化をしないそのままのデータを従来のマイクロ
コンピュータは得ることとなる。

【００３７】・続いて、次アドレス（初期アドレスと
は異なる）が指定され、半導体メモリ装置内では、指定
されたメモリセル部Ａからの出力ｄ₁〜ｄ_N と、アドレ
ス信号群Ａ₁〜Ａ_N とレジスタＣの論理積の値（Ｅ₁〜Ｅ
_N の出力）との排他的論理和をとることにより暗号化が
行われる。

【００３８】・半導体メモリ装置から出力されたデー
タＤ₁〜Ｄ_N は、μＤ₁〜μＤ_N としてマイクロコンピュ
ータに取り込まれ、半導体メモリ装置と同様にアドレス
信号群Ａ₁〜Ａ_N とレジスタＰの論理積の値（Ｉ₁〜Ｉ_N
の出力）との排他的論理和をとることにより暗号解読が
行われ、従来のマイクロコンピュータに渡され、処理さ
れる。

【００３９】本発明の暗号化の原理は、以下の論理数学
に基づく。

【００４０】基本的には、アドレス信号との排他的論理
和をとることにより暗号化するのであるが、ここに初期
アドレスに格納されるデータ（レジスタＣ，Ｐにラッ
チ）が“１”であれば暗号化実施、“０”であれば暗号
化を行わないこととする。下記論理数学より、排他的論
理和で暗号化された値は、暗号化に用いた信号ともう一
度排他的論理和をとることにより解読される。

【００４１】ａ：暗号化前信号、ｃ：レジスタＣ，
Ｐの特定ビット、ｂ：アドレス信号Ａｘの特定ビットと
する（暗号化）ａ＋（ｂ・ｃ）（＋：排他的論理和）（暗号解読）｛ａ＋（ｂ・ｃ）｝＋（ｂ・ｃ）＝ａ＋（ｂ・ｃ）＋
（ｂ・ｃ）＝ａ＋｛（ｂ・ｃ）＋（ｂ・ｃ）｝＝ａ＋０＝ａ注意：ｘ＋ｙ＝バ−ｘ・ｙ＋ｘ・バ−ｙ図４は、本発明のさらに他の実施例の半導体メモリ装置
Ｙ及びこれと接続されるマイクロコンピュータＺの内部
構成図である。

【００４２】アドレス信号群を半導体メモリ装置外部か
ら取り込む入力端子Ａ₁〜Ａ_M と、ユーザプログラムを
格納するメモリセル部Ａと、アドレス信号群Ａ₁〜Ａ_M
をデコードするデコーダＢと、指定されたアドレス番地
に従ってメモリセル部Ａから出力される信号群ｄ₁〜ｄ_N
の内の数本（図４では、ｄ₁，ｄ₂，ｄ₃）の論理演算を
とる論理演算回路Ｅと、論理演算回路Ｅの演算結果と、
論理演算回路Ｅにて論理演算をしなかった残りのデータ
信号群（図４ではｄ₄〜ｄ_N）と排他的論理和をとる暗号
化回路Ｇ₄〜Ｇ_N と、半導体メモリ装置外部へ信号を出
力する端子群Ｄ₁〜Ｄ_N にて構成される半導体メモリ装
置Ｙをメモリ装置として使用し、半導体メモリ装置のア
ドレス信号群Ａ₁〜Ａ_M に結線された従来のマイクロコ
ンピュータＸから出力されたアドレス信号群μＡ₁〜μ
Ａ_M と、半導体メモリ装置の出力端子群Ｄ₁〜Ｄ_N に結
線された入力端子群μＤ₁〜μＤ_N と、半導体メモリ装
置Ｙから入力されるデータ信号群μＤ₁〜μＤ_N の内、
半導体メモリ装置内部の論理演算回路Ｅに入力した信号
と同じ信号を入力信号とする、論理演算回路Ｅと全く同
じ論理回路にて構成される論理演算回路Ｆと、論理演算
回路Ｆの演算結果と、論理演算回路Ｆにて論理演算をし
なかった残りのデータ信号群（図４ではμＤ₄〜μＤ_N）
と排他的論理和をとる暗号解読回路Ｈ₄〜Ｈ_N で構成さ
れるマイクロコンピュータＺにて本システムは構成され
る。

【００４３】動作の概略は、従来のマイクロコンピュータから発せられたアドレ
ス信号は、出力端子μＡ₁〜μＡ_M を通してマイクロコ
ンピュータＺ外部へ出力される。

【００４４】マイクロコンピュータＺから出力され
たアドレス信号μＡ₁〜μＡ_M は、入力端子Ａ₁〜Ａ_M を
通してデコーダＢに入力され、デコードされる。

【００４５】デコーダＢによって指定された番地に
従い、メモリセル部Ａからはデータ信号群ｄ₁〜ｄ_N が
出力され、内ｄ₁，ｄ₂，ｄ₃ はそのままＤ₁，Ｄ₂，Ｄ₃
端子より半導体メモリ装置Ｙ外部へ出力されると同時
に、半導体メモリ装置内部に設置する論理演算回路Ｅに
入力される。

【００４６】論理演算回路Ｅから得られた演算結果
は、メモリセル部Ａから出力されたｄ₄〜ｄ_N の各ビッ
トと排他的論理和ゲートＧ₄〜Ｇ_N にて排他的論理和が
とられる。

【００４７】排他的論理和ゲートＧ₄〜Ｇ_N の出力
は、出力端子Ｄ₄〜Ｄ_N を通して半導体メモリ装置Ｙ外
部へ出力される。

【００４８】半導体メモリ装置Ｙから出力されたＤ
₁〜Ｄ_N は、入力端子μＤ₁〜μＤ_Nを通してマイクロコ
ンピュータＺに入力される。内 μＤ₁，μＤ₂，μＤ₃
はそのまま従来のマイクロコンピュータに入力されると
同時に、マイクロコンピュータＺ内部に設けられた論理
演算回路Ｅと全く同じ論理演算回路Ｆに入力される。

【００４９】論理演算回路Ｆの出力は、μＤ₄〜μ
Ｄ_N の各ビットと排他的論理和ゲートＨ₄〜Ｈ_N にて排
他的論理和がとられ、その結果は従来のマイクロコンピ
ュータに入力される。

【００５０】従来のマイクロコンピュータでは、入
力されたＮビットのデータ（これは各顧客によって作成
されたプログラムにほかならない）をフェッチし、動作
する。

【００５１】以下に、図４回路におけるＭ＝８，Ｎ＝
８、論理演算回路Ｅ，Ｆは論理和の場合の例を示す。メ
モリセルＡから出力されたデータｄ₁〜ｄ₈ の内、ｄ₁，
ｄ₂，ｄ₃はそのままＤ₁，Ｄ₂，Ｄ₃ として出力され、ｄ
₄〜ｄ₈ はｄ₁，ｄ₂，ｄ₃ の論理演算結果（論理和）と
各ビット毎に排他的論理和をとったＤ₄〜Ｄ₈ として出
力される。

【００５２】（例）Ｍ＝８，Ａ_H＝（Ａ₈Ａ₇Ａ₆Ａ₅Ａ₄Ａ₃Ａ₂Ａ₁）Ｎ＝８Ａ₃＋Ａ₂＋Ａ₁＝ＢとするとＡ_H （ｄ₈ｄ₇ｄ₆ｄ₅ｄ₄ｄ₃ｄ₂ｄ₁）Ｂ→（Ｄ₈Ｄ₇Ｄ₆Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）００Ｈ（１０１０１０１０）１→ （０１０１００１０）０１Ｈ（０１０１０１０１）１→ （１０１０１１０１）０２Ｈ（１１１１１１１１）１→ （０００００１１１）０３Ｈ（００００００００）０→ （００００００００）０４Ｈ（１１０００１１１）１→ （００１１１１１１）０５Ｈ（１０１１００００）０→ （１０１１００００）上記実施例においては、出力データの一部を論理演算し
た結果と他の出力データとの排他的論理和をとることに
より暗号化を行っているが、出力データをそのまま使用
する構成としてもよい。例えば、出力データが８ビット
（ｄ₁，ｄ₂，…，ｄ₈）のとき、ｄ₁とｄ₄及びｄ₅との排
他的論理和をとり、また、ｄ₂とｄ₆及びｄ₇との排他的
論理和をとり、さらに、ｄ₃とｄ₈との排他的論理和をと
ることによって、暗号化を行う。マイクロコンピュータ
側には同様の排他的論理和回路からなる復号化回路が設
けられる。

【００５３】更に、図４の実施例においても、図２の実
施例と同様な、特定番地の記憶データに基づくビット単
位・暗号化実行・不実行制御手段を付加する構成として
もよい。

【００５４】また、上記各実施例は、何れも、入力アド
レス又は出力データの何れか一方のみに基づいて暗号化
処理を行うものであるが、図１の実施例と図４の実施例
を組み合わせ、例えば入力アドレスの一部を論理演算し
た結果と、出力データの一部を論理演算した結果とを論
理演算し、その結果と、出力データの残りとの排他的論
理和をとることによって暗号化を行う構成としてもよ
い。この場合も、マイクロコンピュータ側には同様の構
成の論理演算回路及び排他的論理和ゲートを含む復号化
回路が設けられる。

【００５５】

【発明の効果】本発明により半導体メモリ装置から出力
される信号はユーザが作成したプログラムを暗号化した
ものである。しかも、その暗号化手法は固定データとの
論理演算をとるという単純一意的に方法でなく、格納さ
れるデータの内の数ビットによって暗号化を行うか否か
を決定するという手法を用いる。これにより、第３者
が、その暗号化手法を容易に知ることのできない機密保
持機能の高い半導体メモリ装置を得ることが可能とな
る。

【００５６】また、本発明により半導体メモリ装置から
出力される信号はユーザが作成したプログラムを暗号化
したものである。しかも、その暗号化手法は固定データ
との論理演算をとるという単純一意的に方法でなく、指
定されるアドレス番地毎に暗号化信号（論理演算の相
手）が異なるという手法である。これにより、第３者
が、その暗号化手法を容易に知ることができない機密保
持機能の高い半導体メモリ装置を得ることが可能とな
る。

【００５７】更に、暗号化するビットと、しないビット
が、無造作に書き込まれた初期アドレス番地等のデータ
によって決定されるという手法によって、より高度な機
密保持性を備えている。

【００５８】また、本暗号化手法では、従来の技術の様
に、使用する際にユーザで書き込むという、プログラム
を格納する以外のメモリを持つ必要もないため、回路が
簡略化でき、暗号化信号を書き込む手間も必要ない。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体メモリ装置の内部構
成図である。

【図２】本発明の他の実施例の半導体メモリ装置及びこ
れと接続されるマイクロコンピュータの内部構成図であ
る。

【図３】図２の実施例の動作概略フロー図である。

【図４】本発明の更に他の実施例の半導体メモリ装置及
びこれと接続されるマイクロコンピュータの内部構成図
である。

【図５】従来の半導体メモリ装置の内部構成図である。

【符号の説明】

Ｇ₁〜Ｇ_N 排他的論理和ゲートＣレジスタＥ₁〜Ｅ_N アンドゲートＥ論理演算回路

Claims

【特許請求の範囲】

【請求項１】出力データの一部に基づいて、出力デー
タの他部の暗号化を行う暗号化手段を設けたことを特徴
とする半導体メモリ装置。
【請求項２】出力データの一部を論理演算した結果に
基づいて、出力データの他部の暗号化を行う暗号化手段
を設けたことを特徴とする、請求項１に記載の半導体メ
モリ装置。
【請求項３】特定番地の記憶データに基づいて、出力
データの各ビット毎に暗号化の実行・不実行を制御する
暗号化制御手段を設けたことを特徴とする、請求項１又
は請求項２に記載の半導体メモリ装置。
【請求項４】入力アドレスの一部又は全部に基づい
て、出力データの暗号化を行う暗号化手段を設けたこと
を特徴とする半導体メモリ装置。
【請求項５】入力アドレスの一部又は全部を論理演算
した結果に基づいて、出力データの暗号化を行う暗号化
手段を設けたことを特徴とする、請求項４に記載の半導
体メモリ装置。
【請求項６】特定番地の記憶データに基づいて、出力
データの各ビット毎に暗号化の実行・不実行を制御する
暗号化制御手段を設けたことを特徴とする、請求項４又
は請求項５に記載の半導体メモリ装置。
【請求項７】出力データの一部、及び入力アドレスの
一部又は全部に基づいて、出力データの他部の暗号化を
行う暗号化手段を設けたことを特徴とする半導体メモリ
装置。