[go: up one dir, main page]

JP3308713B2 - 電子機器 - Google Patents

電子機器

Info

Publication number
JP3308713B2
JP3308713B2 JP14845994A JP14845994A JP3308713B2 JP 3308713 B2 JP3308713 B2 JP 3308713B2 JP 14845994 A JP14845994 A JP 14845994A JP 14845994 A JP14845994 A JP 14845994A JP 3308713 B2 JP3308713 B2 JP 3308713B2
Authority
JP
Japan
Prior art keywords
electrode
good heat
semiconductor element
substrate
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP14845994A
Other languages
English (en)
Other versions
JPH07335823A (ja
Inventor
泰男 長谷川
裕二 秋山
忠夫 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Origin Electric Co Ltd
Original Assignee
Origin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Origin Electric Co Ltd filed Critical Origin Electric Co Ltd
Priority to JP14845994A priority Critical patent/JP3308713B2/ja
Publication of JPH07335823A publication Critical patent/JPH07335823A/ja
Application granted granted Critical
Publication of JP3308713B2 publication Critical patent/JP3308713B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、セラミクス基板のよう
な電気絶縁基板に固着された半導体素子又は電力制御用
半導体素子などを樹脂封止してなる小型、軽量、薄型で
表面実装に適した半導体装置、電子回路装置を金属基板
に搭載してなる電子機器に関する。
【0002】
【従来の技術】一般にコンバ−タ電源機器などの電子機
器は、ますます小形化が要求され、表面実装法によるオ
ンボ−ド電源(OBP)などの開発が進められている。
しかし、大容量のコンバ−タを小形のOBPとするに
は、これらに使用される一部の半導体部品は大き過ぎる
ために全体を小形化できない問題が生じている。特に、
比較的容量の大きいショットキ−バリアダイオ−ド、バ
イポーラトランジスタ、MOSFETなどの半導体部品
は、半導体素子からの発熱が大きいので、金属製ヒ−ト
シンクと外部リ−ドを同時にトランスファ−モ−ルドし
て放熱効果を大ならしめているので、大型化せざるを得
ないという実情がある。
【0003】これらのショットキ−バリアダイオ−ド、
バイポーラトランジスタ、MOSFETなどの半導体部
品のベアチップである半導体素子をそのまま基板に搭載
し、ボンディングしてモ−ルドすることができれば小形
化には最適であるが、大容量の半導体素子の場合には熱
衝撃性、耐湿性などの信頼性が未だ不十分で検討の余地
がある。また、多くの回路部品が樹脂封止された表面実
装部品で、一部分がベアチップである場合には工程を分
けて搭載し、異なる工程で処理する必要があり、高価な
専用装置が必要で製造工数が増大し、したがってコスト
アップになるという欠点がある。
【0004】このように表面実装に使用する電子部品
は、品質面の向上はもとより、小型、薄型、軽量、低コ
ストなどが要求されている。一般にコンデンサ、抵抗、
コイル、トランス、IC、ダイオ−ド、トランジスタな
どの回路部品は基板に搭載され易い形状に設計されてお
り、回路部品を高速表面実装する製造方法へと移行して
いる。この方法は基板の導電パターンの所定位置にクリ
−ムハンダを塗布し、そこへ回路部品を搭載して仮接着
し、リフロ−加熱処理などによりハンダ付けを行うもの
である。表面実装法においては、回路部品を減圧で吸引
し搭載するので必然的に形状は軽量で、かつ封止樹脂上
面がフラットであることが好ましく、外装は品質保持の
ため、電気絶縁性の優れたエポキシ樹脂などを用い、ト
ランスファ−モ−ルド法などで量産される。
【0005】図7により従来の小型、薄型、軽量の表面
実装タイプの半導体装置について説明すると、1は比較
的熱伝導性が良好で電気絶縁性にも優れるセラミクス基
板のような電気絶縁基板、2A及び2Bは電気絶縁基板
1の一方の主面に形成された内部電極、3はダイオー
ド、トランジスタ、IGBT、サイリスタなどの半導体
部品のベアチップである半導体素子であり、内部電極2
Aに一方の主電極側がろう付けされ、他方の主電極が金
属ワイヤ4により内部電極2Bにワイヤボンディングさ
れる。5A及び5Bは電気絶縁基板1の他方の主面に形
成された外部電極であり、外部電極5Aは後述するとお
り放熱を良好なものにするため、流れる電流容量をはる
かに超える大きな面積を有している。6は電気絶縁基板
1内に複数形成されて内部電極2Aと外部電極5A、内
部電極2Bと外部電極5Bをそれぞれ接続するバイアホ
ール、7はエポキシ樹脂のような封止樹脂である。
【0006】次に図8によりこのような構造の半導体装
置をオンボード電源のような電子機器の基板10に搭載
し、接続してなる従来例を説明する。一般に大面積の基
板10はアルミニウムのような導電性の良好な金属基板
10Aとその上面に形成された電気絶縁被膜10Bとか
らなり、その一部分に半導体装置の外部電極5Aと5B
それぞれに対応する接続電極11Aと11Bを備える。
半導体装置の外部電極5Aと5Bが基板10の接続電極
11Aと11Bに位置するように搭載され、クリームハ
ンダなどでろう付けされる。したがって、半導体素子3
が発する熱のほとんどは内部電極2A、電気絶縁基板
1、外部電極5A及び接続電極11Aを通して基板10
に放熱される。放熱の観点から考えれば、外部電極5A
及び接続電極1Aが当接する面域が大きい方が放熱が良
好であるので、従来の場合には半導体素子3が位置する
部分に相当する面域よりはるかに大きな外部電極5Aを
有していた。
【0007】
【発明が解決しようとする課題】しかし、金属基板10
Aと接続電極11Aとの間には電気絶縁被膜10Bを誘
電体とするキャパシタが形成され、このキャパシタの容
量は電気絶縁被膜10Bを一定とすると、接続電極部分
11Aの面積が大きいほど大きくなる。したがって、従
来の半導体装置では放熱をできる限り良好にするため、
接続電極部分11Aを半導体素子3の面積よりもかなり
大きな面積としていたため、そのまま表面実装すると、
金属基板10Aと接続電極11Aを電極板とするキャパ
シタの容量Cが大きくならざるを得なかった。そのた
め、半導体装置を高周波で動作させると、1/2・CV
2 fで表される損失が発生し、周波数fが高い程、また
電圧Vの2乗に比例してその損失が大きくなるため、で
きるだけ小さな容量であることが望まれる。また、損失
を表す前記式からキャパシタンスを形成する部分を固定
電位に維持すれば、数百kHz以上の高周波で駆動した
としても、実質的にその部分の周波数fは非常に小さく
なるので、損失を大幅に小さくできる。
【0008】本発明は、放熱を低下させることなく、こ
のような従来の電子機器の問題点を解決することを主目
的とする。
【0009】
【課題を解決するための手段】このような問題点を解決
するため、この発明では、電気絶縁基板の一方の主面上
に互いに離れて形成された複数の内部電極と、その内部
電極に主電極が接続された半導体素子と、その半導体素
子と前記内部電極と前記電気絶縁基板の一方の主面とを
覆う封止樹脂と、前記電気絶縁基板の他方の主面上に互
いに離れて形成された複数の外部電極と、対応する前記
内部電極と外部電極との間を接続するため前記電気絶縁
基板の両主面間に形成された電気接続体とを備えた表面
実装型の半導体装置又は電子回路装置を、表面が電気絶
縁被膜で覆われた金属基板の上に搭載してなる電子機器
において、前記表面実装型の半導体装置又は電子回路装
置は、前記電気絶縁基板の他方の主面上に前記外部電極
から分離されて形成された良導熱体を備え、前記金属基
板は、前記電気絶縁被膜の上に回路パターンの一分とし
て形成された接続電極と、該接続電極に接続されていな
い良導熱部分とを備え、前記外部電極を前記接続電極に
接続すると共に、前記良導熱体を前記良導熱部分に結合
した電子機器を提供するものである。
【0010】このような問題点を解決するため、請求項
2では、前記外部電極が前記良導熱体の面積よりも小さ
な面積を有する請求項1に記載の電子機器を提供するも
のである。
【0011】このような問題点を解決するため、請求項
3では、前記良導熱体が前記外部電極の厚みとほぼ等し
い金属板又は金属膜である請求項1又は請求項2に記載
の電子機器を提供するものである。
【0012】このような問題点を解決するため、請求項
4では、前記良導熱体が前記半導体素子又は電力制御用
半導体素子に対応する部分を含む面域に形成される請求
項1乃至請求項3のいずれかに記載の電子機器を提供す
るものである。
【0013】このような問題点を解決するため、請求項
5では、前記良導熱部分が接地端子に接続される請求項
1乃至請求項4のいずれかに記載の電子機器を提供する
ものである。
【0014】
【実施例】図1により本発明にかかる電子機器に用いら
れる半導体装置の一例について説明する。図1は表面実
装型のダイオードの一例を示すもので、図7及び図8で
示した記号と同一の記号については相当する部材を示す
ものとする。セラミクス基板のような比較的導熱性の良
好な電気絶縁基板1の一方の面に固着された内部電極2
Aには半導体素子3としてダイオードのベアチップが搭
載され、そのアノードがハンダ付けされている。そのカ
ソードは金属ワイヤ4により内部電極2Bに接続され
る。したがって、一方の内部電極2Aが内部アノード端
子、他方の内部電極2Bが内部カソード端子となる。内
部電極2Aは電気絶縁基板1内に形成されたバイアホー
ル6Aを通して、電気絶縁基板1の他方の面に形成され
た一方の外部電極5Aに接続される。同様に他方の内部
電極2Bもバイアホール6Bを通して、電気絶縁基板1
の他方の面に形成された一方の外部電極5Bに接続され
る。電気絶縁基板1の他方の面における外部電極5Aと
外部電極5Bとの間に良導熱体8が形成される。ここで
バイアホール6A、6Bは良く知られているように、基
板の表面と裏面それぞれに形成された電極間を接続する
電気接続体として働く通常のものである。
【0015】ここで製造工程を簡単にするため、良導熱
体8が外部電極5A、5Bと同様な金属材料からなる場
合には、良導熱体8は外部電極5A、5Bと接触しない
ように形成され、またバイアホールを介して内部電極2
Aなどいかなる電極にも接続されることはない。良導熱
体8が電気絶縁基板1の他方の面に形成される位置は、
半導体素子3の搭載位置を含む面域で、しかも許容され
得る限り大きいことが放熱上好ましい。一方、外部電極
5Aは、好ましくは半導体素子3の搭載位置から外れた
位置でバイアホール6Aを通して内部電極2Aに接続さ
れる。また、外部電極5Aは、電流容量を満足させると
いう点では金属ワイヤ4の断面積程度の大きさの面積を
持てば良く、良導熱体8の面積よりも小さな面積でハン
ダ付けに支障がない程度に小さくすることにより、良導
熱体8の面積を大きくすることが可能である。
【0016】図2をも用いてこの半導体装置を電子機器
の基板10に搭載する例を説明すると、アルミニウム板
のような金属基板10Aとその上に形成された電気絶縁
膜10Bとからなる大面積の基板10の電気絶縁被膜1
0B上には、図示していない多数の各種IC、個別の回
路部品が搭載され、その他に、この半導体装置の外部電
極5A、5Bに対応する位置に接続電極11A、11B
が形成されると共に、良導熱体8に対応する位置に良導
熱部分9が形成されている。ここで電気絶縁被膜10B
上の接続電極11A、11Bは、後述するようにキャパ
シタンスを小さくするために、外部電極5A、5Bの面
積と同程度以下であることが好ましいが、良導熱部分9
は良導熱体8の面積と同程度以上であることが好まし
い。良導熱体8と良導熱部分9が金属材料からなる場合
には、外部電極5Aと接続電極11A、外部電極5Bと
接続電極11B、及び良導熱体8と良導熱部分9は通常
の方法でハンダ付けされる。
【0017】従来例でも説明したように、電気絶縁被膜
10Bを挟む金属基板10Aと接続電極11A間にはキ
ャパシタンスC1が形成され、同様に電気絶縁被膜10
Bを挟む金属基板10Aと接続電極11B間にもキャパ
シタンスC2が形成される。一般にキャパシタの容量は
電極間隔を一定とすると、電極の面積に比例するから、
キャパシタンスC1、C2は接続電極11A、11Bの
面積に比例する。したがって、例えば外部電極5Aと接
続電極11Aが方形の形状として、それぞれ従来の電極
の一辺の寸法に比べてほぼ1/3に小さくなったとする
と、それらの面積はほぼ1/9となり、容量もほぼ1/
9と小さくなる。このことから電流容量及び確実なハン
ダ付けの面から許される限り、接続電極11A、11B
の幅と長さ、つまり面積をできる限り小さくする方が好
ましい。
【0018】ここで、良導熱体8と良導熱部分9は製造
上手頃な金属材料を用いても、他の電極、回路パターン
には接続されていないので、良導熱体8と良導熱部分9
と金属基板10A間のキャパシタンスと、良導熱体8と
半導体素子3間のキャパシタンスとが直列接続になり、
したがって、半導体素子3と金属基板10A間のキャパ
シタンスは小さくなる。また、図示していないが、良導
熱部分9を金属材料で構成し、良導熱部分9を直流電源
電圧に比例する一定電圧、又は接地電圧に接続した場合
には、良導熱部分9の電圧レベルはほぼ一定であるの
で、前述のように1/2・CV2 fで表される損失は、
半導体装置の駆動周波数が数百kHzを超える高周波で
あっても、十分に小さい値に抑制できる。通常、良導熱
部分9も金属板10も使用時には接地電位に保持される
ので、それらの間のキャパシタンスは実質的にゼロであ
り、この場合には良導熱体8は導電性を有しても有さな
くとも良い。
【0019】次に樹脂封止について簡単に述べておく。
この封止樹脂7としてはエポキシ樹脂、フェノ−ル樹
脂、ポリエステル樹脂、などの電気絶縁性樹脂が適して
いる。加熱により徐々に硬化する組成の熱硬化性樹脂も
用いることができ、硬化剤、触媒としては酸無水物、フ
ェノ−ル樹脂、芳香族アミン、イミダゾ−ルなどが使用
できる。また顔料、充填剤、添加剤も特性保持のために
使用できる。充填剤は石英粉、アルミナなどが使用で
き、一般に60% 程度以上含有するものが良い。電気絶
縁基板1との密着性、離型性、流れ性、低温硬化性、脱
泡性、低チクソ性などの作業性を良くすること、低膨
脹、含有不純物イオンの低いこと、またエッチング液に
侵されないことなども要求される。熱可塑性樹脂として
はPPOや液晶ポリマ−が使用できるが、溶融させて注
入することが必要である。このような封止樹脂を用い
て、フラットな上面に格子状に切れ目の入った封止樹脂
の成型物は、特開平6ー61417号公報に記載された
方法などで作成できる。そのような方法で作成された封
止樹脂成型物を分割することによりこの半導体装置が得
られる。
【0020】次に、図3により4個のダイオードを全波
整流構成に結合してなる半導体装置の一例について説明
を行う。電気絶縁基板1の一方の主面には、内部電極2
A、2a、2B、2bが形成され、内部電極2Aには半
導体素子としてのダイオードのベアチップ3A、3Bの
アノード側がハンダ付けされ、内部電極2Bにはダイオ
ードのベアチップ3a、3bのカソード側がハンダ付け
される。ベアチップ3Aのカソードとベアチップ3aの
アノードが金属ワイヤ4Aによりワイヤボンディングさ
れると共に、金属ワイヤ4aにより内部電極2bにボン
ディングされる。また同様に、ベアチップ3Bのカソー
ドとベアチップ3bのアノードが金属ワイヤ4Bにより
ワイヤボンディングされると共に、金属ワイヤ4bによ
り内部電極2Bにボンディングされる。そして内部電極
2aは図3の右端側で、バイアホール6bにより外部電
極5bに接続される。外部電極5bはカソード端子とな
る。内部電極2bはバイアホール6aにより、交流入力
端子の役割を行う外部電極5aに接続される。また図示
していないが、内部電極2Aは図3の左側でバイアホー
ルによりアノード端子として作用する外部電極に接続さ
れ、内部電極2Bはバイアホールにより、他方の交流入
力端子の役割を行う外部電極に接続される。ベアチップ
である半導体素子3A、3B、3a、3bを含む面域に
対応する面域に良熱導体8が形成されており、従来の構
造に比べて放熱効果を低下させることなくキャパシタン
スを大幅に低減できる。
【0021】次に、図4によりMOSFETのベアチッ
プを樹脂封止してなる半導体装置の一例について説明を
行う。電気絶縁基板1の一方の主面には、内部電極2A
〜2Cが形成される。内部電極2Aには半導体素子とし
てのMOSFETのベアチップ3Aのドレイン電極がハ
ンダ付けされる。ベアチップ3Aのソース電極は複数の
金属ワイヤ4Aにより内部電極2Bにワイヤボンディン
グされる。また、MOSFETのベアチップ3Aのゲー
ト電極は金属ワイヤ4Bにより内部電極2Cにボンディ
ングされる。そして内部電極2Aは図4の右端側で、バ
イアホール6Aにより外部電極5Aに接続される。外部
電極5Aはドレイン端子の役割を果たす。内部電極2C
はバイアホール6Bにより、ゲート端子の役割を行う外
部電極5Bに接続される。また図示していないが、内部
電極2Bは図4の左側でバイアホールによりソース端子
として作用する外部電極に接続される。電気絶縁基板1
の他方の主面には、ベアチップ3Aを含む面域に対応す
る面域に良熱導体8が形成されており、この例でも従来
の構造に比べて放熱効果を向上させながら、前述のよう
な大面積の搭載用の基板によるキャパシタンスを大幅に
低減できる。この実施例はバイポーラトランジスタ、I
GBT及びサイリスタなど他の制御型の半導体装置にも
全く同様に適用可能である。
【0022】次に図5(A)〜(C)により、4個のト
ランジスタT1〜T4のベアチップである半導体素子3
A〜3Dをブリッジ構成にすると共に、各トランジスタ
のベアチップに逆並列にダイオードD1〜D4のベアチ
ップである半導体素子3a〜3dを配置してなるトラン
ジスタインバータ構成の半導体装置の一例について説明
を行う。図5(C)に示されるトランジスタT1、T2
に相当する半導体素子3A、3Bのコレクタ側が共通の
内部電極2Aに固着される。トランジスタT3に相当す
る半導体素子3Cのコレクタ側が内部電極2Bに固着さ
れ、トランジスタT4に相当する半導体素子3Dのコレ
クタ側が内部電極2Cに固着される。トランジスタT
1、T2の近傍において、ダイオードD1、D2に相当
する半導体素子3a、3bのカソード側が共通の内部電
極2Aに固着される。同様に、ダイオードD3、D4に
相当する半導体素子3c、3dのカソード側がそれぞれ
内部電極2B、2Cに固着される。
【0023】半導体素子3Aのエミッタは、複数の金属
ワイヤ4Aにより内部電極2Bにボンディングされ、そ
のベースは金属ワイヤ4aにより内部電極2aにボンデ
ィングされる。また、ダイオードD1に相当する半導体
素子3aのアノードは金属ワイヤ4A’により半導体素
子3Aのエミッタにボンディングされる。半導体素子3
Bのエミッタは、複数の金属ワイヤ4Bにより内部電極
2Cにボンディングされ、そのベースは金属ワイヤ4b
により内部電極2bにボンディングされる。また、ダイ
オードD2に相当する半導体素子3bのアノードは金属
ワイヤ4B’により半導体素子3Bのエミッタにボンデ
ィングされる。また、半導体素子3Cのエミッタは、複
数の金属ワイヤ4Cにより内部電極2B’にボンディン
グされ、そのベースは金属ワイヤ4cにより内部電極2
cにボンディングされる。また、ダイオードD3に相当
する半導体素子3cのアノードは金属ワイヤ4C’によ
り半導体素子3Cのエミッタにボンディングされる。同
様に、半導体素子3Dのエミッタは、複数の金属ワイヤ
4Dにより内部電極2C’にボンディングされ、そのベ
ースは金属ワイヤ4dにより内部電極2dにボンディン
グされる。また、ダイオードD4に相当する半導体素子
3dのアノードは金属ワイヤ4D’により半導体素子3
Dのエミッタにボンディングされる。
【0024】内部電極2bはバイアホール6bを通して
外部電極5bに結合され、内部電極2C’はバイアホー
ル6C’を通して外部電極5C’に結合される。図示し
ていないが、他の内部電極2A、2a、2B、2C、2
c、2B’、2dについても同様に、それぞれのバイア
ホールを通して対応する外部電極に結合される。ここで
図5(C)に示される正の直流端子t1は、図示されて
いないが、内部電極2Aの突出部分2A1にバイアホー
ルを通して結合される外部電極に相当し、同様に端子t
2は内部電極2aに結合される外部電極、端子t3は内
部電極2bに結合される外部電極5b、交流端子t4、
t5はそれぞれ内部電極2B、2Cの突出部分2B1、
2C1に結合される外部電極、端子t6は内部電極2c
に結合される外部電極、端子t7は内部電極2dに結合
される外部電極、及び負の直流端子t8はそれぞれ内部
電極2B’、2C’に結合される外部電極に相当する。
したがって、この実施例においても、内部電極2A〜2
Cの突出部分を除いたそれらの外郭線に対応する面域に
良導熱体8を備えることができ、それほど放熱を低下さ
せずにキャパシタンスを低減することができる。
【0025】次に図6によりハイブリッドICのような
電子回路装置を金属基板10に搭載した一実施例につい
て説明する。電気絶縁基板1はアルミニウムのような金
属板1Aを電気絶縁被膜1Bで覆ったものからなり、そ
の一方の面には複数の内部電極2Aと2B、電力制御用
半導体素子3Aと比較的発熱の大きい他の回路部品3B
がそれぞれ搭載される搭載部分2X、2Y及びこれらの
所定のものを接続する配線(図示せず)とからなる回路
パターンが形成されている。内部電極2A、2Bは、例
えば、それぞれ入力電極と出力電極であり、また図示し
ていないが、内部電極2A、2Bと同様に、電気絶縁基
板1の周りには制御信号の印加される制御電極、検出信
号が現出する検出電極など他の内部電極が備えられる。
そして内部電極2A、2Bを含むこれら内部電極はそれ
ぞれバイアホール6A、6Bなどを通して外部電極5
A、5Bなど対応する外部電極に接続される。なお、回
路部品の搭載部分2X、2Yなど搭載部分は電気絶縁被
膜1B上に形成された配線、あるいは金属ワイヤ(図示
せず)により内部電極又は他の回路素子などに接続され
ている。
【0026】また、搭載された電力制御用半導体素子3
A、回路部品3Bなどのそれぞれのベアチップの他の電
極は通常、ワイヤボンディングにより回路構成上の他の
所定箇所に接続される。しかし、ベアチップの一面にす
べての電極が位置する構造の回路素子を用いれば、ワイ
ヤボンディング用の金属ワイヤを省略できる。そして良
導熱体8は、電力制御用半導体素子3A、比較的発熱の
大きい他の回路部品3Bの搭載部分2X、2Yを含む面
域に対応する面域に形成される。そしてこの電子回路装
置は図2で述べたようにして、ICのような他の回路部
品と共に電子機器の大面積の基板10に搭載される。そ
の大面積の基板10には前にも述べた通り、良導熱体8
に対応する面域にその面積とほぼ同一、あるいはこれよ
りも大きい面積を持つ良導熱部分9、及び電子回路装置
の外部電極5A、5Bに対応する位置にその面積とほぼ
等しい面積の接続電極11A、11Bが回路パターンの
一部分として形成されている。図示していないが、この
他にも電子回路装置の他の外部電極に対応する接続電極
が形成されている。
【0027】なお、以上の例では半導体素子が単体、あ
るいは同様な半導体素子を複数用いた複合的な半導体装
置について述べたが、トランジスタやサイリスタのよう
な制御型の半導体素子とダイオード、又は抵抗、セラミ
ックコンデンサなどを組み合わせた半導体装置も同様に
して製作できる。例えば、ダーリントン接続タイプのト
ランジスタの場合、主トラジスタと増幅用トランジスタ
のコレクタ電極が第1の内部電極に搭載されてろう付け
され、主トラジスタのエミッタ電極を第2の内部電極に
ワイヤボンディングし、増幅用トランジスタのベース電
極が第3の内部電極にワイヤボンディングされ、そして
主トラジスタのベース電極と増幅用トランジスタのエミ
ッタ電極がワイヤボンデングされるか、又はこれらが第
4の内部電極にそれぞれワイヤボンデングされれば、ダ
ーリントン接続タイプの面実装型トランジスタを得るこ
とができる。また、制御型の半導体素子とこの両端に接
続されたスナバ回路、制御型の半導体素子とこの制御端
子と一方の主電極間に接続された駆動回路又はその一部
分の回路素子など、種々のバリエーションも前述と同様
にして得られる。また、以上のいずれの実施例でも説明
を省略したが、樹脂封止前に半導体素子をインナーコー
トが行われるのは当然である。また、以上の実施例では
バイアホールによって内部電極と外部電極を接続した
が、一般的に知られている方法で内部電極又は外部電極
を電気絶縁基板の側面まで延ばした形で形成された金属
膜により、内部電極と外部電極とを接続しても勿論良
い。
【00028】
【発明の効果】以上述べたように、この発明によれば、
前記表面実装型の半導体装置又は電子回路装置が前記
電気絶縁基板の他方の主面上に前記外部電極から分離さ
れて形成された良導熱体を備えると共に、前記金属基板
が前記電気絶縁被膜の上に回路パターンの一分として形
成された接続電極の他に該接続電極に接続されていない
良導熱部分を備え、前記外部電極を前記接続電極に接続
し、かつ前記良導熱体を前記良導熱部に結合しているの
で、放熱を低下させることなく、前記金属基板と前記外
部電極間に形成されるキャパシタンスを小さくすること
ができ、また、良導熱体を金属材料で形成し、固定電位
に接続することにより、更に一層前記キャパシタンスに
よる損失を低減することができる。ている。
【図面の簡単な説明】
【図1】 この発明にかかる電子機器に用いるのに適し
た半導体装置の一例を示す図である。
【図2】 この発明にかかる電子機器の一実施例を示す
図である。
【図3】 この発明にかかる電子機器に用いるのに適し
た他の半導体装置の一例を示す図である。
【図4】 この発明にかかる電子機器に用いるのに適し
た他の半導体装置の一例を示す図である。
【図5】 この発明にかかる電子機器に用いるのに適し
た他の半導体装置の一例を示す図である。
【図6】 この発明にかかる電子機器の他の一実施例を
示す図である。示す図である。
【図7】 従来の表面実装型の半導体装置の1例を示す
図である。
【図8】 従来の表面実装型の半導体装置を電子機器の
金属基板に搭載した1例を示す図である。
【符号の説明】
1・・・電気絶縁基板 2・・・内部電極 3・・・半導体素子 4・・・金属ワイ
ヤ 5・・・外部電極 6・・・バイアホ
ール 7・・・封止樹脂 8・・・良導熱体 9・・・良導熱部分 10・・・大面積の
基板 10A・・金属基板 10B・・電気絶
縁被膜 11・・・接続電極 C1、C2・・・
キャパシタンス
フロントページの続き (56)参考文献 特開 平1−204454(JP,A) 特開 昭60−95944(JP,A) 特開 昭61−34989(JP,A) 特開 平5−152507(JP,A) 特開 平4−109690(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 25/00 - 25/18

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 電気絶縁基板の一方の主面上に互いに離
    れて形成された複数の内部電極と、該内部電極に主電極
    が接続された半導体素子と、該半導体素子と前記内部電
    極と前記電気絶縁基板の一方の主面とを覆う封止樹脂
    と、前記電気絶縁基板の他方の主面上に互いに離れて形
    成された複数の外部電極と、対応する前記内部電極と外
    部電極との間を接続するため前記電気絶縁基板の両主面
    間に形成された電気接続体とを備えた表面実装型の半導
    体装置又は電子回路装置を、表面が電気絶縁被膜で覆わ
    れた金属基板の上に搭載してなる電子機器において、 前記表面実装型の半導体装置又は電子回路装置は、前記
    電気絶縁基板の他方の主面上に前記外部電極から分離さ
    れて形成された良導熱体を備え、 前記金属基板は、前記電気絶縁被膜の上に回路パターン
    の一分として形成された接続電極と、該接続電極に接続
    されていない良導熱部分とを備え、 前記外部電極を前記接続電極に接続すると共に、前記良
    導熱体を前記良導熱部分に結合したことを特徴とする電
    子機器。
  2. 【請求項2】 前記外部電極が前記良導熱体の面積より
    も小さな面積を有することを特徴とする請求項1に記載
    の電子機器。
  3. 【請求項3】 前記良導熱体が前記外部電極の厚みとほ
    ぼ等しい金属板又は金属膜であることを特徴とする請求
    項1又は請求項2に記載の電子機器。
  4. 【請求項4】 前記良導熱体が前記半導体素子又は電力
    制御用半導体素子に対応する部分を含む面域に形成され
    ることを特徴とする請求項1乃至請求項3のいずれかに
    記載の電子機器。
  5. 【請求項5】 前記良導熱部分が接地端子に接続される
    ことを特徴とする請求項1乃至請求項4のいずれかに記
    載の電子機器。
JP14845994A 1994-06-07 1994-06-07 電子機器 Expired - Lifetime JP3308713B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14845994A JP3308713B2 (ja) 1994-06-07 1994-06-07 電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14845994A JP3308713B2 (ja) 1994-06-07 1994-06-07 電子機器

Publications (2)

Publication Number Publication Date
JPH07335823A JPH07335823A (ja) 1995-12-22
JP3308713B2 true JP3308713B2 (ja) 2002-07-29

Family

ID=15453235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14845994A Expired - Lifetime JP3308713B2 (ja) 1994-06-07 1994-06-07 電子機器

Country Status (1)

Country Link
JP (1) JP3308713B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087882A (ja) * 2002-08-28 2004-03-18 Sanyo Electric Co Ltd 半導体装置
JP4613077B2 (ja) 2005-02-28 2011-01-12 株式会社オクテック 半導体装置、電極用部材および電極用部材の製造方法
JP5004837B2 (ja) * 2007-03-20 2012-08-22 京セラ株式会社 構造体及び電子装置
KR100955076B1 (ko) * 2008-07-07 2010-04-28 한국기계연구원 박막 el발광소자 및 그 제조방법
US8796706B2 (en) 2009-07-03 2014-08-05 Seoul Semiconductor Co., Ltd. Light emitting diode package
KR101645009B1 (ko) * 2010-01-06 2016-08-03 서울반도체 주식회사 방열기판을 갖는 led 패키지

Also Published As

Publication number Publication date
JPH07335823A (ja) 1995-12-22

Similar Documents

Publication Publication Date Title
US6946740B2 (en) High power MCM package
US7759778B2 (en) Leaded semiconductor power module with direct bonding and double sided cooling
US7859079B2 (en) Power semiconductor device
US7592688B2 (en) Semiconductor package
US8018047B2 (en) Power semiconductor module including a multilayer substrate
US7045884B2 (en) Semiconductor device package
JP6354845B2 (ja) 半導体モジュール
CN104488078B (zh) 功率用半导体模块
US5038194A (en) Semiconductor device
JPH09129822A (ja) 半導体装置
US20080105896A1 (en) Power semiconductor module
US20210050320A1 (en) Package structure for power device
JPH11204700A (ja) 放熱フィン一体型パワーモジュール
CN107527899B (zh) 功率组件、功率组件的制造方法及氮化镓智能功率模块
US10964642B2 (en) Semiconductor module comprising transistor chips, diode chips and driver chips arranged in a common plane
US6574088B2 (en) Ceramic capacitor mounting structure
CN112968027A (zh) 智能功率模块
JP3308713B2 (ja) 電子機器
JP2021082794A (ja) 電子部品および電子装置
JPH09321216A (ja) 電力用半導体装置
CN114899161A (zh) 一种模块及其制造方法
US10804189B2 (en) Power device package structure
CN219476670U (zh) 功率芯片模块
JPS63250164A (ja) ハイパワ−用混成集積回路基板とその集積回路
JPH09283887A (ja) 半導体装置及びこの装置に用いる金属絶縁基板

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020507

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090517

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090517

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100517

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100517

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110517

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110517

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120517

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120517

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130517

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130517

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130517

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140517

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term