JP3292070B2 - Ｄ／ａ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高分解能Ｄ／Ａ変換
器に関し、特に回路規模が小さく、多チャンネル入力型
のＤ／Ａ変換器の集積に有効なＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来の高分解能Ｄ／Ａ変換器を構成する
方式としては「電流重み付けＤ／Ａ変換器」、「Ｒ−２
Ｒ型Ｄ／Ａ変換器」、「ＰＷＭ型Ｄ／Ａ変換器」若しく
は「ΣΔ型Ｄ／Ａ変換器」等が存在する。

【０００３】「電流重み付けＤ／Ａ変換器」及び「Ｒ−
２Ｒ型Ｄ／Ａ変換器」では高速に高分解能のアナログ出
力を出力することが可能で、一方、「ＰＷＭ型Ｄ／Ａ変
換器」及び「ΣΔ型Ｄ／Ａ変換器」では高精度素子が不
要で安価であると言った特徴がある。

【発明が解決しようとする課題】しかし、前者の方式で
は単調性を得るために高精度抵抗が必要であり、コスト
が上昇してしまう。一方、後者ではクロックを必要とす
るダイナミック型であるためノイズも多く、低速である
と言った問題点があった。

【０００４】また、単調性が良い方式としては「タップ
方式」が存在するが分解能を高くすると回路規模が大き
くなり実用上問題となる。この回路規模増大を抑制する
手法として「Peter Holloway,"A Trimless 16b Digital
Potentiometer",1984 IEEEInternational Solid-State
Circuits Conference.」に記載されている２ステ−ジ
型がある。

【０００５】但し、この方式ではＬＳＢステージも「タ
ップ方式」であるためにラダー抵抗が必要となり、多チ
ャンネル入力型のＤ／Ａ変換器の場合には回路規模抑制
効果が得られ難くなる。従って本発明が解決しようとす
る課題は、単調性が良く、回路規模の小さいＤ／Ａ変換
器を実現することにある。

【０００６】

【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、上位ビット変換回路と下
位ビット変換回路とを分離して、前記上位ビット変換回
路及び前記下位ビット変換回路の出力を加算して分解能
を上げるＤ／Ａ変換器において、基準電圧源と、この基
準電圧源の出力電圧を分圧する抵抗アレイと、上位ビッ
トのディジタル入力信号に基づき前記抵抗アレイで分圧
された電圧を選択して出力する第１のスイッチ回路とか
ら構成される上位ビット変換回路と、 前記上位ビット変
換回路の出力電圧が一方の入力端子に印加される第１差
動回路と、この第１差動回路の相互コンダクタンスに対
して相互コンダクタンスが重み付けされ一方の入力端子
が接地される複数の第２差動回路と、前記第１及び第２
差動回路の２つの電流出力がそれぞれ反転入力端子及び
非反転入力端子に接続されアナログ出力信号を出力する
と共にそのアナログ出力信号が前記第１差動回路の他方
の入力端子に帰還される演算増幅器と、下位ビットのデ
ィジタル入力信号に基づいて前記第２差動回路の他方の
入力端子に基準電圧を印加する第２のスイッチ回路とか
ら構成される下位ビット変換回路とを備えたことを特徴
とするものである。

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】

【作用】上位ビットに「タップ方式」を用いることによ
り単調性が良く、下位ビットは「電流重み付け」を用い
ることによりタップを選択するスイッチ回路の数が削減
され回路規模が小さくなる。

【００１５】また、複数のＤ／Ａ変換器を集積する場
合、抵抗アレイを共用できるので消費電力が低減され、
回路規模の増加も抑制できる。さらに、自動校正を行な
う場合には校正データが共用できるので記憶回路容量も
少なくて済む。

【００１６】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＤ／Ａ変換器の一実施例
を示す回路図である。ここでは簡単の為、４ビットＤ／
Ａ変換器を例示している。

【００１７】図１において１は基準電圧源，２ａ，２
ｂ，２ｃ及び２ｄは抵抗、３ａ，３ｂ，３ｃ，３ｄ，３
ｅ，３ｆ，３ｇ及び３ｈはスイッチ回路、４ａ及び４ｂ
はＮＯＴ回路、５，６及び７は一対のトランジスタ及び
定電流源から構成される差動回路、８は演算増幅器であ
る。

【００１８】また、１００はアナログ出力信号、１０
１，１０２，１０３及び１０４はそれぞれディジタル入
力信号であり、１０１がＭＳＢ（Most Significant Bi
t）、１０４がＬＳＢ（Least Significant Bit）であ
る。

【００１９】ここで、１，２ａ〜２ｄ、３ａ〜３ｆ及び
４ａ〜４ｂは上位ビット変換回路５０を、３ｇ，３ｈ及
び５〜８は下位ビット変換回路５１をそれぞれ構成して
いる。

【００２０】定電圧源１の一端は抵抗２ａの一端に接続
され、抵抗２ａの他端はスイッチ回路３ａの一端及び抵
抗２ｂの一端に接続される。抵抗２ｂの他端はスイッチ
回路３ｂの一端及び抵抗２ｃの一端に接続される。

【００２１】抵抗２ｃの他端はスイッチ回路３ｃの一
端、抵抗２ｄの一端、スイッチ回路３ｇ及び３ｈの一方
の入力端子にそれぞれ接続される。

【００２２】また、スイッチ回路３ａの他端はスイッチ
回路３ｂの他端及びスイッチ回路３ｅの一端に接続さ
れ、スイッチ回路３ｃの他端はスイッチ回路３ｄの他端
及びスイッチ回路３ｆの一端に接続される。

【００２３】スイッチ回路３ｅの他端はスイッチ回路３
ｆの他端及び差動回路５の一方の入力端子に接続され、
差動回路５の一方の出力は差動回路６及び７の一方の出
力及び演算増幅器８の反転入力端子にそれぞれ接続され
る。

【００２４】また、差動回路５の他方の出力は差動回路
６及び７の他方の出力及び演算増幅器８の非反転入力端
子にそれぞれ接続される。

【００２５】演算増幅器８の出力はアナログ出力信号１
００として出力されると共に差動回路５の他方の入力端
子に接続される。差動回路６及び７の一方の入力端子は
スイッチ回路３ｇ及び３ｈの出力端子にそれぞれ接続さ
れる。

【００２６】また、ディジタル信号入力１０１はスイッ
チ回路３ｅの制御端子及びＮＯＴ回路４ｂに接続され、
ＮＯＴ回路４ｂの出力はスイッチ回路３ｆの制御端子に
接続される。

【００２７】ディジタル信号入力１０２はスイッチ回路
３ａ及び３ｃの制御端子及びＮＯＴ回路４ａに接続さ
れ、ＮＯＴ回路４ａの出力はスイッチ回路３ｂ及び３ｄ
の制御端子に接続される。

【００２８】また、ディジタル信号入力１０３及び１０
４はスイッチ回路３ｇ及び３ｈの制御端にそれぞれ接続
される。

【００２９】さらに、定電圧源１の他端、抵抗２ｄの他
端、スイッチ回路３ｄの他端、スイッチ回路３ｇ及び３
ｈの他方の入力端子、差動回路６及び７の他方の入力端
子はそれぞれ接地される。

【００３０】ここで、図１に示す実施例の動作を説明す
る。上位ビットであるディジタル入力信号１０１及び１
０２はそれぞれスイッチ回路３ａ〜３ｆのＯＮ／ＯＦＦ
を制御する。

【００３１】定電圧源１の出力電圧を”Ｖｒｅｆ”とす
ると、抵抗２ａ〜２ｄにより等圧に分圧されているため
スイッチ回路３ａ，３ｂ，３ｃ及び３ｄにはそれぞれ”
３／４・Ｖｒｅｆ”，”２／４・Ｖｒｅｆ”，”１／４
・Ｖｒｅｆ”及び”０／４・Ｖｒｅｆ”の電圧が印加さ
れることになる。

【００３２】従って、ディジタル入力信号１０１及び１
０２が”１”及び”１”であれば、スイッチ回路３ａ，
３ｃ及び３ｅが”ＯＮ”、スイッチ回路３ｂ，３ｄ及び
３ｆが”ＯＦＦ”となり、差動回路５の一方の入力端子
には”３／４・Ｖｒｅｆ”の電圧が印加されることにな
る。

【００３３】差動回路５の他方の入力端子にはアナログ
出力信号１００が帰還されているので、他の差動回路６
及び７が非動作であれば、アナログ出力信号１００は”
３／４・Ｖｒｅｆ”を出力することになる。

【００３４】同様に、アナログ出力信号１００はディジ
タル入力信号１０１及び１０２が”１”及び”０”であ
れば”２／４・Ｖｒｅｆ”を、ディジタル入力信号１０
１及び１０２が”０”及び”１”であれば”１／４・Ｖ
ｒｅｆ”を、ディジタル入力信号１０１及び１０２が”
０”及び”０”であれば”０／４・Ｖｒｅｆ”をそれぞ
れ出力することになる。

【００３５】一方、下位ビットであるディジタル入力信
号１０３及び１０４はそれぞれスイッチ回路３ｇ及び３
ｈを制御する。スイッチ回路３ｇ及び３ｈはディジタル
入力信号１０３及び１０４が”１”ならば”１／４・Ｖ
ｒｅｆ”を選択し、”０”であれば接地レベル、言い換
えれば”０／４・Ｖｒｅｆ”を選択する。

【００３６】また、差動回路５、６及び７は相互コンダ
クタンスがそれぞれ”４ｇｍ”、”２ｇｍ”及び”ｇ
ｍ”となるようにそれぞれの差動回路を構成する定電流
源の出力電流及びトランジスタの大きさが”４Ｉ，４
Ｗ”、”２Ｉ，２Ｗ”及び”Ｉ，Ｗ”と設定されてい
る。

【００３７】従って、ディジタル入力信号１０３及び１
０４が”１”及び”０”であれば差動回路６にのみ”１
／４・Ｖｒｅｆ”が印加され、差動回路６の各出力ドレ
イン電流間に”２ｇｍ×１／４・Ｖｒｅｆ”の差が生じ
る。

【００３８】ここで、上位ビットであるディジタル入力
信号１０１及び１０２が共に”０”であれば、差動回路
５の一方の入力電圧は”０／４・Ｖｒｅｆ”であり、差
動回路６から演算増幅器８へ出力される差動出力電流
は”２ｇｍ×１／４・Ｖｒｅｆ”となる。

【００３９】但し、演算増幅器８の２入力間の入力値は
等しくなければならず、差動回路５から演算増幅器８へ
出力される差動出力電流は”−２ｇｍ×１／４・Ｖｒｅ
ｆ”のドレイン電流が流れるようにアナログ出力信号１
００が制御される。

【００４０】差動回路５の相互コンダクタンスは”４ｇ
ｍ”であるからアナログ出力信号は”Ｖｏｕｔ”は、 Ｖｏｕｔ＝（２ｇｍ×１／４・Ｖｒｅｆ）／４ｇｍ ＝２／１６・Ｖｒｅｆ （１） となる。

【００４１】例えば、この状態で上位ビットであるディ
ジタル入力信号１０１及び１０２が共に”１”になれ
ば、前述のように”３／４・Ｖｒｅｆ”が式（１）に加
算されることになるので、 Ｖｏｕｔ＝（２／１６＋１２／１６）・Ｖｒｅｆ ＝１４／１６・Ｖｒｅｆ （２） となる。

【００４２】このようにしてディジタル入力信号１０１
〜１０４を”００００”、”０００１”乃至”１１１
０”、”１１１１”と変化させることにより、アナログ
出力信号１００が”０／１６・Ｖｒｅｆ”、”１／１６
・Ｖｒｅｆ”乃至”１４／１６・Ｖｒｅｆ”、”１５／
１６・Ｖｒｅｆ”と変化して４ビットのＤ／Ａ変換器が
実現できる。

【００４３】従って、上位ビットに「タップ方式」を用
いることにより単調性が良く、下位ビットは「電流重み
付け」を用いることによりタップを選択するスイッチ回
路の数が削減され回路規模が小さくなる。

【００４４】また、複数のＤ／Ａ変換器を集積する場
合、抵抗２ａ〜２ｄで構成される抵抗アレイを共用でき
るので消費電力が低減され、回路規模の増加も抑制でき
る。さらに、自動校正を行なう場合には校正データが共
用できるので記憶回路容量も少なくて済む。

【００４５】この結果、上位ビット変換回路と下位ビッ
ト変換回路とを分離して、上位変換回路としてタップ方
式」を用い、下位変換回路として「電流重み付け」を用
いることにより、単調性が良く、回路規模が小さくな
る。

【００４６】なお、上位ビットを処理する方式としては
「タップ方式」にみならず「Ｒ−２Ｒ型」や「電流加算
型」を用いることも可能である。

【００４７】また、図１に示す実施例では下位ビットを
複数の差動回路で重み付けしたが、１つの差動回路の入
力電圧として別途設けたＤ／Ａ変換器の出力を印加して
も良い。

【００４８】図２は本願発明に係るＤ／Ａ変換器の他の
実施例を示す回路図である。図２において８ａは演算増
幅器、９及び１０は抵抗アレイ、１１，１２及び１３は
「タップ方式」によるＤ／Ａ変換器、１４，１５及び１
６は一対のトランジスタ及び定電流源から構成される差
動回路である。

【００４９】また、１００ａはアナログ出力信号、１０
５，１０６及び１０７はそれぞれディジタル入力信号で
あり、１０５が上位ビット、１０６が中位ビット、１０
７が下位ビットをそれぞれ示している。

【００５０】抵抗アレイ９の一端には基準電圧が印加さ
れ、抵抗アレイ９の他端は抵抗アレイ１０の一端に接続
され、抵抗アレイ１０の他端は接地される。

【００５１】また、抵抗アレイ９の各タップ電圧はＤ／
Ａ変換器１１に、抵抗アレイ１０の各タップ電圧はＤ／
Ａ変換器１２及び１３にそれぞれ接続される。

【００５２】Ｄ／Ａ変換器１１，１２，及び１３の出力
は差動回路１４，１５及び１６の一方の入力端子にそれ
ぞれ接続され、差動回路１５及び１６の他方の入力端子
はそれぞれ接地される。

【００５３】差動回路１４の一方の出力は差動回路１５
及び１６の一方の出力及び演算増幅器８ａの一方の入力
端子にそれぞれ接続される。また、差動回路１４の他方
の出力は差動回路１５及び１６の他方の出力及び演算増
幅器８ａの他方の入力端子にそれぞれ接続される。

【００５４】演算増幅器８ａはアナログ出力信号１００
ａを出力すると共に差動回路１４の他方の入力端子に接
続される。さらに、Ｄ／Ａ変換器１１，１２及び１３に
はディジタル入力信号１０５，１０６及び１０７がそれ
ぞれ接続される。

【００５５】ここで、アナログ出力信号１００ａは差動
回路１４，１５及び１６の重み付けを”１６”、”１
６”及び”１”とし、Ｄ／Ａ変換器１１，１２及び１３
の出力電圧をそれぞれ”Ｖｍａｉｎ”、”Ｖ２ｎｄ”及
び”Ｖ３ｒｄ”とすれば、 Ｖｏｕｔ＝Ｖｍａｉｎ ＋１６／１６・Ｖ２ｎｄ ＋１／１６・Ｖ３ｒｄ （３） となる。

【００５６】但し、抵抗アレイ９と抵抗アレイ１０とは
抵抗値が”１６：１”に重み付けられているので、Ｄ／
Ａ変換器１１とＤ／Ａ変換器１２とも出力値が”１６：
１”に重み付けられることになり、図２全体としてＤ／
Ａ変換器が構成されることになる。

【００５７】また、図２に示すように中位ビット及び下
位ビット用のＤ／Ａ変換器１２及び１３の出力を抵抗ア
レイ１０の特定タップの電圧とすると、差動回路間のコ
モンモード電圧の差により各差動回路を構成するトラン
ジスタの相互コンダクタンスの整合が悪化して、Ｄ／Ａ
変換器全体としての線形性も悪化してしまう。

【００５８】図３はこのような線形性の悪化を防止する
Ｄ／Ａ変換器の実施例を示す回路図である。図３におい
て８ｂは演算増幅器、１７及び１８は抵抗アレイ、１９
及び２０は「タップ方式」によるＤ／Ａ変換器、２１，
２２，２３，２４，２５及び２６は一対のトランジスタ
及び定電流源から構成される差動回路，２７ａ，２７
ｂ，２７ｃ及び２７ｄはスイッチ回路である。

【００５９】また、１００ｂはアナログ出力信号、１０
８，１０９及び１１０はそれぞれディジタル入力信号で
あり、１０８が上位ビット、１０９が中位ビット、１１
０が下位ビットをそれぞれ示している。

【００６０】抵抗アレイ１７の一端には基準電圧が印加
され、抵抗アレイ１７の他端は抵抗アレイ１８の一端に
接続され、抵抗アレイ１８の他端は接地される。

【００６１】また、抵抗アレイ１７の各タップ電圧はＤ
／Ａ変換器１９に、抵抗アレイ１８の各タップ電圧はＤ
／Ａ変換器２０にそれぞれ接続される。

【００６２】Ｄ／Ａ変換器１９の出力”Ｖｍａｉｎ”が
差動回路２１〜２５の一方の入力端子、スイッチ回路２
７ａ〜２７ｄの一方の入力端子にそれぞれ接続される。

【００６３】さらに、Ｄ／Ａ変換器１９の出力として選
択されたタップ電圧”Ｖｍａｉｎ”に隣接するタップ電
圧”Ｖ２ｎｄ”がスイッチ回路２７ａ〜２７ｄの他方の
入力端子に接続される。

【００６４】Ｄ／Ａ変換器２０の出力”Ｖ３ｒｄ”は差
動回路２６の一方の入力端子に接続され、差動回路２６
の他方の入力端子は接地される。

【００６５】差動回路２１の一方の出力は差動回路２
２，２３，２４，２５及び２６の一方の出力及び演算増
幅器８ｂの一方の入力端子にそれぞれ接続される。ま
た、差動回路２１の他方の出力は差動回路２２，２３，
２４，２５及び２６の他方の出力及び演算増幅器８ｂの
他方の入力端子にそれぞれ接続される。

【００６６】演算増幅器８ｂはアナログ出力信号１００
ｂを出力すると共に差動回路２１の他方の入力端子に接
続される。さらに、Ｄ／Ａ変換器１９及び２０にはディ
ジタル入力信号１０８及び１１０がそれぞれ接続され、
ディジタル入力信号１０９はそれぞれスイッチ回路２７
ａ〜２７ｄの制御端子に接続される。

【００６７】このような構成にすることにより、差動回
路間のコモンモード電圧の差がなくなり、各差動回路を
構成するトランジスタの相互コンダクタンスの整合も変
動しないので、Ｄ／Ａ変換器全体としての線形性の悪化
を防止できる。

【００６８】但し、図３に示す例においては下位ビット
には隣接タップ間電圧を用いていない。

【００６９】このため、中位ビットの線形性は改善され
るが、下位ビットのコモンモード電圧の差により線形性
が悪化してしまうと言った問題がある。

【００７０】例えば、図４は図３の実施例の設定コード
に対する微分非直線性誤差を示す特性曲線図である。図
４から分かるように設定コードが増加するに伴って微分
非直線性誤差が悪化して行く。

【００７１】これは、Ｄ／Ａ変換器１９の出力”Ｖｍａ
ｉｎ”とＤ／Ａ変換器２０の出力”Ｖ３ｒｄ”との電圧
差、言い換えれば、差動回路２１と差動回路２６のコモ
ンモード電圧の差が大きくなり、差動回路２１及び２６
を構成する定電流源の出力抵抗の影響で電流比に誤差を
生じるためである。

【００７２】この電流比の誤差により各差動回路を構成
するトランジスタの相互コンダクタンスの整合が変動し
て、Ｄ／Ａ変換器全体としての線形性が悪化してしま
う。

【００７３】この場合、下位ビット用の差動回路２６を
差動回路２７ａ〜２７ｄに示すような中位ビット用と同
様の構成にすればコモンモード電圧の影響を受けなくな
るので線形性は改善されるが、回路規模が飛躍的に増大
してしまう。

【００７４】図５はこのような線形性を改善するための
Ｄ／Ａ変換器の実施例を示す回路図である。図５におい
て２８は差動回路であり、それ以外の符号は図３の符号
と同一符号を付してある。

【００７５】接続関係についても図３とほぼ同様であ
り、異なる点は差動回路２８を構成する一対のトランジ
スタ”イ”と定電流源”ロ”との間にカスコードトラン
ジスタ”ハ”を設け、このカスコードトランジスタ”
ハ”のゲートにＤ／Ａ変換器１９の出力”Ｖｍａｉｎ”
を印加した点である。

【００７６】このような構成にすることにより、差動回
路２８を構成する定電流源”ロ”の端子間電圧は差動回
路２１を構成する定電流源”ニ”の端子間電圧と同じに
なるので前述の電流比の誤差が改善される。

【００７７】例えば、図６は図５の実施例の設定コード
に対する微分非直線性誤差を示す特性曲線図であり、図
６から分かるように図４と比較して微分非直線性誤差の
悪化が改善されている。

【００７８】この結果、下位ビット用の差動回路２８を
構成する一対のトランジスタ”イ”と定電流源”ロ”と
の間にカスコードトランジスタ”ハ”を設け、このカス
コードトランジスタ”ハ”のゲートにＤ／Ａ変換器１９
の出力”Ｖｍａｉｎ”を印加することにより、回路規模
を大きくすることなく線形性の悪化を防止することがで
きる。

【００７９】また、「タップ方式」を用いるにはＣＭＯ
Ｓプロセスを用いるのが適当であるが、差動回路に関し
てはＣＭＯＳプロセスに限定する必要はない。

【００８０】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。上位ビット変換
回路と下位ビット変換回路とを分離して、下位変換回路
として「相互コンダクタンス重み付け」を用いることに
より、単調性が良く、回路規模の小さいＤ／Ａ変換器が
実現できる。

【図面の簡単な説明】

【図１】本発明に係るＤ／Ａ変換器の一実施例を示す回
路図である。

【図２】本願発明に係るＤ／Ａ変換器の他の実施例を示
す回路図である。

【図３】線形性の悪化を防止するＤ／Ａ変換器の実施例
を示す回路図である。

【図４】図３の実施例の設定コードに対する微分非直線
性誤差を示す特性曲線図である。

【図５】線形性を改善するためのＤ／Ａ変換器の実施例
を示す回路図である。

【図６】図５の実施例の設定コードに対する微分非直線
性誤差を示す特性曲線図である。

【符号の説明】

１ 基準電圧源 ２ａ，２ｂ，２ｃ，２ｄ 抵抗 ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，２
７ａ，２７ｂ，２７ｃ，２７ｄ スイッチ回路 ４ａ，４ｂ ＮＯＴ回路 ５，６，７，１４，１５，１６，２１，２２，２３，２
４，２５，２６，２８差動回路 ８，８ａ，８ｂ 演算増幅器 ９，１０，１７，１８ 抵抗アレイ １１，１２，１３，１９，２０ Ｄ／Ａ変換器 ５０ 上位ビット変換回路 ５１ 下位ビット変換回路 １００，１００ａ、１００ｂ アナログ出力信号 １０１，１０２，１０３，１０４，１０５，１０６，１
０７，１０８，１０９，１１０ ディジタル入力信号

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】上位ビット変換回路と下位ビット変換回路
   とを分離して、前記上位ビット変換回路及び前記下位ビ
   ット変換回路の出力を加算して分解能を上げるＤ／Ａ変
   換器において、基準電圧源と、この基準電圧源の出力電圧を分圧する抵
   抗アレイと、上位ビットのディジタル入力信号に基づき
   前記抵抗アレイで分圧された電圧を選択して出力する第
   １のスイッチ回路とから構成される上位ビット変換回路
   と、 前記上位ビット変換回路の出力電圧が一方の入力端子に
   印加される第１差動回路と、この第１差動回路の相互コ
   ンダクタンスに対して相互コンダクタンスが重み付けさ
   れ一方の入力端子が接地される複数の第２差動回路と、
   前記第１及び第２差動回路の２つの電流出力がそれぞれ
   反転入力端子及び非反転入力端子に接続されアナログ出
   力信号を出力すると共にそのアナログ出力信号が前記第
   １差動回路の他方の入力端子に帰還される演算増幅器
   と、下位ビットのディジタル入力信号に基づいて前記第
   ２差動回路の他方の入力端子に基準電圧を印加する第２
   のスイッチ回路とから構成される下位ビット変換回路と
   を備えたことを特徴とするＤ／Ａ変換器。