JP3287283B2 - Ｐｃｉバスの割り込みステアリング回路 - Google Patents
Ｐｃｉバスの割り込みステアリング回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ペリフェラル コ
ンポーネント インターコネクト（ＰＣＩ）バスの割り
込みステアリング回路に関し、特に、割り込み処理を迅
速に実行させるＰＣＩバスの割り込みステアリング回路
に関する。
ンポーネント インターコネクト（ＰＣＩ）バスの割り
込みステアリング回路に関し、特に、割り込み処理を迅
速に実行させるＰＣＩバスの割り込みステアリング回路
に関する。
【０００２】
【従来の技術】ＰＣＩバスでは、アドレス／データバス
ＡＤ（３１：０）の内の１ビットを、イニシャライゼー
ション デバイス セレクト（ＩＤＳＥＬ）信号として
マザーボード上で結線することにより、拡張スロット等
のデバイスのデバイス番号が決定される。このため、こ
の結線を変更しない限り、デバイスのデバイス番号を変
更することはできない。
ＡＤ（３１：０）の内の１ビットを、イニシャライゼー
ション デバイス セレクト（ＩＤＳＥＬ）信号として
マザーボード上で結線することにより、拡張スロット等
のデバイスのデバイス番号が決定される。このため、こ
の結線を変更しない限り、デバイスのデバイス番号を変
更することはできない。
【０００３】他方、ＰＣＩバスでは、図４及び図５に示
すように、ＩＮＴａ０１０，ＩＮＴｂ０１１，ＩＮＴｃ
０１２，ＩＮＴｄ０１３の４本の 割り込み信号があ
る。ＰＣＩバス上の各デバイス（各々、拡張スロット
１、２、３、４に実装されている）は、与えられたデバ
イス番号により、これら４つの割り込み信号の中でどの
割り込み信号を使用するかが一義的に決められている。
これら割り込み信号は、図４及び図５に示されるよう
に、割り込み信号線２０、２１、２２、２３に出力され
る。なお、図５では、ＰＣＩバスの制御バスの図示は、
省略されている。
すように、ＩＮＴａ０１０，ＩＮＴｂ０１１，ＩＮＴｃ
０１２，ＩＮＴｄ０１３の４本の 割り込み信号があ
る。ＰＣＩバス上の各デバイス（各々、拡張スロット
１、２、３、４に実装されている）は、与えられたデバ
イス番号により、これら４つの割り込み信号の中でどの
割り込み信号を使用するかが一義的に決められている。
これら割り込み信号は、図４及び図５に示されるよう
に、割り込み信号線２０、２１、２２、２３に出力され
る。なお、図５では、ＰＣＩバスの制御バスの図示は、
省略されている。
【０００４】
【発明が解決しようとする課題】ＰＣＩバスでは割り込
み信号は４本しかないため、割り込みを使用するデバイ
スが５つ以上の場合には、割り込み信号をレベル（Ｌｏ
ｗアクティブのレベル信号として）で共有使用すること
になる。
み信号は４本しかないため、割り込みを使用するデバイ
スが５つ以上の場合には、割り込み信号をレベル（Ｌｏ
ｗアクティブのレベル信号として）で共有使用すること
になる。
【０００５】ＰＣＩバスでは、マザーボード上の配線に
より、ＰＣＩバスに接続されているデバイスのデバイス
番号が決定される。したがって、ＰＣＩバスでは、デバ
イスのマザーボードへの実装位置により、同一の割り込
み信号をレベルシェアリングするデバイスが一義的に決
定される。
より、ＰＣＩバスに接続されているデバイスのデバイス
番号が決定される。したがって、ＰＣＩバスでは、デバ
イスのマザーボードへの実装位置により、同一の割り込
み信号をレベルシェアリングするデバイスが一義的に決
定される。
【０００６】この場合、レベルシェアされた２つ以上の
デバイスからの割り込みが１つの割り込み信号で処理さ
れるため、割り込み処理を高速に行うことを期待して設
計されているデバイスによっては、所望の高速動作が行
われないことがある。
デバイスからの割り込みが１つの割り込み信号で処理さ
れるため、割り込み処理を高速に行うことを期待して設
計されているデバイスによっては、所望の高速動作が行
われないことがある。
【０００７】また、割り込み要求を頻繁に発生させる複
数のデバイスが１つの割り込み信号をレベル・シェアリ
ングして使用している場合に、割り込み処理が迅速に行
われない事がある。例えば、割り込み要求を頻繁に行う
４つのデバイスが１つの割り込み信号をシェアリングし
ている場合を考えてみる。この場合には、任意の１つの
デバイスが割り込み要求を発生すると、ソフトウェア
は、４つのどのデバイスが割り込み要求しているのかを
判定し、しかる後に、割り込みを要求しているデバイス
に対して処理を行う事になる。したがって、１つの割り
込み信号をシェアリングしているデバイスの数が多くな
ると、この判定に要する処理時間が増加する。この判定
のための処理時間増加は、割り込み処理の迅速化を妨げ
る。
数のデバイスが１つの割り込み信号をレベル・シェアリ
ングして使用している場合に、割り込み処理が迅速に行
われない事がある。例えば、割り込み要求を頻繁に行う
４つのデバイスが１つの割り込み信号をシェアリングし
ている場合を考えてみる。この場合には、任意の１つの
デバイスが割り込み要求を発生すると、ソフトウェア
は、４つのどのデバイスが割り込み要求しているのかを
判定し、しかる後に、割り込みを要求しているデバイス
に対して処理を行う事になる。したがって、１つの割り
込み信号をシェアリングしているデバイスの数が多くな
ると、この判定に要する処理時間が増加する。この判定
のための処理時間増加は、割り込み処理の迅速化を妨げ
る。
【０００８】また、つぎのような例を考えてみると、Ｐ
ＣＩで規定されている４つの割り込み信号を上手く利用
できない事があることがわかる。例えば、ＰＣＩバス上
に割り込みを使用する４つのボードが実装される場合に
は、４つのボードのデバイスが、１つの割り込み信号を
使用する場合より、４つの割り込み信号を使用する方が
割り込み信号を効率良く使用できる。また、８つのボー
ドが実装される場合に、４つの割り込み信号を効率良く
使用するには、割り込み要求を頻繁に発生するボード
と、頻繁には発生しないボードを割り込みシェアリング
して、２つのボードで１つの割り込み信号を使用するの
が効率が良い。
ＣＩで規定されている４つの割り込み信号を上手く利用
できない事があることがわかる。例えば、ＰＣＩバス上
に割り込みを使用する４つのボードが実装される場合に
は、４つのボードのデバイスが、１つの割り込み信号を
使用する場合より、４つの割り込み信号を使用する方が
割り込み信号を効率良く使用できる。また、８つのボー
ドが実装される場合に、４つの割り込み信号を効率良く
使用するには、割り込み要求を頻繁に発生するボード
と、頻繁には発生しないボードを割り込みシェアリング
して、２つのボードで１つの割り込み信号を使用するの
が効率が良い。
【０００９】しかしながら、ＰＣＩバスでは、デバイス
のマザーボード上の実装位置で使用する割り込み信号が
決定されるため、ボード毎の割り込み要求の頻度を考慮
して、割り込み信号のレベルシェアリングするボードの
グループを決定して、この２つの例のような、好ましい
動作を行うことはできない。
のマザーボード上の実装位置で使用する割り込み信号が
決定されるため、ボード毎の割り込み要求の頻度を考慮
して、割り込み信号のレベルシェアリングするボードの
グループを決定して、この２つの例のような、好ましい
動作を行うことはできない。
【００１０】
【課題を解決するため手段】そこで、本発明では、ＰＣ
Ｉバス上に複数のデバイスが実装されている場合にソフ
トウェアによりボードの動作状況、及び、その性能や、
デバイスドライバがレベルシェア割り込みに対応してい
るかを前もって解析した結果に応じて、デバイスのマザ
ーボードへの実装後であっても、各デバイスのデバイス
番号と、使用する割り込み信号をソフトウェアにて設定
出することを可能としている。
Ｉバス上に複数のデバイスが実装されている場合にソフ
トウェアによりボードの動作状況、及び、その性能や、
デバイスドライバがレベルシェア割り込みに対応してい
るかを前もって解析した結果に応じて、デバイスのマザ
ーボードへの実装後であっても、各デバイスのデバイス
番号と、使用する割り込み信号をソフトウェアにて設定
出することを可能としている。
【００１１】本発明の一態様によれば、ペリフェラル
コンポーネント インターコネクト（ＰＣＩ）バスにｎ
個の拡張スロットが実装されたコンピュータシステムの
割り込みステアリング回路であり、イニシャライゼーシ
ョンデバイスセレクト（ＩＤＳＥＬ）信号の選択情報が
前もって格納された不揮発性メモリであり、前記コンピ
ュータシステムのソフトウェアにより書換可能な不揮発
性メモリを有し、ｎ個のセレクタを備え、これらセレク
タの各々は、前記選択情報に基づいて、前記ＰＣＩバス
のアドレス／データバスの中の１ビット選択し、前記ｎ
個の拡張スロットの各々に供給することを特徴とする割
り込みステアリング回路が提供される。
コンポーネント インターコネクト（ＰＣＩ）バスにｎ
個の拡張スロットが実装されたコンピュータシステムの
割り込みステアリング回路であり、イニシャライゼーシ
ョンデバイスセレクト（ＩＤＳＥＬ）信号の選択情報が
前もって格納された不揮発性メモリであり、前記コンピ
ュータシステムのソフトウェアにより書換可能な不揮発
性メモリを有し、ｎ個のセレクタを備え、これらセレク
タの各々は、前記選択情報に基づいて、前記ＰＣＩバス
のアドレス／データバスの中の１ビット選択し、前記ｎ
個の拡張スロットの各々に供給することを特徴とする割
り込みステアリング回路が提供される。
【００１２】本発明は、高速なセレクタ回路を使用して
デバイス番号及び、使用する割り込み信号を選択出来る
ようにしている。デバイス番号の情報は、不揮発性メモ
リに貯えられる。リセット動作後に不揮発性メモリから
読み出され、その情報に従ってデバイス番号が設定され
る。
デバイス番号及び、使用する割り込み信号を選択出来る
ようにしている。デバイス番号の情報は、不揮発性メモ
リに貯えられる。リセット動作後に不揮発性メモリから
読み出され、その情報に従ってデバイス番号が設定され
る。
【００１３】不揮発性メモリは、ソフトウェアによりＰ
ＣＩバスを経由して書き換え可能である。よって、ソフ
トウェアにより、ＰＣＩバス上のデバイスのデバイス番
号を変更可能である。
ＣＩバスを経由して書き換え可能である。よって、ソフ
トウェアにより、ＰＣＩバス上のデバイスのデバイス番
号を変更可能である。
【００１４】ＰＣＩバスでは、デバイス番号と使用する
割り込みに密接な関係があり、デバイス番号毎に 使用
する割り込み信号が規定される。よって、デバイス番号
を変更すれば、使用する割り込み信号の変更が可能とな
る。このようにする事で、従来の配線によりデバイス番
号が決定されるのとは異なり、柔軟にデバイスと番号と
使用する割り込みを変更出来る事から、ＰＣＩバスの４
本の割り込み信号を効率良く使用できる。
割り込みに密接な関係があり、デバイス番号毎に 使用
する割り込み信号が規定される。よって、デバイス番号
を変更すれば、使用する割り込み信号の変更が可能とな
る。このようにする事で、従来の配線によりデバイス番
号が決定されるのとは異なり、柔軟にデバイスと番号と
使用する割り込みを変更出来る事から、ＰＣＩバスの４
本の割り込み信号を効率良く使用できる。
【００１５】
【発明の実施の形態】ＰＣＩ拡張スロットが４つの場合
の実施形態について説明する。なお、ＰＣＩ拡張スロッ
トの代わりにデバイスＩＣが接続される場合も同様であ
る為、ここではＰＣＩ拡張スロットを用いる場合につい
てのみ説明する。
の実施形態について説明する。なお、ＰＣＩ拡張スロッ
トの代わりにデバイスＩＣが接続される場合も同様であ
る為、ここではＰＣＩ拡張スロットを用いる場合につい
てのみ説明する。
【００１６】図２に示されるように、本発明の実施形態
は、拡張スロット１〜４と、制御部８０とＩＤＳＥＬセ
レクタ９１〜９４と、ＰＣＩバス９９から構成される。
制御部８０は、ＰＣＩバス９９と接続されており、ＰＣ
Ｉのターゲットデバイスとして動作し、ＰＣＩバス９９
上の他のバスマスターデバイスからのアクセスを受け付
ける。
は、拡張スロット１〜４と、制御部８０とＩＤＳＥＬセ
レクタ９１〜９４と、ＰＣＩバス９９から構成される。
制御部８０は、ＰＣＩバス９９と接続されており、ＰＣ
Ｉのターゲットデバイスとして動作し、ＰＣＩバス９９
上の他のバスマスターデバイスからのアクセスを受け付
ける。
【００１７】拡張スロット１は、ＩＮＴａ０１０，ＩＮ
Ｔｂ０１１、ＩＮＴｃ０１２，ＩＮＴｄ０１３の４種の
信号を出力する。同様に拡張スロット２〜４も、各々異
なったＩＮＴａ０１０，ＩＮＴｂ０１１，ＩＮＴｃ０１
２，ＩＮＴｄ０１３を出力する。よって、合計１６種の
割り込み信号が制御部８０に入力されうる。
Ｔｂ０１１、ＩＮＴｃ０１２，ＩＮＴｄ０１３の４種の
信号を出力する。同様に拡張スロット２〜４も、各々異
なったＩＮＴａ０１０，ＩＮＴｂ０１１，ＩＮＴｃ０１
２，ＩＮＴｄ０１３を出力する。よって、合計１６種の
割り込み信号が制御部８０に入力されうる。
【００１８】ＰＣＩバス９９のアドレス／データバスで
あるＡＤ（３１：０）３０は、ＩＤＳＥＬマルチプレク
サ９１〜９４に接続されている。制御部８０は、ＩＤＳ
ＥＬ選択信号４１〜４４を出力し、ＩＤＳＥＬセレクタ
９１〜９４の選択信号として使用される。
あるＡＤ（３１：０）３０は、ＩＤＳＥＬマルチプレク
サ９１〜９４に接続されている。制御部８０は、ＩＤＳ
ＥＬ選択信号４１〜４４を出力し、ＩＤＳＥＬセレクタ
９１〜９４の選択信号として使用される。
【００１９】ＩＤＳＥＬセレクタ９１〜９４は、ＩＤＳ
ＥＬ選択信号４１〜４４に従い、ＡＤ（３１：０）３０
の内の１ビットを選択し、拡張スロット１〜４に対し
て、４本のＩＤＳＥＬ３１〜３４を各々供給する。
ＥＬ選択信号４１〜４４に従い、ＡＤ（３１：０）３０
の内の１ビットを選択し、拡張スロット１〜４に対し
て、４本のＩＤＳＥＬ３１〜３４を各々供給する。
【００２０】図３は、制御部８０の内部構成を示す図で
ある。
ある。
【００２１】制御部８０は、ＰＣＩＩ／Ｆ８１と、メモ
リ制御部８２と、不揮発メモリ８３、割り込みステアリ
ング部８４とで構成される。
リ制御部８２と、不揮発メモリ８３、割り込みステアリ
ング部８４とで構成される。
【００２２】メモリ制御部８２は、リセット動作が終了
した地点で、不揮発性メモリ８３からデータを読み出
し、そのデータを貯え、ＩＤＳＥＬ選択信号４１〜４４
を生成出力する。
した地点で、不揮発性メモリ８３からデータを読み出
し、そのデータを貯え、ＩＤＳＥＬ選択信号４１〜４４
を生成出力する。
【００２３】割り込みステアリング部８４は、拡張スロ
ット１〜４からのＩＮＴａ０〜ＩＮＴｄ０１０〜１３を
ＩＤＳＥＬ選択信号４１〜４４に従い、デコード処理を
行い、ＩＮＴａ０２０〜ＩＮＴｄ０２３を、ＰＣＩバス
９９に出力する。
ット１〜４からのＩＮＴａ０〜ＩＮＴｄ０１０〜１３を
ＩＤＳＥＬ選択信号４１〜４４に従い、デコード処理を
行い、ＩＮＴａ０２０〜ＩＮＴｄ０２３を、ＰＣＩバス
９９に出力する。
【００２４】ＰＣＩーインターフェース（Ｉ／Ｆ）８１
は、ＰＣＩバス９９に接続され、ＰＣＩスレーブとして
動作する為のＩ／Ｆである。ＰＣＩーＩ／Ｆ８１は、Ｐ
ＣＩバス９９上のバスマスターデバイスからのサイクル
を受け、メモリ制御部８２を介して、不揮発性メモリ８
３のデータを更新する。
は、ＰＣＩバス９９に接続され、ＰＣＩスレーブとして
動作する為のＩ／Ｆである。ＰＣＩーＩ／Ｆ８１は、Ｐ
ＣＩバス９９上のバスマスターデバイスからのサイクル
を受け、メモリ制御部８２を介して、不揮発性メモリ８
３のデータを更新する。
【００２５】ＰＣＩバス９９上の図示していないバスマ
スターデバイスは、ＰＣＩーＩ／Ｆ８１を通じてメモリ
制御部８２を介して不揮発性メモリ８３に設定情報を設
定する。
スターデバイスは、ＰＣＩーＩ／Ｆ８１を通じてメモリ
制御部８２を介して不揮発性メモリ８３に設定情報を設
定する。
【００２６】この不揮発性メモリの設定情報は、拡張ス
ロット１〜４のデバイス番号を決定するのに使用され
る。不揮発メモリに設定後、装置のリセット動作を行う
（リセット信号は図示されていないが装置全体をリセッ
トする）。
ロット１〜４のデバイス番号を決定するのに使用され
る。不揮発メモリに設定後、装置のリセット動作を行う
（リセット信号は図示されていないが装置全体をリセッ
トする）。
【００２７】リセット後、メモリ制御部８２は、自動的
に不揮発性メモリ８３の設定情報を読み出し、次にリセ
ット動作が発生するまで、内部に蓄積する。メモリ制御
部８２に蓄積したデータは、ＩＤＳＥＬ選択信号４１〜
４４として、出力される。ＩＤＳＥＬ選択信号４１〜４
４は、図２のＩＤＳＥＬセレクタ９１〜９４に入力され
る。
に不揮発性メモリ８３の設定情報を読み出し、次にリセ
ット動作が発生するまで、内部に蓄積する。メモリ制御
部８２に蓄積したデータは、ＩＤＳＥＬ選択信号４１〜
４４として、出力される。ＩＤＳＥＬ選択信号４１〜４
４は、図２のＩＤＳＥＬセレクタ９１〜９４に入力され
る。
【００２８】ＩＤＳＥＬセレクタ９１は、ＰＣＩバス９
９の信号のアドレス／データバスである ＡＤ（３１：
０）３０の内１ビットをＩＤＳＥＬ選択信号４１に従っ
て選択し、ＩＤＳＥＬ３１として出力する。ＰＣＩバス
のＡＤ（１１）をＩＤＳＥＬ３１として選択した場合、
拡張スロット１のデバイス番号は０となる。同様に、Ｐ
ＣＩバスのＡＤ（１２）を選択した場合は、拡張スロッ
ト１のデバイス番号は１、ＡＤ（１３）を選択した場合
は、デバイス番号は２、ＡＤ（３１）を選択した場合は
デバイス番号は１９となる。これにより、拡張スロット
１のデバイス番号が決定される。
９の信号のアドレス／データバスである ＡＤ（３１：
０）３０の内１ビットをＩＤＳＥＬ選択信号４１に従っ
て選択し、ＩＤＳＥＬ３１として出力する。ＰＣＩバス
のＡＤ（１１）をＩＤＳＥＬ３１として選択した場合、
拡張スロット１のデバイス番号は０となる。同様に、Ｐ
ＣＩバスのＡＤ（１２）を選択した場合は、拡張スロッ
ト１のデバイス番号は１、ＡＤ（１３）を選択した場合
は、デバイス番号は２、ＡＤ（３１）を選択した場合は
デバイス番号は１９となる。これにより、拡張スロット
１のデバイス番号が決定される。
【００２９】同様に拡張スロット２〜４のデバイス番号
も決定される。
も決定される。
【００３０】図４に示したように、拡張スロット１〜４
に搭載されたデバイスは、セレクタ９１、９２、９３、
９４の出力信号により設定された各デバイス番号によ
り、使用する割り込み信号ＩＮＴａ０〜ＩＮＴｄ０が決
められる。
に搭載されたデバイスは、セレクタ９１、９２、９３、
９４の出力信号により設定された各デバイス番号によ
り、使用する割り込み信号ＩＮＴａ０〜ＩＮＴｄ０が決
められる。
【００３１】各デバイスから出力された、ＩＮＴａ０〜
ＩＮＴｄ０１０〜１３は、割り込みステアリング部８４
に入力される。割り込みステアリング部は、ＩＤＳＥＬ
選択信号４１〜４４を基に、図４に示した処理を行い、
ＰＣＩバス９９への割り込み信号ＩＮＴａ０〜ＩＮＴｄ
０２０〜２３を生成する。
ＩＮＴｄ０１０〜１３は、割り込みステアリング部８４
に入力される。割り込みステアリング部は、ＩＤＳＥＬ
選択信号４１〜４４を基に、図４に示した処理を行い、
ＰＣＩバス９９への割り込み信号ＩＮＴａ０〜ＩＮＴｄ
０２０〜２３を生成する。
【００３２】図４をも参照して、デバイス番号と割り込
み信号ＩＮＴａ０〜ＩＮＴｄ０の生成を方法を、もう少
し詳しく、説明する。
み信号ＩＮＴａ０〜ＩＮＴｄ０の生成を方法を、もう少
し詳しく、説明する。
【００３３】ＩＤＳＥＬ選択信号４１により、拡張スロ
ット１のデバイス番号が５である場合には、図５で形態
２に属するため、拡張スロット１から出力された、ＩＮ
Ｔａ０１０は、ＩＮＴｂ０２１に変換される。同様に、
ＩＮＴｂ０１１はＩＮＴｃ０２２へ、ＩＮＴｃ０１２は
ＩＮＴｄ０２３へ、ＩＮＴｄ０１３はＩＮＴａ０２０
に、各々変換される。
ット１のデバイス番号が５である場合には、図５で形態
２に属するため、拡張スロット１から出力された、ＩＮ
Ｔａ０１０は、ＩＮＴｂ０２１に変換される。同様に、
ＩＮＴｂ０１１はＩＮＴｃ０２２へ、ＩＮＴｃ０１２は
ＩＮＴｄ０２３へ、ＩＮＴｄ０１３はＩＮＴａ０２０
に、各々変換される。
【００３４】同様に、拡張スロット２〜４のデバイス
も、デバイス番号に従い、ＩＮＴａ０〜ＩＮＴｄ０２０
〜２３に変換される。
も、デバイス番号に従い、ＩＮＴａ０〜ＩＮＴｄ０２０
〜２３に変換される。
【００３５】ＩＮＴａ０〜ＩＮＴｂ０は、ロウアクティ
ブ信号なので、拡張スロット１〜４からのＩＮＴａ０〜
ＩＮＴｄ０１０〜１３が、ＩＮＴａ０〜ＩＮＴｄ０２０
〜２３に変換される際には、論理積（ＡＮＤ）処理され
る。
ブ信号なので、拡張スロット１〜４からのＩＮＴａ０〜
ＩＮＴｄ０１０〜１３が、ＩＮＴａ０〜ＩＮＴｄ０２０
〜２３に変換される際には、論理積（ＡＮＤ）処理され
る。
【００３６】次に、本発明の第２の実施形態につき、図
３を参照して説明する。この実施形態は、拡張スロット
１〜３については、第１の実施形態と同様であるので、
この部分に関する重複した説明は行わない。
３を参照して説明する。この実施形態は、拡張スロット
１〜３については、第１の実施形態と同様であるので、
この部分に関する重複した説明は行わない。
【００３７】この第２の実施形態では、ＰＣＩーｔｏー
ＰＣＩ Ｂｒｉｄｇｅ １００が使用され、ＰＣＩバス
９９とＰＣＩバス９８とが接続されている。ＰＣＩバス
９８には、拡張スロット４〜６が接続されている。制御
部８０は、実施例１の制御部（図３）をスロット数だけ
拡張した形となる。
ＰＣＩ Ｂｒｉｄｇｅ １００が使用され、ＰＣＩバス
９９とＰＣＩバス９８とが接続されている。ＰＣＩバス
９８には、拡張スロット４〜６が接続されている。制御
部８０は、実施例１の制御部（図３）をスロット数だけ
拡張した形となる。
【００３８】ここで、第２の実施形態では、ＰＣＩ ｔ
ｏ ＰＣＩ Ｂｒｉｄｇｅ １００が存在するため、Ｐ
ＣＩ ｔｏ ＰＣＩ Ｂｒｉｄｇｅ１００のデバイス番
号が変化すると、ＰＣＩバス９８のデバイスの割り込み
のステアリング先が変わる。例えば、ＰＣＩ ｔｏ Ｐ
ＣＩ Ｂｒｉｄｇｅ １００のデバイス番号が３（形態
４）の場合に、拡張スロット５のデバイス番号が２（形
態３）の場合は、図４の形態３による変換後、形態４の
変換を行うことになるため、ＩＮＴａ０はＩＮＴｂ０
に、ＩＮＴｂ０はＩＮＴｃ０、ＩＮＴｃ０はＩＮＴｄ
０、ＩＮＴｄはＩＮＴａ０にそれぞれ、ステアリング変
換される。
ｏ ＰＣＩ Ｂｒｉｄｇｅ １００が存在するため、Ｐ
ＣＩ ｔｏ ＰＣＩ Ｂｒｉｄｇｅ１００のデバイス番
号が変化すると、ＰＣＩバス９８のデバイスの割り込み
のステアリング先が変わる。例えば、ＰＣＩ ｔｏ Ｐ
ＣＩ Ｂｒｉｄｇｅ １００のデバイス番号が３（形態
４）の場合に、拡張スロット５のデバイス番号が２（形
態３）の場合は、図４の形態３による変換後、形態４の
変換を行うことになるため、ＩＮＴａ０はＩＮＴｂ０
に、ＩＮＴｂ０はＩＮＴｃ０、ＩＮＴｃ０はＩＮＴｄ
０、ＩＮＴｄはＩＮＴａ０にそれぞれ、ステアリング変
換される。
【００３９】また、第２の実施形態では、図２に示した
第１の実施形態の割り込みステアリング部８４が拡張さ
れた形となり、ＰＣＩーｔｏーＰＣＩ Ｂｒｉｄｇｅの
段数分、図４の変換を行う機能をもつ。これにより、多
段のＰＣＩバスにも適用できる。
第１の実施形態の割り込みステアリング部８４が拡張さ
れた形となり、ＰＣＩーｔｏーＰＣＩ Ｂｒｉｄｇｅの
段数分、図４の変換を行う機能をもつ。これにより、多
段のＰＣＩバスにも適用できる。
【００４０】
【発明の効果】以上のべたとおり、本発明は、 （１）ソフトウェアにより、ＰＣＩバス上のデバイス
（拡張スロット）のデバイス番号を変更可能になる。 （２）デバイス番号の変更と共に、デバイス（拡張スロ
ット）の使用する割り込み信号を変更できる。 の効果を奏することができるので、ＰＣＩバスにおける
割り込み処理をより迅速化できる。
（拡張スロット）のデバイス番号を変更可能になる。 （２）デバイス番号の変更と共に、デバイス（拡張スロ
ット）の使用する割り込み信号を変更できる。 の効果を奏することができるので、ＰＣＩバスにおける
割り込み処理をより迅速化できる。
【図１】本発明の第１の実施形態を示す図である。
【図２】図１の制御部の内部構成を示す図である。
【図３】本発明の第２の実施形態を示す図である。
【図４】ＰＣＩのデバイス番号と割り込みステアリング
との関係を示す図である。
との関係を示す図である。
【図５】ＰＣＩバスを使用する従来技術を示す図であ
る。
る。
１０ スロットからの割り込み信号ＩＮＴａ０ １１ スロットからの割り込み信号ＩＮＴｂ０ １２ スロットからの割り込み信号ＩＮＴｃ０ １３ スロットからの割り込み信号ＩＮＴｄ０ ２０ ＰＣＩバスへのＩＮＴａ０ ２１ ＰＣＩバスへのＩＮＴｂ０ ２２ ＰＣＩバスへのＩＮＴｃ０ ２３ ＰＣＩバスへのＩＮＴｄ０ ３０ ＡＤ（３１：０） ３１ 拡張スロット１へのＩＤＳＥＬ信号 ３２ 拡張スロット２へのＩＤＳＥＬ信号 ３３ 拡張スロット３へのＩＤＳＥＬ信号 ３４ 拡張スロット４へのＩＤＳＥＬ信号 ３５ 拡張スロット５へのＩＤＳＥＬ信号 ３６ 拡張スロット６へのＩＤＳＥＬ信号 ３７ ＰＣＩ ｔｏ ＰＣＩブリッジ用のＩＤＳＥＬ信
号 ４１ 拡張スロット１用のＩＤＳＥＬ選択信号 ４２ 拡張スロット２用のＩＤＳＥＬ選択信号 ４３ 拡張スロット３用のＩＤＳＥＬ選択信号 ４４ 拡張スロット４用のＩＤＳＥＬ選択信号 ４５ 拡張スロット６用のＩＤＳＥＬ選択信号 ４６ 拡張スロット７用のＩＤＳＥＬ選択信号 ４７ ＰＣＩ ｔｏ ＰＣＩブリッジ用のＩＤＳＥＬ
選択信号 ８０ 制御部 ８１ ＰＣＩーインターフェース（Ｉ／Ｆ） ８２ メモリ制御部 ８３ 不揮発性メモリ部 ８４ 割り込みステアリング部 ９１ 拡張スロット１用のＩＤＳＥＬセレクタ ９２ 拡張スロット２用のＩＤＳＥＬセレクタ ９３ 拡張スロット３用のＩＤＳＥＬセレクタ ９４ 拡張スロット４用のＩＤＳＥＬセレクタ ９５ 拡張スロット５用のＩＤＳＥＬセレクタ ９６ 拡張スロット６用のＩＤＳＥＬセレクタ ９７ ＰＣＩ ｔｏ ＰＣＩブリッジ用のＩＤＳＥＬセ
レクタ ９８ 第二次 ＰＣＩバス ９９ 第一次 ＰＣＩバス １００ ＰＣＩ ｔｏ ＰＣＩ Ｂｒｉｄｇｅ
号 ４１ 拡張スロット１用のＩＤＳＥＬ選択信号 ４２ 拡張スロット２用のＩＤＳＥＬ選択信号 ４３ 拡張スロット３用のＩＤＳＥＬ選択信号 ４４ 拡張スロット４用のＩＤＳＥＬ選択信号 ４５ 拡張スロット６用のＩＤＳＥＬ選択信号 ４６ 拡張スロット７用のＩＤＳＥＬ選択信号 ４７ ＰＣＩ ｔｏ ＰＣＩブリッジ用のＩＤＳＥＬ
選択信号 ８０ 制御部 ８１ ＰＣＩーインターフェース（Ｉ／Ｆ） ８２ メモリ制御部 ８３ 不揮発性メモリ部 ８４ 割り込みステアリング部 ９１ 拡張スロット１用のＩＤＳＥＬセレクタ ９２ 拡張スロット２用のＩＤＳＥＬセレクタ ９３ 拡張スロット３用のＩＤＳＥＬセレクタ ９４ 拡張スロット４用のＩＤＳＥＬセレクタ ９５ 拡張スロット５用のＩＤＳＥＬセレクタ ９６ 拡張スロット６用のＩＤＳＥＬセレクタ ９７ ＰＣＩ ｔｏ ＰＣＩブリッジ用のＩＤＳＥＬセ
レクタ ９８ 第二次 ＰＣＩバス ９９ 第一次 ＰＣＩバス １００ ＰＣＩ ｔｏ ＰＣＩ Ｂｒｉｄｇｅ
Claims (2)
- 【請求項１】 ペリフェラル・コンポーネント・インタ
ーコネクト（ＰＣＩ）バスにｎ個の拡張スロットが実装
されたコンピュータシステムの割り込みステアリング回
路であり、 イニシャライゼーションデバイスセレクト（ＩＤＳＥ
Ｌ）信号の選択情報が前もって格納されているととも
に、前記コンピュータシステムのソフトウェアにより書
換可能な不揮発性メモリと、 前記ｎ個の拡張スロットに１対１に接続されるｎ個のセ
レクタとを有し、 前記ｎ個のセレクタの各々が、前記選択情報に基づいて
前記ＰＣＩバスのアドレス／データバスの中の１ビット
を選択することにより、対応する前記拡張スロットにＩ
ＤＳＥＬ信号を供給し、前記拡張スロットそれぞれのデ
バイス番号を決定する ことを特徴とする割り込みステア
リング回路。 - 【請求項２】 前記ＰＣＩバスと他のＰＣＩバスとを接
続するＰＣＩ−ＰＣＩインタフェースが前記ＰＣＩバス
に接続されていることを特徴とする請求項１に割り込み
ステアリング回路。
Priority Applications (2)
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|---|---|---|---|
| JP28691197A JP3287283B2 (ja) | 1997-10-20 | 1997-10-20 | Ｐｃｉバスの割り込みステアリング回路 |
| US09/175,275 US6115780A (en) | 1997-10-20 | 1998-10-20 | Interrupt steering circuit for PCI bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28691197A JP3287283B2 (ja) | 1997-10-20 | 1997-10-20 | Ｐｃｉバスの割り込みステアリング回路 |
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|---|---|
| JPH11120115A JPH11120115A (ja) | 1999-04-30 |
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ID=17710590
Family Applications (1)
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| JP28691197A Expired - Fee Related JP3287283B2 (ja) | 1997-10-20 | 1997-10-20 | Ｐｃｉバスの割り込みステアリング回路 |
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1998
- 1998-10-20 US US09/175,275 patent/US6115780A/en not_active Expired - Lifetime
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