JPH11345197A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、情報処理装置に関し、例えばＰＣ
Ｉ（Personal ComputerInterconnect）バスを介してパ
ーソナルコンピュータに接続される拡張ボードに適用し
て、３２ビット幅のバスに１６ビット幅のデバイスを接
続する場合等でも、メモリ空間の無駄を防止することが
できるようにする。 【解決手段】 広いビット幅のアドレスＡＤ〔３１：
０〕を狭いビット幅によるアドレス空間にマッピングす
ると共に、この広いビット幅によるデータＡＤ〔３１：
０〕と狭いビット幅によるデータＤ〔３１：１６〕、Ｄ
〔１５：０〕とを変換して処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、例えばＰＣＩ（Personal Computer Interconnect）
バスを介してパーソナルコンピュータに接続される拡張
ボードに適用することができる。本発明は、広いビット
幅のアドレスを狭いビット幅によるアドレス空間にマッ
ピングすると共に、この広いビット幅によるデータと狭
いビット幅によるデータとを変換して処理することによ
り、例えば３２ビット幅のバスに１６ビット幅のデバイ
スを接続する場合にメモリ空間の無駄を防止することが
できるようにする。

【０００２】

【従来の技術】従来、パーソナルコンピュータにおいて
は、ＰＣＩバス、ＩＳＡ（Industry Standard Archtect
ure ）バス等を介して、ＳＣＳＩ（Small computer Sys
tem Interface ）ボード、オーディオボード等の拡張ボ
ードを接続できるようになされ、これにより種々の用途
で使用できるようになされている。

【０００３】このうちＰＣＩバスは、３２ビットのバス
ＡＤ〔３１：０〕をアドレスとデータとで共用する３２
ビット幅のバスであり、所定の制御信号ＸＣＢＥ〔３：
０〕でこれら３２ビットのうち何れのビットが有効かを
表すことにより、２４ビット、１６ビット、８ビットの
拡張ボードを接続できるようになされている。

【０００４】すなわち図６は、ＰＣＩバスとその周辺構
成を示すブロック図である。ＰＣＩバスは、ＰＣＩブリ
ッジ２を介してＣＰＵ３が接続される。またＰＣＩバス
は、拡張ボード４が接続され、これにより拡張ボード４
に搭載されたメモリ６等がＰＣＩブリッジ５を介してＣ
ＰＵ３に接続される。

【０００５】ここでこれらＰＣＩブリッジ２及び５は、
図７に示すように、クロックＣＬＫに同期して動作し
（図７（Ａ））、ＰＣＩバスのインターフェース回路を
構成する。例えばＣＰＵ３の制御により拡張ボード４に
搭載したメモリ６にデータＤを書き込む場合、ＰＣＩブ
リッジ２は、１のクロック周期で、バスＡＤ〔３１：
０〕にアドレスＡを送出し、制御信号ＸＣＢＥ〔３：
０〕により書き込みのコマンドＣを送出すると共に制御
信号ＸＦＲＡＭの論理レベルを立ち下げる（図７（Ｂ）
〜（Ｄ））。

【０００６】ここで制御信号ＸＣＢＥ〔３：０〕は、ア
ドレス送出時においては、コマンドを示す。またデータ
送出時においては、３２本のバスＡＤ〔３１：０〕を８
ビット単位で区切って各８ビットの有効無効を示し、例
えば３２本のバスのうち下位１６ビットが有効な場合、
論理１１００にセットされる。制御信号ＸＦＲＡＭは、
制御信号ＸＣＢＥ〔３：０〕の内容を示し、論理０の場
合、制御信号ＸＣＢＥ〔３：０〕によりコマンドが送出
されていることを（バスＡＤ〔３１：０〕ではアドレス
が送出されていることを示すことになる）、また論理１
の場合、制御信号ＸＣＢＥ〔３：０〕がバスＡＤ〔３
１：０〕の有効なビットを示していることを示す（バス
ＡＤ〔３１：０〕ではデータが送出されていることを示
すことになる）。

【０００７】さらにＰＣＩブリッジ２は、続くクロック
周期でバスＡＤ〔３１：０〕にデータＤを送出し、制御
信号ＸＣＢＥ〔３：０〕を所定の論理レベルに設定する
と共に制御信号ＸＦＲＡＭの論理レベルを立ち上げる。

【０００８】これによりＰＣＩブリッジ２は、書き込み
のデータＤを３２ビットにより送出する場合、制御信号
ＸＣＢＥ〔３：０〕を論理００００にセットし、拡張ボ
ード４側の応答を待ってデータＤの送出を中止する。

【０００９】これに対して例えば３２本のバスＡＤ〔３
１：０〕に１６ビット幅の拡張ボードがセットされてい
る場合、書き込みのデータＤを１６ビットにより送出す
ると共に、制御信号ＸＣＢＥ〔３：０〕を論理１１００
にセットし、拡張ボード４側の応答を待ってデータＤの
送出を中止する。

【００１０】これとは逆にメモリ６よりデータを読み出
す場合、ＰＣＩブリッジ２は、書き込みの場合と同様に
アドレスを発行し、ＰＣＩブリッジ５側がこのコマンド
に応動して続くクロック周期で、制御信号ＸＣＢＥ
〔３：０〕の論理レベルをセットし、またメモリ６より
読み出したデータＤを送出する。

【００１１】これらによりＰＣＩバスは、各種ビット幅
の拡張ボードを接続できるようになされている。

【００１２】

【発明が解決しようとする課題】ところで制御信号ＸＣ
ＢＥ〔３：０〕によりバスＡＤ〔３１：０〕の有効無効
を表してアクセスする場合、制御信号ＸＣＢＥ〔３：
０〕により無効（イネーブル）とされたバイトについて
は、アクセス困難な無効な領域となる。これによりＰＣ
Ｉバスにおいては、メモリ空間として無駄な領域が発生
する問題がある。

【００１３】すなわち図８に示すように、例えばアドレ
スが１６ビット幅のデバイス（図８（Ａ））をアクセス
する場合、このデバイスのメモリ空間と等しい領域が無
効な領域となる（図８（Ｂ））。

【００１４】本発明は以上の点を考慮してなされたもの
で、メモリ空間の無駄を防止することができる情報処理
装置を提案しようとするものである。

【００１５】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１のビット幅によるアドレスの
バスに接続される情報処理装置において、バスに出力さ
れる第１のビット幅によるアドレスを、第１のビット幅
よりビット幅の短い第２のビット幅によるアドレス空間
にマッピングして、デバイスのアクセス用のアドレスを
生成するアドレス変換手段と、第１のビット幅による第
１のデータをバスとの間で入出力すると共に、第２のビ
ット幅による第２のデータをデバイスとの間で入出力
し、第１のデータを第２のデータに変換し、又は第２の
データを第１のデータに変換するデータ変換手段とを備
えるようにする。

【００１６】また第１のビット幅によるアドレスのバス
に、この第１のビット幅よりビット幅の短い第２のビッ
ト幅によるアドレス空間のデバイスを接続する情報処理
装置において、同様の構成を適用する。

【００１７】第１のビット幅によるアドレスを第２のビ
ット幅によるアドレス空間にマッピングすれば、第１の
ビット幅によるアドレス空間において無駄な領域を無く
すことができる。これにより第１のビット幅による第１
のデータを第２のビット幅による第２のデータに変換
し、又は第２のデータを第１のデータに変換するデータ
変換手段とを備えるようにすれば、この第１のビット幅
によるデータをデバイスに記録し、又はデバイスよりこ
の第２のビット幅による第２のデータを読み出して第１
のビット幅のデータにより取得することができ、メモリ
空間の無駄を防止することができる。

【００１８】

【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。

【００１９】（１）第１の実施の形態 図１は、本発明の第１の実施の形態に係るパーソナルコ
ンピュータを示すブロック図である。このパーソナルコ
ンピュータ１０は、ＰＣＩバスを介して拡張ボード１１
が接続される。

【００２０】パーソナルコンピュータ１０においては、
ＰＣＩブリッジ１４を介して実行されるＣＰＵ１２と拡
張ボード１１のデータ交換により、デバイスドライバ１
３が初期設定される。ＣＰＵ１２は、アプリケーション
ソフトの実行によりこのように初期設定されたデバイス
ドライバ１３を駆動して拡張ボード１１に搭載した各種
デバイスをアクセスする。

【００２１】このときデバイスドライバ１３は、起動時
に設定された条件により、ＰＣＩブリッジ１４を駆動し
て拡張ボード１１をアクセスする。具体的に、この拡張
ボード１１に１６ビット幅によるデバイスユニット１６
Ａ〜１６Ｃが搭載されていることにより、デバイスドラ
イバ１３は、ＣＰＵ１２側がデータ書き込み側である場
合、３２ビット幅によりＣＰＵ１２より送出される１の
データに対して、拡張ボード１１を２回アクセスしてこ
の１のデータを拡張ボード１１に出力する。

【００２２】すなわちデバイスドライバ１３は、始めの
１回のアクセスにおいて、対応するデバイスユニット１
６Ａ〜１６Ｃに対してアドレスＡＤ〔３１：０〕、コマ
ンドを発行した後、制御信号ＸＣＢＥを論理１１００に
設定してこの１のデータを送出する。また続くアクセス
において、同一のアドレスＡＤ〔３１：０〕、コマンド
を送出した後、制御信号ＸＣＢＥを論理００１１に設定
してこの１のデータを送出する。

【００２３】またこれとは逆に、ＣＰＵ１２側がデータ
読み出し側である場合、図２に示すように、同様に拡張
ボード１１を２回アクセスし、ＣＰＵ１２に送出する３
２ビット幅のデータを取得する。

【００２４】すなわちデバイスドライバ１３は、始めの
１回のアクセスにおいて、対応するデバイスユニット１
６Ａ〜１６Ｃに対してアドレスＡＤ〔３１：０〕
（Ａ）、所定のコマンドＣ１を送出した後、このコマン
ドＣ１に応動してＰＣＩバスに送出されるデータより所
定の１６ビットのデータを取得する（図２（Ａ）〜
（Ｄ））。このときデバイスドライバ１３は、ターゲッ
ト側より設定される制御信号ＸＣＢＥに従って、ＰＣＩ
バスに送出されるデータより１６ビットを取得する。す
なわちこの場合制御信号ＸＣＢＥが論理１１００に設定
され、デバイスドライバ１３はＰＣＩバスより下位１６
ビットのデータを取得する。

【００２５】また続くアクセスにおいて、同一のアドレ
スＡＤ〔３１：０〕（Ａ）、所定のコマンドＣ２を送出
した後、このコマンドＣ２に応動してＰＣＩバスに送出
されるデータより制御信号ＸＣＢＥに従って残る１６ビ
ットのデータを取得する。なおここではターゲット側よ
り制御信号ＸＣＢＥが論理００１１に設定され、デバイ
スドライバ１３は、ＰＣＩバスより上位１６ビットのデ
ータを取得する。デバイスドライバ１３は、このように
して取得した１６ビット×２のデータにより３２ビット
幅のデータを生成し、ＣＰＵ１２に送出する。

【００２６】このときデバイスドライバ１３は、アドレ
スＡを送出してデータの入出力が可能になると、イニシ
エータ側のレディー信号でなる制御信号ＸＩＲＤＹ（図
２（Ｅ））を立ち下げ、この制御信号ＸＩＲＤＹを立ち
下げ確認して実行されるターゲット側のレディー信号で
なる制御信号ＸＴＲＤＹ（図２（Ｆ））の立ち下がりを
待ってデータＤを取得する。

【００２７】なおデータ書き込みにおいては、この制御
信号ＸＩＲＤＹを立ち下げてデータを送出した後、制御
信号ＸＴＲＤＹの立ち下がりを待ってデータＤの送出を
中止することになる。

【００２８】ＰＣＩバスＩＦ１７は、起動時、この拡張
ボード１１のメモリ空間をデバイスドライバ１３に通知
し、またこの通知に応動してこの拡張ボード１１の各デ
バイスユニット１６Ａ〜１６Ｃに設定されたアドレスＡ
Ｄ〔３１：０〕の選択基準をコンフィグレジスタ１８に
セットする。なおこの実施の形態において、この選択基
準は、アドレスＡＤ〔３１：０〕の上位１６ビットによ
り構成される。

【００２９】さらにＰＣＩバスＩＦ１７は、コンフィグ
レジスタ１８にセットした選択基準を参考にしてＰＣＩ
バスに出力されるアドレスを監視する。ここで、各デバ
イスユニット１６Ａ〜１６Ｃに対応するアドレスＡＤ
〔３１：０〕が送出されると、対応するデバイスユニッ
ト１６Ａ〜１６Ｃに対してこのアドレスＡＤ〔３１：
０〕、対応するコマンドを送出する。

【００３０】またＰＣＩバスＩＦ１７は、このときに検
出される制御信号ＸＣＢＥのコマンドによりＣＰＵ側か
らのデータ書き込みの場合、続くクロック周期における
アドレスとデータとを識別する制御信号ＸＦＲＡＭ（図
１において、デバイスユニット１６Ａに対するこの制御
信号を符号ＸＦＲＡＭＡにより示す）を対応するデバイ
スユニット１６Ａ〜１６Ｃに送出する。また同様にＰＣ
Ｉバスに出力されるデータを制御信号ＸＣＢＥと共に対
応するデバイスユニット１６Ａ〜１６Ｃに送出する。

【００３１】これに対して制御信号ＸＣＢＥのコマンド
によりＣＰＵ側がデータ読み出しの場合、ＰＣＩバスＩ
Ｆ１７は、このコマンドに対応して制御信号ＸＣＢＥを
セットしてＰＣＩバス及び各デバイスユニット１６Ａ〜
１６Ｃに送出すると共に、このコマンドに応動して対応
するデバイスユニット１６Ａ〜１６Ｃより送出されるデ
ータをＰＣＩバスに出力する。

【００３２】ここで１の３２ビットのデータの取得に対
してデバイスドライバ１３により２回のアクセスが実行
されることにより、ＣＰＵ側がデータ読み出しの場合、
ＰＣＩバスＩＦ１７は、各アクセス時に発行されるコマ
ンドに従って、始めのアクセス時における制御信号ＸＣ
ＢＥの論理レベルを反転して、続く２回目のアクセス時
における制御信号ＸＣＢＥを送出する。

【００３３】さらに何れのビットが有効かを示す制御信
号ＸＣＢＥの送出において、ＰＣＩバスＩＦ１７は、デ
バイスドライバ１３に対してはＰＣＩバスの規格に従っ
て出力するのに対し、デバイスユニット１６Ａ〜１６Ｃ
に対しては、ＰＣＩバスの規格とは異なり、アドレス送
出時よりデータの送出が完了するまでの間、継続して制
御信号ＸＣＢＥを送出する。なおＰＣＩバスＩＦ１７
は、このデータ送出の管理によりＰＣＩバスのフォーマ
ットに従って制御信号ＸＩＲＤＹ、ＸＴＲＤＹを制御す
る。

【００３４】デバイスユニット１６Ａ〜１６Ｃは、コン
フィグレジスタ１８に設定された選択基準が異なる以
外、同一に構成される。これによりこの明細書において
は、第１のデバイスユニット１６Ａについてのみ構成を
説明し、他のデバイスユニット１６Ｂ、１６Ｃについて
は説明を省略する。

【００３５】ここでデバイスユニット１６Ａにおいて、
ＰＣＩインターフェースデバイス１９は、ＰＣＩバスＩ
Ｆ１７と１６ビットデバイスＩＦ２４とを接続する入出
力回路により構成され、ＰＣＩインターフェースデバイ
ス１９より出力されるコマンドを１６ビットデバイスＩ
Ｆ２４に出力する。

【００３６】マルチプレクサ（ＭＵＸ）２０は、このデ
バイスユニット１６Ａへのデータ書き込みの場合、ＰＣ
ＩバスＩＦ１７より出力されるアドレス及びデータをそ
れぞれアドレスジェネレータ２１及び選択回路２２に出
力する。またこのデバイスユニット１６Ａからのデータ
読み出しの場合、ＰＣＩバスＩＦ１７より出力されるア
ドレスをアドレスジェネレータ２１に出力し、選択回路
２２より入力されるデータをＰＣＩバスＩＦ１７に出力
する。

【００３７】このアドレスの出力において、マルチプレ
クサ２０は、アドレスの下位側３１ビットＡ〔３０：
０〕を選択的に出力する。またデータについては、３２
ビット幅のまま入出力する。またマルチプレクサ２０
は、ＰＣＩバスＩＦ１７より出力される制御信号ＸＣＢ
Ｅを受け、この制御信号ＸＣＢＥの最下位ビットＸＣＢ
Ｅ０をアドレスジェネレータ２１及び選択回路２２に出
力する。

【００３８】アドレスジェネレータ２１は、マルチプレ
クサ２０より入力されるアドレスをデバイス２３に適し
たアドレスに変換して出力する。なおここでデバイス２
３は、この実施の形態において、１６ビット幅のメモリ
空間を有するメモリにより構成される。このときアドレ
スジェネレータ２１は、制御信号ＸＣＢＥの最下位ビッ
トＸＣＢＥ０を３１ビット幅のアドレスＡ〔３０：０〕
の最下位に割り当ててアドレスを変換する。これにより
アドレスジェネレータ２１は、ＰＣＩバスに送出される
３２ビット幅のデータのうちの何れのビットが有効かを
示す制御信号ＸＣＢＥを利用して、図３に示すように、
３２ビット幅のメモリ空間によるアドレスＡＤ〔３１：
０〕を１６ビット幅のメモリ空間にマッピングする（図
３（Ａ）及び（Ｂ））。

【００３９】選択回路２２は、マルチプレクサ２０との
間で入出力する３２ビット幅のデータＤ〔３１：０〕う
ちの上位１６ビットのデータＤ〔３１：１６〕を一系列
の接点に、残る下位１６ビットのデータＤ〔１５：０〕
を他系列の接点に割り当てる。選択回路２２は、制御信
号ＸＣＢＥの最下位ビットＸＣＢＥ０により接点を切り
換え、これら２系統、１６ビットによるデータを１６ビ
ットデバイスＩＦ２４との間で入出力する。これにより
選択回路２２は、デバイスユニット１６Ａへのデータ書
き込みの場合、２回のアクセスによりそれぞれ有効な１
６ビットのデータを選択的に１６ビットデバイスＩＦ２
４に出力する。またこれとは逆に、デバイスユニット１
６Ａからのデータ読み出しの場合、コマンドに応動した
２回のアクセスにより１６ビットデバイスＩＦ２４より
出力される１６ビット幅のデータをそれぞれ３２ビット
の上位側及び下位側に割り当ててマルチプレクサ２０に
出力する。

【００４０】これによりこの実施の形態において、選択
回路２２は、拡張ボード１１へのデータ書き込みの場
合、３２ビット幅による第１のデータと１６ビット幅に
よる第２のデータとをデータ変換するデータ変換手段を
構成する。これに対して拡張ボードからのデータ読み出
しの場合、選択回路２２は、デバイスドライバ１３と共
に、３２ビット幅による第１のデータと１６ビット幅に
より第２のデータとをデータ変換するデータ変換手段を
構成する。

【００４１】１６ビットデバイスＩＦ２４は、ＰＣＩイ
ンターフェースデバイス１９より出力されるコマンド、
アドレスに従ってデバイス２３をアクセスし、ＰＣＩイ
ンターフェースデバイス１９より出力されるデータをデ
バイス２３に記録し、またこれとは逆にデバイス２３よ
り出力されるデータをＰＣＩインターフェースデバイス
１９に出力する。

【００４２】以上の構成において、このパーソナルコン
ピュータ１０（図１）においては、起動時、ＰＣＩブリ
ッジ１４を介して実行されるＣＰＵ１２と拡張ボード１
１のデータ交換により、デバイスドライバ１３、コンフ
ィグレジスタ１８が初期設定される。

【００４３】この初期設定によりＣＰＵ１２において
は、アプリケーションソフトの実行により拡張ボード１
１をアクセスする場合、デバイスドライバ１３により拡
張ボード１１の各デバイスに設定した３２ビット空間上
のアドレスを発行する。またメモリでなるデバイス２３
にデータを記録する場合、このデバイス２３をターゲッ
トに設定してなる書き込みのコマンド、制御信号ＸＣＢ
Ｅを送出する。

【００４４】このときデバイスドライバ１３において、
ＰＣＩバスより見たデバイス２３のメモリ空間を指定す
るアドレスがコマンドと共に発行された後、制御信号Ｘ
ＣＢＥの論理レベルを１１００に設定してデバイス２３
に書き込む３２ビットのデータが送出される。続いて同
様にＰＣＩバスより見たデバイス２３のメモリ空間を指
定するアドレスがコマンドと共に発行された後、制御信
号ＸＣＢＥの論理レベルを００１１に設定してデバイス
２３に書き込む３２ビットのデータが送出される。これ
により２回のアクセスにより書き込み用のデータが送出
される。

【００４５】このようにして送出されたアドレス、コマ
ンド、データは、ＰＣＩバスＩＦ１７によりコマンドが
解析され、対応するコマンドがＰＣＩインターフェース
デバイス１９を介して１６ビットデバイスＩＦ２４に送
出される。またアドレス及びデータがＰＣＩインターフ
ェースデバイス１９に送出される。このとき始めのアク
セスにおいては、データ転送時にＰＣＩバスに送出され
る制御信号ＸＣＢＥ（論理レベル１１００）がＰＣＩイ
ンターフェースデバイス１９に送出され、続く２回目の
アクセスにおいては、同様にデータ転送時にＰＣＩバス
に送出される制御信号ＸＣＢＥ（論理レベル００１１）
がＰＣＩインターフェースデバイス１９に送出される。

【００４６】このようにして送出されたアドレスは、Ｐ
ＣＩバスＩＦ１７において、マルチプレクサ２０よりア
ドレスジェネレータ２１に入力され、下位側３１ビット
に制御信号ＸＣＢＥの最下位ビットが割り当てられ、こ
の割り当てられてなるアドレスがデバイス２３の１６ビ
ットメモリ空間にマッピングされる。

【００４７】このとき制御信号ＸＣＢＥの最下位ビット
が割り当てられてマッピングされることにより、３２ビ
ットのデータによる２回のアクセスに対して、それぞれ
メモリ空間が切り換えられ、これにより１６ビット幅の
メモリ空間が３２ビット幅によるＰＣＩバスのメモリ空
間にマッピングされて、メモリ空間の低減が図られる。

【００４８】これに対して３２ビット幅によるデータ
は、制御信号ＸＣＢＥの最下位ビットＸＣＢＥ０により
接点を切り換える選択回路２２を介して、１回目のアク
セスにおいては、下位側１６ビットが１６ビットデバイ
スＩＦ２４を介してデバイス２３に格納され、また続く
２回目のアクセスにおいて上位側１６ビットが同様にデ
バイス２３に格納される。これにより３２ビット幅のデ
ータが１６ビット幅のデバイスに記録される。

【００４９】アプリケーションソフトによりこれとは逆
にデバイス２３よりデータを読み出す場合、パーソナル
コンピュータ１０ではＣＰＵ１２よりデバイスドライバ
１３に対して３２ビットによるデータの読み出しが指示
される。この指示に対応してデバイスドライバ１３より
ＰＣＩバスより見たデバイス２３のメモリ空間を指定す
るアドレス、下位側の１６ビットの読み出しを指示する
コマンド（制御信号ＸＣＢＥ）が送出される。

【００５０】これに応動してＰＣＩバス１７よりＰＣＩ
インターフェースデバイス１９を介して１６ビットデバ
イスＩＦ２４にデータの読み出しを指示するコマンドが
送出される。また下位側１６ビットの有効を示すように
制御信号ＸＣＢＥが設定されてＰＣＩバス、ＰＣＩイン
ターフェースデバイス１９に送出され、この制御信号Ｘ
ＣＢＥと共にＰＣＩバスに送出されたアドレスがＰＣＩ
インターフェースデバイス１９に送出される。

【００５１】このようにして送出されたアドレスは、書
き込み時と同様に、１６ビット幅によるデバイス２３の
メモリ空間にマッピングされ、このアドレスのマッピン
グとコマンドに応動してデバイス２３より読み出された
１６ビットのデータが選択回路２２に入力される。ここ
でこの選択回路２２が、制御信号ＸＣＢＥの最下位ビッ
トＸＣＢＥ０に応じて接点を切り換えることにより、こ
の１６ビットのデータがＰＣＩバスの下位側１６ビット
に割り当てられて、ＰＣＩバスＩＦ１７、ＰＣＩブリッ
ジ１４を順次介してデバイスドライバ１３に出力され
る。

【００５２】これにより３２ビットのデータのうち、下
位側１６ビットがデバイスドライバ１３に取得され、下
位側１６ビットの場合と同様にして、デバイスドライバ
１３より続いて上位側１６ビットの読み出しを指示する
コマンド、アドレスがＰＣＩバスに送出される。

【００５３】これにより下位側１６ビットの場合と同様
にして、これらコマンド及びアドレスに応動して１６ビ
ットのデータがデバイス２３より読み出され、この読み
出されたデータが選択回路２２を介してＰＣＩバスの上
位側１６ビットに割り当てられる。これによりデバイス
ドライバ１３において３２ビットのデータが取得され、
このデータがアプリケーションソフトに渡される。

【００５４】以上の構成によれば、３２ビットのデータ
のうち、何れのビットが有効かを示す制御信号ＸＣＢＥ
を利用して３２ビットのメモリ空間に１６ビットのメモ
リ空間をマッピングすると共に、この制御信号ＸＣＢＥ
を利用して３２ビット幅のデータの下位側１６ビット、
上位側１６ビットを選択して書き込み及び読み出しする
ことにより、３２ビット幅のバスに１６ビット幅のデバ
イスを接続する場合でも、メモリ空間の無駄を防止する
ことができる。

【００５５】（２）第２の実施の形態 図４は、第２の実施の形態に係るパーソナルコンピュー
タを示すブロック図である。このパーソナルコンピュー
タ３０においては、第１の実施の形態に比して拡張ボー
ド３１のアクセスに要する時間を短縮する。なおこの図
４に示す構成において、図１について上述したパーソナ
ルコンピュータ１０と同一の構成は、対応する符号を付
して示し、重複した説明は省略する。

【００５６】この実施の形態において、デバイスドライ
バ３３及びＰＣＩブリッジ３４は、図５に示すように、
通常の３２ビット幅のデバイスが搭載されてなる拡張ボ
ードが接続された場合と同様にＰＣＩバスをアクセスす
る。すなわちデバイスドライバ３３は、初期設定に従っ
てアドレスＡＤ〔３１：０〕（Ａ）を発行すると共に、
データ書き込みにおいては、制御信号ＸＦＲＡＭ、ＸＩ
ＲＤＹ、ＸＣＢＥ（図５（Ａ）〜（Ｄ）及び（Ｆ））を
発行し、またターゲットからの制御信号ＸＴＲＤＹ（図
５（Ｅ））によりデータの送出等を中止する。またデー
タ読み出しの場合は、同様にしてアドレス等を発行した
後、制御信号ＸＴＲＤＹを基準にしてデータを取得す
る。またこれらの処理において、制御信号ＸＣＢＥの論
理レベルを００００に設定してデータを送出し、また論
理レベル００００に設定されてなるＰＣＩバスより３２
ビット幅のデータを取得する。

【００５７】ＰＣＩバスＩＦ３７は、通常の３２ビット
幅のデバイスが搭載されてなる拡張ボードにおける場合
と同様に、ＰＣＩバスとの間でアドレス、データ制御信
号等を入出力する。これに対してＰＣＩバスＩＦ３７
は、各デバイスユニット３６Ａ〜３６Ｃとの間では、第
１の実施の形態について上述したデバイスドライバ１３
における１の入力コマンドに対するデバイスの２回のア
クセス処理を実行する。

【００５８】すなわちＰＣＩバスＩＦ３７は、入力され
たコマンドを解析して、１６ビットデバイスＩＦに繰り
返しコマンドを発行し、また入力されたアドレス、デー
タ等を各デバイスユニット３６Ａ〜３６Ｃに出力する。
また第１の実施の形態について上述したデバイスドライ
バ３３に代えて、コマンドに応動して制御信号ＸＣＢＥ
を設定して各デバイスユニット３６Ａ〜３６Ｃに出力す
る。さらにこれらコマンドによる各デバイスユニット３
６Ａ〜３６Ｃにおける処理の完了を待って制御信号ＸＩ
ＲＤＹ又はＸＴＲＤＹの論理レベルを切り換える。

【００５９】ＰＣＩインターフェースデバイス３９にお
いて、マルチプレクサ（ＭＵＸ）４０は、このデバイス
ユニット３６Ａがターゲットに設定された場合、ＰＣＩ
バスＩＦ３７より出力されるアドレスをアドレスジェネ
レータ２１に出力する。またマルチプレクサ４０は、こ
のデバイスユニット３６Ａへのデータ書き込みの場合、
ＰＣＩバスＩＦ３７より出力されるデータＤ〔３１：
０〕の上位１６ビットＤ〔３１：１６〕を遅延回路４１
を介して１６ビットデバイスＩＦ２４に出力し、またデ
ータＤ〔３１：０〕の下位１６ビットＤ〔１５：０〕を
直接１６ビットデバイスＩＦ２４に出力する。

【００６０】またマルチプレクサ４０は、このデバイス
ユニット３６Ａからのデータ読み出しの場合、遅延回路
４１を介して１６ビットデバイスＩＦ２４より入力され
る１６ビットのデータを上位１６ビットＤ〔３１：１
６〕に割り当て、１６ビットデバイスＩＦ２４より直接
入力される１６ビットのデータを下位１６ビットＡＤ
〔３１：１６〕に割り当て、このようにして生成される
３２ビットのデータＤ〔３１：０〕をＰＣＩバスＩＦ３
７に出力する。

【００６１】アドレスジェネレータ４２は、第１の実施
の形態について上述したアドレスジェネレータ２１と同
様に、制御信号ＸＣＢＥの最下位ビットＸＣＢＥ０を基
準にしてマルチプレクサ４０より入力されるアドレスＡ
〔３０：０〕をデバイス２３に適したアドレスに変換
し、これによりＰＣＩバスに送出される３２ビット幅の
メモリ空間によるアドレスＡＤ〔３１：０〕を１６ビッ
ト幅のメモリ空間にマッピングする。

【００６２】遅延回路４１は、データ読み出しに設定さ
れると、入力された１６ビットのデータＤ〔３１：１
６〕を保持し、対応する１６ビットのデータＤ〔１５：
０〕と一致するタイミングにより出力する。またこれと
は逆にデータ書き込み時の場合、入力された１６ビット
のデータＤ〔３１：１６〕を対応するデータＤ〔１５：
０〕より所定期間遅延させ、データＤ〔１５：０〕の処
理の完了を待って出力する。これによりＰＣＩインター
フェースデバイス３９は、３２ビットによるデバイスド
ライバ３３からの１のデータのアクセスに対して、この
３２のビット幅のデータＤ〔３１：０〕を１６ビット幅
のデータＤ〔３１：１６〕、Ｄ〔１５：０〕に変換して
２回デバイス２３をアクセスし、これにより３２ビット
幅のデータについて書き込み又は読み出しの処理を実行
する。さらにこのとき遅延回路４１を介してこの２つの
データＤ〔３１：１６〕、Ｄ〔１５：０〕を纏めてＰＣ
ＩバスＩＦ３７との間で入出力し、その分３２ビット幅
による１回のアクセスに要する時間を低減する。

【００６３】ウエイト発生回路４３は、このようにして
３２ビットによる１のデータのアクセスに対して、デバ
イス２３に対する２回のアクセスが完了するまでの期間
の間、制御信号ＸＩＲＤＹ又はＸＴＲＤＹをウエイトす
るように、待機信号ＴＲＤＹを出力する（図５
（Ｇ））。

【００６４】これらによりこの実施の形態においては、
マルチプレクサ４０及び遅延回路４１が３２ビット幅に
よる第１のデータと１６ビット幅による第２のデータと
を変換するデータ変換手段を構成することになる。

【００６５】以上の構成によれば、ＰＣＩバスに出力さ
れる１のコマンドに対してデバイスを複数回アクセスし
て１６ビット幅のアドレス空間より３２ビット幅のデー
タを処理するようにし、このとき遅延回路４１により複
数回のアクセスによる１６ビットのデータを纏めて入出
力することにより、第１の実施の形態の効果に加えて、
ＰＣＩバスにおけるアクセス時間を短縮することがで
き、その分アクセスの効率を向上することができる。

【００６６】（３）他の実施の形態 なお上述の実施の形態においては、１６ビット幅による
デバイスをアクセスする場合について述べたが、本発明
はこれに限らず、８ビット幅によるデバイス等、種々の
ビット幅によるデバイスをアクセスする場合に広く適用
することができる。

【００６７】また上述の実施の形態においては、メモリ
でなるデバイスをアクセスする場合について述べたが、
本発明はこれに限らず、種々のデバイスをアクセスする
場合に広く適用することができる。

【００６８】さらに上述の実施の形態においては、ＰＣ
Ｉバスに拡張ボードを接続する場合について述べたが、
本発明はこれに限らず、種々のデバイスに種々の機器を
接続する場合に広く適用することができる。

【００６９】

【発明の効果】上述のように本発明によれば、広いビッ
ト幅のアドレスを狭いビット幅によるアドレス空間にマ
ッピングすると共に、この広いビット幅によるデータと
狭いビット幅によるデータとを変換して処理することに
より、３２ビット幅のバスに１６ビット幅のデバイスを
接続する場合等でも、メモリ空間の無駄を防止すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るパーソナルコ
ンピュータを示すブロック図である。

【図２】図１のパーソナルコンピュータの動作の説明に
供するタイムチャートである。

【図３】図１のパーソナルコンピュータにおけるメモリ
空間の説明に供する図表である。

【図４】本発明の第２の実施の形態に係るパーソナルコ
ンピュータを示すブロック図である。

【図５】図４のパーソナルコンピュータの動作の説明に
供するタイムチャートである。

【図６】ＰＣＩバスの説明に供するパーソナルコンピュ
ータのブロック図である。

【図７】図６のパーソナルコンピュータの動作の説明に
供するタイムチャートである。

【図８】図６のパーソナルコンピュータにおけるメモリ
空間の説明に供する図表である。

【符号の説明】

１０、３０……パーソナルコンピュータ、１１、３１…
…拡張ボード、１２……ＣＰＵ、１３、３３……デバイ
スドライバ、１６Ａ〜１６Ｃ、３６Ａ〜３６Ｃ……デバ
イスユニット、１７、３７……ＰＣＩバスＩＦ、２０４
０……マルチプレクサ、２１、４２……アドレスジェネ
レータ、２２……選択回路、４１……遅延回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１のビット幅によるアドレスのバスに
   接続される情報処理装置において、 前記第１のビット幅よりビット幅の短い第２のビット幅
   によるアドレス空間のデバイスと、 前記バスに出力される前記第１のビット幅によるアドレ
   スを、前記第２のビット幅によるアドレス空間にマッピ
   ングして、前記デバイスのアクセス用のアドレスを生成
   するアドレス変換手段と、 前記第１のビット幅による第１のデータを前記バスとの
   間で入出力すると共に、前記第２のビット幅による第２
   のデータを前記デバイスとの間で入出力し、前記第１の
   データを前記第２のデータに変換し、また前記第２のデ
   ータを前記第１のデータに変換するデータ変換手段とを
   備えることを特徴とする情報処理装置。
2. 【請求項２】 前記バスは、 共通の線路により前記アドレス及び前記第１のデータを
   入出力することを特徴とする請求項１に記載の情報処理
   装置。
3. 【請求項３】 前記データ変換手段は、 前記第１のデータの所定ビットを選択して前記第１のデ
   ータを前記第２のデータに変換することを特徴とする請
   求項１に記載の情報処理装置。
4. 【請求項４】 前記データ変換手段は、 前記第２のデータを所定ビットに割り当てて前記第２の
   データを前記第１のデータに変換することを特徴とする
   請求項１に記載の情報処理装置。
5. 【請求項５】 前記データ変換手段は、 前記第１のデータを分割して複数の前記第２のデータを
   生成することにより、前記第１のデータを前記第２のデ
   ータに変換し、 前記複数の第２のデータを対応する複数回のアクセスに
   より前記デバイスに出力することを特徴とする請求項３
   に記載の情報処理装置。
6. 【請求項６】 前記データ変換手段は、 前記デバイスの複数回のアクセスにより得られる複数の
   前記第２のデータを合成することにより、前記第２のデ
   ータを前記第１のデータに変換することを特徴とする請
   求項４に記載の情報処理装置。
7. 【請求項７】 前記アドレス変換手段は、 前記第１のデータの有効ビットを示す制御信号を基準に
   して、前記第１のビット幅によるアドレスを前記第２の
   ビット幅によるアドレス空間にマッピングすることを特
   徴とする請求項１に記載の情報処理装置。
8. 【請求項８】 第１のビット幅によるアドレスのバス
   に、前記第１のビット幅よりビット幅の短い第２のビッ
   ト幅によるアドレス空間のデバイスを接続する情報処理
   装置において、 前記バスに出力される前記第１のビット幅によるアドレ
   スを、前記第２のビット幅によるアドレス空間にマッピ
   ングして、前記デバイスのアクセス用のアドレスを生成
   するアドレス変換手段と、 前記第１のビット幅による第１のデータを前記バスとの
   間で入出力すると共に、前記第２のビット幅による第２
   のデータを前記デバイスとの間で入出力し、前記第１の
   データを前記第２のデータに変換し、また前記第２のデ
   ータを前記第１のデータに変換するデータ変換手段とを
   備えることを特徴とする情報処理装置。
9. 【請求項９】 前記バスは、 共通の線路により前記アドレス及び前記第１のデータを
   入出力することを特徴とする請求項８に記載の情報処理
   装置。
10. 【請求項１０】 前記データ変換手段は、 前記第１のデータの所定ビットを選択して前記第１のデ
    ータを前記第２のデータに変換することを特徴とする請
    求項８に記載の情報処理装置。
11. 【請求項１１】 前記データ変換手段は、 前記第２のデータを所定ビットに割り当てて前記第２の
    データを前記第１のデータに変換することを特徴とする
    請求項８に記載の情報処理装置。
12. 【請求項１２】 前記データ変換手段は、 前記第１のデータを分割して複数の前記第２のデータを
    生成することにより、前記第１のデータを前記第２のデ
    ータに変換し、 前記複数の第２のデータを対応する複数回のアクセスに
    より前記デバイスに出力することを特徴とする請求項１
    ０に記載の情報処理装置。
13. 【請求項１３】 前記データ変換手段は、 前記デバイスの複数回のアクセスにより得られる複数の
    前記第２のデータを合成することにより、前記第２のデ
    ータを前記第１のデータに変換することを特徴とする請
    求項１１に記載の情報処理装置。
14. 【請求項１４】 前記アドレス変換手段は、 前記第１のデータの有効ビットを示す制御信号を基準に
    して、前記第１のビット幅によるアドレスを前記第２の
    ビット幅によるアドレス空間にマッピングすることを特
    徴とする請求項８に記載の情報処理装置。