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JP3278496B2 - 半導体装置およびその駆動方法 - Google Patents

半導体装置およびその駆動方法

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JP3278496B2
JP3278496B2 JP14179993A JP14179993A JP3278496B2 JP 3278496 B2 JP3278496 B2 JP 3278496B2 JP 14179993 A JP14179993 A JP 14179993A JP 14179993 A JP14179993 A JP 14179993A JP 3278496 B2 JP3278496 B2 JP 3278496B2
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semiconductor
conductivity type
electrode
layer
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秀雄 松田
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Toshiba Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/40—Thyristors with turn-on by field effect 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/60—Gate-turn-off devices 
    • H10D18/65—Gate-turn-off devices  with turn-off by field effect 
    • H10D18/655—Gate-turn-off devices  with turn-off by field effect  produced by insulated gate structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

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  • Thyristors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ゲート制御によりタ
ーンオフが可能な半導体装置およびその駆動方法に関す
るもので、特に電力用素子として使用されるものであ
る。
【０００２】
【従来の技術】近年、ゲート制御によりターンオン／タ
ーンオフが可能な電力用素子として、たとえばＩＧＢＴ
（（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ），１９９０ ＩＥＥＥ．ＰＥＳ
Ｃ（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ Ｐｏｗｅｒ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ）、Ｊｕｎｅ１０〜１５，１９９０；Ｐ．
９〜Ｐ．１６））、またはＢＲＴ（（Ｂａｓｅ Ｒｅｓ
ｉｓｔａｎｃｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓ
ｔｏｒ），１９９１ ＩＥＥＥ．ＩＳＰＳＤ（Ｐｒｏｃ
ｅｅｄｉｎｇｓｏｆ ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎ
ｄ ＩＣｓ）、Ａｐｒｉｌ２２〜２４，１９９１；Ｐ．
１３８〜Ｐ．１４１））が利用されている。
【０００３】しかしながら、上記した従来のＩＧＢＴに
おいては、高速なターンオン／ターンオフが可能である
が、高電流領域でのオン電圧が高くなるという欠点があ
った。また、ＢＲＴの場合には、高電流領域でのオン電
圧はさほど高くないが、ターンオフ時間が長く、ターン
オフ能力も低いという欠点があった。
【０００４】
【発明が解決しようとする課題】上記したように、従来
においては、ＩＧＢＴの場合、高速なターンオン／ター
ンオフが可能であるが、高電流領域でのオン電圧が高
く、ＢＲＴの場合、高電流領域でのオン電圧は低いが、
ターンオフ時間が長く、ターンオフ能力も低いなどの問
題があった。
【０００５】そこで、この発明は、高電流領域でのオン
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な半導体装置およびその駆動方
法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１導電型の
第１の半導体領域と、この第１の半導体領域の一方面に
形成された第２導電型の第２の半導体領域と、この第２
の半導体領域の表面に形成されたそれぞれ複数の第１導
電型の第３，第４の半導体領域と、この第４の半導体領
域の表面に形成された第２導電型の第５の半導体領域
と、この第５の半導体領域および前記第３の半導体領域
上にそれぞれ設けられ、電気的に接続された第１の電極
と、互いに隣接する２つの、前記第４の半導体領域の相
互間にゲート絶縁膜を介して設けられた第２の電極と、
前記第３の半導体領域とこれに隣接する前記第２の半導
体領域との間にゲート絶縁膜を介して設けられた第３の
電極と、前記第１の半導体領域の他方面に設けられた第
４の電極とから構成されている。
【０００７】また、この発明の半導体装置の駆動方法に
あっては、第１導電型の第１の半導体領域と、この第１
の半導体領域の一方面に形成された第２導電型の第２の
半導体領域と、この第２の半導体領域の表面に形成され
たそれぞれ複数の第１導電型の第３，第４の半導体領域
と、この第４の半導体領域の表面に形成された第２導電
型の第５の半導体領域と、この第５の半導体領域および
前記第３の半導体領域上にそれぞれ設けられ、電気的に
接続された第１の電極と、互いに隣接する２つの、前記
第４の半導体領域の相互間にゲート絶縁膜を介して設け
られた第２の電極と、前記第３の半導体領域とこれに隣
接する前記第２の半導体領域との間にゲート絶縁膜を介
して設けられた第３の電極と、前記第１の半導体領域の
他方面に設けられた第４の電極とを具備してなり、前記
第２の電極に電圧を印加して、前記第４の半導体領域の
表面に第２導電型のチャネル層を形成せしめるように駆
動するとともに、この第４の半導体領域の表面に第２導
電型のチャネル層を形成せしめた状態で、所定の期間、
前記第３の電極に電圧を印加して、前記第２の半導体領
域の表面に第１導電型のチャネル層を形成せしめるよう
に駆動するようになっている。さらに、この発明の半導
体装置の駆動方法にあっては、第１の表面および第２の
表面を有する、第１導電型の第１の半導体領域と、この
第１の半導体領域の第１の表面に形成された第２導電型
の第２の半導体領域と、この第２の半導体領域の表面に
形成された複数の第１導電型の第３の半導体領域と、前
記第３の半導体領域にそれぞれ隣接し、かつ前記第２の
半導体領域の表面に形成された複数の第１導電型の第４
の半導体領域と、前記第４の半導体領域の表面にそれぞ
れ形成された複数の第２導電型の第５の半導体領域と、
前記第５の半導体領域および前記第３の半導体領域上に
それぞれ設けられ、互いに電気的に接続された複数の第
１の電極と、前記第１の電極の相互間で、かつ少なくと
も、互いに隣接する２つの前記第４の半導体領域上、お
よびこれら第４の半導体領域の相互間に形成された、前
記第２の半導体領域の表面上にそれぞれ第１のゲート絶
縁膜を介して設けられ、互いに電気的に接続された複数
の第２の電極と、前記第１の電極の相互間で、かつ互い
に隣接する、前記第３の半導体領域と前記第４の半導体
領域との相互間に形成された、前記第２の半導体領域の
表面上およびこれに隣接する前記第４の半導体領域上に
それぞれ第２のゲート絶縁膜を介して設けられ、互いに
電気的に接続されて前記第２の電極とは独立して制御さ
れるとともに、少なくともその一部に、前記第３の半導
体領域の少なくとも１つおよび前記第４の半導体領域の
少くとも１つが共通の境界を有して互いに接触される、
複数の第３の電極と、前記第１の半導体領域の第２の表
面に設けられた第４の電極とを具備してなり、前記第２
の電極に第１の電圧を印加して、前記第４の半導体領域
の表面に第２導電型の第１のチャネル層を形成せしめる
とともに、前記第４の半導体領域の表面に第２導電型の
第１のチャネル層を形成せしめた状態で、所定の期間、
前記第３の電極に第２の電圧を印加して、前記第２の半
導体領域の表面に第１導電型の第２のチャネル層を形成
せしめるように駆動するようになっている。
【０００８】
【作用】この発明は、上記した手段により、サイリスタ
とＩＧＢＴの２つのモードで動作できるようになるた
め、高電流領域でのオン電圧が低いままでターンオフ能
力を向上することが可能となるものである。
【０００９】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１，図２は、本発明にかかる電力用
素子の概略構成を示すものである。すなわち、この電力
用素子は、たとえばＰ1 層（第１導電型の第１の半導体
領域）１１、このＰ1 層１１の上に設けられたＮ1 層
（第２導電型の第２の半導体領域）１２、このＮ1 層１
２の表面に形成された複数のＰ2 層（第１導電型の第３
の半導体領域）１３およびＰ3 層（第１導電型の第４の
半導体領域）１４、このＰ3 層１４の表面にそれぞれ形
成されたＮ2 層（第２導電型の第５の半導体領域）１５
からなっている。
【００１０】この場合、上記Ｐ2 層１３およびＰ3 層１
４は、Ｐ2 層１３の相互間に２つのＰ3 層１４がそれぞ
れ配設され、これらＰ2 層１３およびＰ3 層１４は部分
的に接続された構成となっている。
【００１１】そして、上記Ｐ2 層１３の上面および前記
Ｐ3 層１４の表面に設けられたＮ2層１５の上面にはそ
れぞれエミッタ（Ｅ）をなす第１の電極としてのＥ電極
１６が、またこれらＥ電極１６の相互間で、かつ前記Ｎ
1 層１２，Ｐ3 層１４，Ｎ2層１５の表面部分にはそれ
ぞれゲート絶縁膜である酸化膜１７を介して第１のゲー
ト（Ｇ）電極をなす第２の電極としてのＧ1 電極１８
が、また上記Ｅ電極１６の相互間で、かつ前記Ｎ1 層１
２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５の表面部分に
はそれぞれゲート絶縁膜である酸化膜１９を介して第２
のゲート（Ｇ）電極をなす第３の電極としてのＧ2 電極
２０が、さらに前記Ｐ1 層１１の下面側にはコレクタ
（Ｃ）をなす第４の電極としてＣ電極２１が設けられた
構成とされている。
【００１２】上記Ｅ電極１６のそれぞれは、たとえばア
ルミニウム（Ａｌ）のような金属により形成され、これ
らは部分的に接続されて端子Ｅから電圧が印加されるよ
うになっている。
【００１３】上記Ｇ1 電極１８のそれぞれは、たとえば
ポリシリコンにより形成され、端子Ｇ1 を介してバイア
スされるようになっている。上記Ｇ2 電極２０のそれぞ
れは、たとえばポリシリコンにより形成され、端子Ｇ2
を介してバイアスされるようになっている。
【００１４】上記Ｃ電極２１は、たとえばＡｌのような
金属により形成され、端子Ｃから電圧が印加されるよう
になっている。上記Ｐ1 層１１は、たとえばシリコン
（Ｓｉ）にボロン（Ｂ）などのＰ型不純物が添加され
て、その濃度が約１×１０19／ｃｍ3 とされている。
【００１５】上記Ｎ1 層１２は、たとえばＳｉにリン
（Ｐ）などのＮ型不純物が添加されて、その比抵抗値が
約１００Ωｃｍとされている。上記Ｐ2 層１３は、たと
えばＳｉにＢなどのＰ型不純物が添加されて、その濃度
が約１×１０17〜１×１０19／ｃｍ3 とされている。
【００１６】上記Ｐ3 層１４は、たとえばＳｉにＢなど
のＰ型不純物が添加されて、その濃度が約１×１０17〜
１×１０19／ｃｍ3 とされている。上記Ｎ2 層１５は、
たとえばＳｉにヒ素（Ａｓ）などのＮ型不純物が添加さ
れて、その濃度が約１×１０20／ｃｍ3 とされている。
【００１７】なお、本実施例の場合、Ｐ1 層１１，Ｎ1
層１２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５、および
各電極１６，１８，２０，２１を一構成単位とし、この
単位が図のように繰り返し配置されたパターン構成とな
っている。
【００１８】図３は、上記した電力用素子の等価回路を
示すものである。すなわち、端子Ｅには、ＭＯＳトラン
ジスタＴＲ1 ，ＴＲ2 のソースＳ（または、ドレイン
Ｄ）、ＮＰＮトランジスタＴｒ1 のエミッタ（Ｅ）、お
よび抵抗Ｒの一端がそれぞれ接続され、端子Ｃには、Ｐ
ＮＰトランジスタＴｒ2 のコレクタ（Ｃ）が接続されて
いる。
【００１９】上記ＭＯＳトランジスタＴＲ1 のゲートＧ
は端子Ｇ1 に接続され、ドレインＤ（または、ソース
Ｓ）は上記ＮＰＮトランジスタＴｒ1 のコレクタ
（Ｃ）、および上記ＰＮＰトランジスタＴｒ2 のベース
（Ｂ）にそれぞれ接続されている。
【００２０】上記ＭＯＳトランジスタＴＲ2 のゲートＧ
は端子Ｇ2 に接続され、ドレインＤ（または、ソース
Ｓ）は上記抵抗Ｒの他端、上記ＮＰＮトランジスタＴｒ
1 のベース（Ｂ）、および上記ＰＮＰトランジスタＴｒ
2 のエミッタ（Ｅ）にそれぞれ接続されている。
【００２１】この場合、前記の図２に示した、Ｎ1 層１
２と、このＮ1 層１２を囲むＰ3 層１４、およびＧ1 電
極１８により、上記のＭＯＳトランジスタＴＲ1 が構成
されている。
【００２２】同様に、Ｎ1 層１２、Ｐ3 層１４、Ｎ2 層
１５、およびＧ2 電極２０により、上記のＭＯＳトラン
ジスタＴＲ2 が構成されている。同様に、Ｎ1 層１２、
Ｐ3 層１４、Ｎ2 層１５により、上記のＮＰＮトランジ
スタＴｒ1 が構成されている。
【００２３】同様に、Ｐ1 層１１、Ｎ1 層１２、Ｐ2 層
１３またはＰ3 層１４により、上記のＰＮＰトランジス
タＴｒ2 が構成されている。次に、上記した構成におけ
る動作を、図４に示す波形図を用いて説明する。
【００２４】たとえば、時間ｔ1 のタイミングにおい
て、端子Ｇ1 を介してＧ1 電極１８がバイアスされたと
する。すると、Ｐ3 層１４の表面にＮ型反転チャネル層
（第２導電型のチャネル層）が形成される。
【００２５】この場合、端子Ｅ，Ｃ間への電圧の印加に
ともなう電子（ｅｌｎ）は、Ｅ電極１６より、Ｎ2 層１
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1層１１を経て、Ｃ電極２１へと流れる。
【００２６】また、正孔（ｈｏｌｅ）は、電子とは反対
の経路でＣ電極２１よりＥ電極１６へと流れる。これに
より、Ｅ−Ｃ間の電位差ＶCEは急激に減少し、逆に素子
電流Ｉｃは増加する。
【００２７】こうして、正孔が、Ｐ1 層１１、Ｎ1 層１
２、Ｐ3 層１４、Ｎ2 層１５と流れることにより、電子
は、Ｎ2 層１５、Ｐ3 層１４、Ｎ1 層１２、Ｐ1 層１１
と流れるようになって、素子はラッチアップ（ターンオ
ン）する。
【００２８】すなわち、Ｇ1 電極１８のみをバイアスし
た場合には、サイリスタとして動作させることが可能
（サイリスタモード）となり、オン電圧を低くできる。
なお、オン状態になった後（時間ｔ1 〜）においては、
Ｇ1 電極１８へのバイアスは特に必要としない。
【００２９】一方、Ｐ3 層１４の表面にＮ型反転チャネ
ル層が形成されるようにＧ1 電極１８をバイアスした状
態において、端子Ｇ2 を介してＧ2 電極２０がバイアス
されたとする。
【００３０】すると、Ｐ2 層１３およびＰ3 層１４間の
Ｎ1 層１２の表面にＰ型反転チャネル層（第１導電型の
チャネル層）が形成される。このＧ1 電極１８へのバイ
アスがオフされるまでの所定の期間（時間ｔ2 〜ｔ3 の
タイミング）においては、正孔は、Ｃ電極２１より、Ｐ
1 層１１、Ｎ1 層１２、Ｐ3 層１４、Ｎ1 層１２上のＰ
型反転チャネル層、Ｐ2 層１３を経て、Ｅ電極１６へと
流れる。
【００３１】また、電子は、Ｅ電極１６より、Ｎ2 層１
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1 層１１を経て、Ｃ電極２１へと流れる。すなわち、
Ｇ1 電極１８およびＧ2 電極２０を同時にバイアスした
場合には、通常のＩＧＢＴとして動作させることが可能
（ＩＧＢＴモード）となる。
【００３２】このため、Ｇ1 電極１８へのバイアスをオ
フすることにより、時間ｔ3 〜のタイミングにおいて
は、ＩＧＢＴのターンオフモードとすることができ、よ
って制御可能なターンオフ電流が大きく、高速なターン
オフが可能となる。
【００３３】次に、この発明の他の実施例について説明
する。図５は、前記した図２の構成において、Ｐ1 層１
１およびＮ1 層１２を部分的にＣ電極２１と接続するよ
うにした場合を示すものである。
【００３４】この場合、キャリアの排出効果のため、タ
ーンオフスイッチングスピードが速くなる。図６は、前
記した図２の構成において、Ｐ1 層１１およびＮ1 層１
２の相互間に、上記Ｎ1 層１２よりも高濃度なＮ1 + 層
（第２導電型の第６の半導体領域）３０を設けるように
した場合を示すものである。
【００３５】この場合、設計上、全体を薄く構成するこ
とができ、トレードオフが良好となるなどの利点がある
反面、コスト的に不利になるという欠点がある。なお、
このＮ1 + 層３０を、図５に示した如く、部分的にＣ電
極２１と接続するようにしても良い。
【００３６】図７は、前記した図２の構成において、Ｇ
1 電極１８およびＧ2 電極２０を、Ｐ2 層１３とＰ3 層
１４およびＮ2 層１５との間もしくはＰ3 層１４および
Ｎ２層１５の相互間で、それぞれＰ３ 層１４およびＮ
2 層１５に沿う縦方向に配置した、いわゆるトレンチ構
造に構成した場合を示すものである。
【００３７】この場合、面積効率を出すことができ、高
集積化に有効である。上記したように、サイリスタとＩ
ＧＢＴの２つのモードで動作できるようにしている。
【００３８】すなわち、２つのゲート電極を形成し、こ
れらゲート電極にかけるバイアスのタイミングを変える
ようにしている。これにより、オン電圧の低いサイリス
タとしての動作モードと、ターンオフ可能な電流が大き
くて高速なターンオフが可能な通常のＩＧＢＴとしての
動作モードとを切り換えられるようになるため、高電流
領域でのオン電圧が低いままでターンオフ能力を向上す
ることが可能となる。したがって、高電流領域でのオン
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な電力用素子を実現できるもの
である。
【００３９】なお、上記実施例においては、１素子とし
ての説明のみしか行っていないが、これに限らず、たと
えば基板上に複数の素子を構成して、より大電力を扱う
ことができるようにすることも容易に可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００４０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、高電流領域でのオン電圧が低く、かつ制御可能なタ
ーンオフ電流が大きくて高速なターンオフが可能な半導
体装置およびその駆動方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる電力用素子の構成
の要部を示す平面図。
【図２】同じく、電力用素子の構成の要部を示す断面
図。
【図３】同じく、電力用素子の等価回路を示す図。
【図４】同じく、動作を説明するために示すタイミング
チャート。
【図５】この発明の他の実施例にかかり、Ｎ1 層を部分
的にＣ電極と接続するようにした場合を例に示す電力用
素子の要部の断面図。
【図６】同じく、Ｐ1 層およびＮ1 層の相互間に、Ｎ1
層よりも高濃度なＮ1 + 層を設けるようにした場合を例
に示す電力用素子の要部の断面図。
【図７】同じく、Ｇ1 電極およびＧ2 電極をトレンチ構
造とした場合を例に示す電力用素子の要部の断面図。
【符号の説明】
１１…Ｐ1 層（第１導電型の第１の半導体領域）、１２
…Ｎ1 層（第２導電型の第２の半導体領域）、１３…Ｐ
2 層（第１導電型の第３の半導体領域）、１４…Ｐ3 層
（第１導電型の第４の半導体領域）、１５…Ｎ2 層（第
２導電型の第５の半導体領域）、１６…Ｅ電極（第１の
電極）、１７…酸化膜（ゲート絶縁膜）、１８…Ｇ1 電
極（第２の電極）、１９…酸化膜（ゲート絶縁膜）、２
０…Ｇ2電極（第３の電極）、２１…Ｃ電極（第４の電
極）、３０…Ｎ1 + 層（第２導電型の第６の半導体領
域）。
フロントページの続き (56)参考文献 特開 平４−284669（ＪＰ，Ａ) 特開 平４−27127（ＪＰ，Ａ) 特開 平３−27570（ＪＰ，Ａ) 特開 昭63−186473（ＪＰ，Ａ) 特開 平１−94661（ＪＰ，Ａ) 特開 平５−110067（ＪＰ，Ａ) 特開 昭63−209173（ＪＰ，Ａ) 特開 平４−229657（ＪＰ，Ａ) 特開 平４−317375（ＪＰ，Ａ) 特開 平４−312977（ＪＰ，Ａ) 特開 平６−97428（ＪＰ，Ａ) 特開 平６−69496（ＪＰ，Ａ) 特開 平５−335554（ＪＰ，Ａ) 特開 平５−218401（ＪＰ，Ａ) 特開 平５−218395（ＪＰ，Ａ) 特開 平３−87068（ＪＰ，Ａ) 特開 昭60−253275（ＪＰ，Ａ) 欧州特許出願公開520355（ＥＰ，Ａ １) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ ＥＳ，米国，Ｖｏｌ．ＥＤ−34，Ｎｏ. ５，1170−1176 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74 H01L 29/78 655

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１の半導体領域と、 この第１の半導体領域の一方面に形成された第２導電型
    の第２の半導体領域と、 この第２の半導体領域の表面に形成されたそれぞれ複数
    の第１導電型の第３，第４の半導体領域と、 この第４の半導体領域の表面に形成された第２導電型の
    第５の半導体領域と、 この第５の半導体領域および前記第３の半導体領域上に
    それぞれ設けられ、電気的に接続された第１の電極と、 互いに隣接する２つの、前記第４の半導体領域の相互間
    にゲート絶縁膜を介して設けられた第２の電極と、 前記第３の半導体領域とこれに隣接する前記第２の半導
    体領域との間にゲート絶縁膜を介して設けられた第３の
    電極と、 前記第１の半導体領域の他方面に設けられた第４の電極
    とを具備したことを特徴とする半導体装置。
  2. 【請求項２】 前記第２および第３の電極は、それぞれ
    前記第４，第２の半導体領域の表面上に設けられること
    を特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第３，第４の半導体領域は、部分的
    に接続されていることを特徴とする請求項１に記載の半
    導体装置。
  4. 【請求項４】 前記第２の半導体領域は、部分的に前記
    第４の電極と接続されていることを特徴とする請求項１
    に記載の半導体装置。
  5. 【請求項５】 前記第１，第２の半導体領域の相互間
    に、前記第２の半導体領域よりも高濃度な第２導電型の
    第６の半導体領域を有することを特徴とする請求項１に
    記載の半導体装置。
  6. 【請求項６】 前記第６の半導体領域は、部分的に前記
    第４の電極と接続されていることを特徴とする請求項５
    に記載の半導体装置。
  7. 【請求項７】 前記第２および第３の電極は、それぞれ
    前記第４および第５の半導体領域に沿って設けられたト
    レンチ内に形成されることを特徴とする請求項１に記載
    の半導体装置。
  8. 【請求項８】 第１導電型の第１の半導体領域と、 この第１の半導体領域の一方面に形成された第２導電型
    の第２の半導体領域と、 この第２の半導体領域の表面に形成されたそれぞれ複数
    の第１導電型の第３，第４の半導体領域と、 この第４の半導体領域の表面に形成された第２導電型の
    第５の半導体領域と、 この第５の半導体領域および前記第３の半導体領域上に
    それぞれ設けられ、電気的に接続された第１の電極と、 互いに隣接する２つの、前記第４の半導体領域の相互間
    にゲート絶縁膜を介して設けられた第２の電極と、 前記第３の半導体領域とこれに隣接する前記第２の半導
    体領域との間にゲート絶縁膜を介して設けられた第３の
    電極と、 前記第１の半導体領域の他方面に設けられた第４の電極
    とを具備してなり、 前記第２の電極に電圧を印加して、前記第４の半導体領
    域の表面に第２導電型のチャネル層を形成せしめるよう
    に駆動するとともに、 この第４の半導体領域の表面に第２導電型のチャネル層
    を形成せしめた状態で、所定の期間、前記第３の電極に
    電圧を印加して、前記第２の半導体領域の表面に第１導
    電型のチャネル層を形成せしめるように駆動することを
    特徴とする半導体装置の駆動方法。
  9. 【請求項９】 第１の表面および第２の表面を有する、
    第１導電型の第１の半導体領域と、 この第１の半導体領域の第１の表面に形成された第２導
    電型の第２の半導体領域と、 この第２の半導体領域の表面に形成された複数の第１導
    電型の第３の半導体領域と、 前記第３の半導体領域にそれぞれ隣接し、かつ前記第２
    の半導体領域の表面に形成された複数の第１導電型の第
    ４の半導体領域と、 前記第４の半導体領域の表面にそれぞれ形成された複数
    の第２導電型の第５の半導体領域と、 前記第５の半導体領域および前記第３の半導体領域上に
    それぞれ設けられ、互いに電気的に接続された複数の第
    １の電極と、 前記第１の電極の相互間で、かつ少なくとも、互いに隣
    接する２つの前記第４の半導体領域上、およびこれら第
    ４の半導体領域の相互間に形成された、前記第２の半導
    体領域の表面上にそれぞれ第１のゲート絶縁膜を介して
    設けられ、互いに電気的に接続された複数の第２の電極
    と、 前記第１の電極の相互間で、かつ互いに隣接する、前記
    第３の半導体領域と前記第４の半導体領域との相互間に
    形成された、前記第２の半導体領域の表面上およびこれ
    に隣接する前記第４の半導体領域上にそれぞれ第２のゲ
    ート絶縁膜を介して設けられ、互いに電気的に接続され
    て前記第２の電極とは独立して制御されるとともに、少
    なくともその一部に、前記第３の半導体領域の少なくと
    も１つおよび前記第４の半導体領域の少くとも１つが共
    通の境界を有して互いに接触される、複数の第３の電極
    と、 前記第１の半導体領域の第２の表面に設けられた第４の
    電極とを具備してなり、 前記第２の電極に第１の電圧を印加して、前記第４の半
    導体領域の表面に第２導電型の第１のチャネル層を形成
    せしめるとともに、 前記第４の半導体領域の表面に第２導電型の第１のチャ
    ネル層を形成せしめた状態で、所定の期間、前記第３の
    電極に第２の電圧を印加して、前記第２の半導体領域の
    表面に第１導電型の第２のチャネル層を形成せしめるよ
    うに駆動することを特徴とする半導体装置の駆動方法。
  10. 【請求項１０】 前記第２の電極は、前記第２導電型の
    第１のチャネル層が形成された後に、前記第１の電圧の
    印加が停止されることを特徴とする請求項９に記載の半
    導体装置の駆動方法。
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