JP2890725B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板に流れる主電流を基板表面に設
けられたMOS構造により制御する絶縁ゲートバイポーラ
トランジスタ（以下IGBTと記す）あるいは電力用MOSFET
のような電力用スイッチング素子の過電流保護回路を同
一半導体基板に内蔵した半導体装置に関する。
けられたMOS構造により制御する絶縁ゲートバイポーラ
トランジスタ（以下IGBTと記す）あるいは電力用MOSFET
のような電力用スイッチング素子の過電流保護回路を同
一半導体基板に内蔵した半導体装置に関する。
従来、電力用スイッチング素子としては、バイポーラ
トランジスタやMOSFETが知られていたが、これに加え
て、両者の特徴を備え、電圧駆動できるIGBTも多く世に
出るようになった。IGBTは、電圧駆動できる上、オン電
圧、すなわちオン状態での電圧降下が少なく、スイッチ
ング速度も比較的高速にできるという利点がある。その
一方で、構造上寄生サイリスタを内蔵しているため、ラ
ッチアップと呼ばれる電流制御不可能なモードが問題と
されていた。ラッチアップは、電流を多く流した時、寄
生サイリスタが動作するとして説明されている。第２図
はIGBTの構造と等価回路を模式的に示し、ｎ−ベース層
11の一側にはｎバッファ層12をはさんでp+コレクタ層13
が存在する。ｎ−ベース層11の他側の表面部にはｐウエ
ル14が形成され、さらにその表面部にn+をソース領域15
が形成されている。ｐウエル14のn+ソース領域15とｎ−
ベース層11にはさまれた部分にチャネルを形成するた
め、表面上に絶縁膜16を介してゲート17が備えられてい
る。そして、ソース領域15とｐウエル14にはエミッタ電
極18が共通に接触している。この半導体基板には、図中
に記入されているように、p+コレクタ層13,n−ベース層
11およびｐウエル14からなるPNPバイポーラトランジス
タ21のほかに、n+ソース領域15,pウエル14およびｎ−ベ
ース層11からなる寄生NPNバイポーラトランジスタ22が
構成され、この二つのトランジスタからなる寄生サイリ
スタが存在する。別に表面部および表面上に、n+ソース
領域15,pウエル14,n−ベース層11,絶縁膜16およびゲー
ト17でｎチャネルMOSFET23が構成されており、トランジ
スタ21のベース電流を供給する。ラッチアップは、抵抗
Ｒに流れる電流が多いかあるいはＲが大きい場合、NPN
トランジスタ22がオンすることが主な原因である。これ
を抑えるには、抵抗Ｒを小さくすることが重要で、その
ために構造上いろいろな工夫がなされている。その一つ
として、ｐウエル14の深さを深くすれば良い。しかしな
がら、MOSFET23のオン抵抗はｐウエルの深さに比例する
ので、この対策では素子オンの電圧が上昇してしまう。
このほかの抵抗Ｒを小さくする方策あるいは他のラッチ
アップを防止する方策も、いずれも素子のオン電圧の上
昇を伴う場合がほとんどである。そこで、ラッチアップ
の防止を、素子のオン電圧と別に制御できることが重要
になってくる。その対策として、過電流が流れた時、ゲ
ート電圧を小さくして電流を小さくするようなフィード
バックをかける回路を内蔵することが考えられている。
第３図はその一例を等価回路を示す。すなわち、主IGBT
31のほかに電流センス用IGBT32を電流センス用抵抗R2と
共にエミッタ端子Ｅとコレクタ端子Ｃの間に並列に接続
し、さらに主IGBT31のゲートとエミッタの間にゲート制
御MOSFET33を接続し、そのゲートを電流センス用IGBT32
のエミッタに接続する。簡単にこの回路の動作を説明す
ると、大きな電流が主IGBT31に流れる時、それに比例し
た電流Ｉが電流センス用IGBT32に流れる。このとき、電
流センス用抵抗R2によりゲート制御MOSFET33のゲート
に、 Ｖ＝R2×Ｉ の電圧が印加され、この値がMOSFET33のしきい値電圧を
超えた時、MOSFET33に電流が流れて抵抗R1とMOSFET33に
よってゲート端子Ｇに印加されている電圧が分圧される
ようになる。このようにして、主にIGBT31のゲート電圧
が低下し、主IGBTの電流をしぼるように働く。
トランジスタやMOSFETが知られていたが、これに加え
て、両者の特徴を備え、電圧駆動できるIGBTも多く世に
出るようになった。IGBTは、電圧駆動できる上、オン電
圧、すなわちオン状態での電圧降下が少なく、スイッチ
ング速度も比較的高速にできるという利点がある。その
一方で、構造上寄生サイリスタを内蔵しているため、ラ
ッチアップと呼ばれる電流制御不可能なモードが問題と
されていた。ラッチアップは、電流を多く流した時、寄
生サイリスタが動作するとして説明されている。第２図
はIGBTの構造と等価回路を模式的に示し、ｎ−ベース層
11の一側にはｎバッファ層12をはさんでp+コレクタ層13
が存在する。ｎ−ベース層11の他側の表面部にはｐウエ
ル14が形成され、さらにその表面部にn+をソース領域15
が形成されている。ｐウエル14のn+ソース領域15とｎ−
ベース層11にはさまれた部分にチャネルを形成するた
め、表面上に絶縁膜16を介してゲート17が備えられてい
る。そして、ソース領域15とｐウエル14にはエミッタ電
極18が共通に接触している。この半導体基板には、図中
に記入されているように、p+コレクタ層13,n−ベース層
11およびｐウエル14からなるPNPバイポーラトランジス
タ21のほかに、n+ソース領域15,pウエル14およびｎ−ベ
ース層11からなる寄生NPNバイポーラトランジスタ22が
構成され、この二つのトランジスタからなる寄生サイリ
スタが存在する。別に表面部および表面上に、n+ソース
領域15,pウエル14,n−ベース層11,絶縁膜16およびゲー
ト17でｎチャネルMOSFET23が構成されており、トランジ
スタ21のベース電流を供給する。ラッチアップは、抵抗
Ｒに流れる電流が多いかあるいはＲが大きい場合、NPN
トランジスタ22がオンすることが主な原因である。これ
を抑えるには、抵抗Ｒを小さくすることが重要で、その
ために構造上いろいろな工夫がなされている。その一つ
として、ｐウエル14の深さを深くすれば良い。しかしな
がら、MOSFET23のオン抵抗はｐウエルの深さに比例する
ので、この対策では素子オンの電圧が上昇してしまう。
このほかの抵抗Ｒを小さくする方策あるいは他のラッチ
アップを防止する方策も、いずれも素子のオン電圧の上
昇を伴う場合がほとんどである。そこで、ラッチアップ
の防止を、素子のオン電圧と別に制御できることが重要
になってくる。その対策として、過電流が流れた時、ゲ
ート電圧を小さくして電流を小さくするようなフィード
バックをかける回路を内蔵することが考えられている。
第３図はその一例を等価回路を示す。すなわち、主IGBT
31のほかに電流センス用IGBT32を電流センス用抵抗R2と
共にエミッタ端子Ｅとコレクタ端子Ｃの間に並列に接続
し、さらに主IGBT31のゲートとエミッタの間にゲート制
御MOSFET33を接続し、そのゲートを電流センス用IGBT32
のエミッタに接続する。簡単にこの回路の動作を説明す
ると、大きな電流が主IGBT31に流れる時、それに比例し
た電流Ｉが電流センス用IGBT32に流れる。このとき、電
流センス用抵抗R2によりゲート制御MOSFET33のゲート
に、 Ｖ＝R2×Ｉ の電圧が印加され、この値がMOSFET33のしきい値電圧を
超えた時、MOSFET33に電流が流れて抵抗R1とMOSFET33に
よってゲート端子Ｇに印加されている電圧が分圧される
ようになる。このようにして、主にIGBT31のゲート電圧
が低下し、主IGBTの電流をしぼるように働く。
この回路は、主IGBTの外部に、とりつけることも可能
だが、その場合、コストが上昇してしまうという不利を
ともなう。そのため、IGBTと同一チップ上に、形成した
方が良い。第４図は、この過電流抑制回路を内蔵したチ
ップの構造の一部を示したもので、第２図，第３図と共
通の部分には同一の符号が付されている。主IGBTチップ
の周縁部にはそれと同一構造の電流センス用IGBT32およ
びゲート制御用MOSFET33が形成されている。ゲート制御
用MOSFET33は、基板表面部に形成されたn+ソース領域１
とそれを囲むｐウエル3,n+ドレイン領域２とそれを囲む
ｐウエル４および表面上にゲート絶縁膜５を介して設け
られる多結晶シリコンゲート６よりなる。そして、ソー
ス領域１およびｐウエル３に共通に接触するソース電極
71はエミッタ端子Ｅに、ドレイン領域２に接触するドレ
イン電極72は抵抗R1を介してゲート端子Ｇに接続され、
またゲート６は抵抗R2を介してエミッタ端子Ｅに接続さ
れていることは第３図におけると同様である。
だが、その場合、コストが上昇してしまうという不利を
ともなう。そのため、IGBTと同一チップ上に、形成した
方が良い。第４図は、この過電流抑制回路を内蔵したチ
ップの構造の一部を示したもので、第２図，第３図と共
通の部分には同一の符号が付されている。主IGBTチップ
の周縁部にはそれと同一構造の電流センス用IGBT32およ
びゲート制御用MOSFET33が形成されている。ゲート制御
用MOSFET33は、基板表面部に形成されたn+ソース領域１
とそれを囲むｐウエル3,n+ドレイン領域２とそれを囲む
ｐウエル４および表面上にゲート絶縁膜５を介して設け
られる多結晶シリコンゲート６よりなる。そして、ソー
ス領域１およびｐウエル３に共通に接触するソース電極
71はエミッタ端子Ｅに、ドレイン領域２に接触するドレ
イン電極72は抵抗R1を介してゲート端子Ｇに接続され、
またゲート６は抵抗R2を介してエミッタ端子Ｅに接続さ
れていることは第３図におけると同様である。
第４図の構造は、従来のIGBTの製造工程においてパタ
ーンを変更するのみで形成することができるが、このと
き、最大の問題となるのはゲート制御用横形MOSFET33の
構造に関する寄生効果である。第４図の構造を従来のIG
BTの製造工程で形成する場合、横形MOSFET33のゲート６
は、主IGBT31および電極センス用IGBT3のゲート17と共
に、基板表面上にゲート絶縁膜を介して形成した多結晶
シリコン層をパターニングして形成する。横形MOSFET33
のｐウエル3,4はそのあとで形成される。第５図は、横
形MOSFETの部分のみを拡大して示したもので、ｐウエル
3,4は、多結晶シリコンゲート６および酸化膜８をマス
クとしてのイオン注入および熱拡散によりIGBT部分のｐ
ウエル14と同時に形成する。ゲート６の直下にはイオン
が注入されないので、その直下の部分では両ｐウエル3,
4が熱拡散により横方向に延び、チャネル長に比較して
ｐウエル3,4の拡散深さが充分大きくないときは、連結
して図のようにくびれた形状になるか、あるいは連結し
ないで離れた二つのｐウエルとなる。ｐウエル3,4が第
５図のような形状をとっている場合、主IGBT31がオフす
ると、ｎベース層11を満たしていたホールｈの一部は、
ソース側のｐウエル３を通ってソース電極71からエミッ
タ端子Ｅにぬけると共に、ドレイン側のｐウエル４へも
入りこんでソース電極71にぬける。このとき、ｐウエル
3,4が浅ければ、抵抗34が両ウエル間に発生し、ドレイ
ン側のｐウエルの電位が上昇するため、ドレイン領域２
からｐウエル４へ電子ｅの注入が発生する。これは、n+
ドレイン領域2,pウエル４およびｎ−層11からなる寄生N
PNトランジスタを動作させることになり、一種のラッチ
アップであって、素子破壊を招く。さらにｐウエル3,4
が浅くて連結しない場合は、静的な耐圧の劣化となる。
チャネル長に比較してｐウエル3,4の拡散深さを充分大
きくすれば、このような横形MOSFETのラッチアップ、耐
圧劣化の問題を避けることができるが、同時にIGBT部の
ｐウエル14が深くなり、主IGBTのオン電圧が高くなって
しまう。この結果、やはりラッチアップの防止とオン電
圧とのトレードオフの関係が解消しないことになる。
ーンを変更するのみで形成することができるが、このと
き、最大の問題となるのはゲート制御用横形MOSFET33の
構造に関する寄生効果である。第４図の構造を従来のIG
BTの製造工程で形成する場合、横形MOSFET33のゲート６
は、主IGBT31および電極センス用IGBT3のゲート17と共
に、基板表面上にゲート絶縁膜を介して形成した多結晶
シリコン層をパターニングして形成する。横形MOSFET33
のｐウエル3,4はそのあとで形成される。第５図は、横
形MOSFETの部分のみを拡大して示したもので、ｐウエル
3,4は、多結晶シリコンゲート６および酸化膜８をマス
クとしてのイオン注入および熱拡散によりIGBT部分のｐ
ウエル14と同時に形成する。ゲート６の直下にはイオン
が注入されないので、その直下の部分では両ｐウエル3,
4が熱拡散により横方向に延び、チャネル長に比較して
ｐウエル3,4の拡散深さが充分大きくないときは、連結
して図のようにくびれた形状になるか、あるいは連結し
ないで離れた二つのｐウエルとなる。ｐウエル3,4が第
５図のような形状をとっている場合、主IGBT31がオフす
ると、ｎベース層11を満たしていたホールｈの一部は、
ソース側のｐウエル３を通ってソース電極71からエミッ
タ端子Ｅにぬけると共に、ドレイン側のｐウエル４へも
入りこんでソース電極71にぬける。このとき、ｐウエル
3,4が浅ければ、抵抗34が両ウエル間に発生し、ドレイ
ン側のｐウエルの電位が上昇するため、ドレイン領域２
からｐウエル４へ電子ｅの注入が発生する。これは、n+
ドレイン領域2,pウエル４およびｎ−層11からなる寄生N
PNトランジスタを動作させることになり、一種のラッチ
アップであって、素子破壊を招く。さらにｐウエル3,4
が浅くて連結しない場合は、静的な耐圧の劣化となる。
チャネル長に比較してｐウエル3,4の拡散深さを充分大
きくすれば、このような横形MOSFETのラッチアップ、耐
圧劣化の問題を避けることができるが、同時にIGBT部の
ｐウエル14が深くなり、主IGBTのオン電圧が高くなって
しまう。この結果、やはりラッチアップの防止とオン電
圧とのトレードオフの関係が解消しないことになる。
このような問題は、第２図におけるp+層13のない縦形
MOSFETにおける寄生バイポーラトランジスタの動作によ
るラッチバックと呼ばれる現象についても同様である。
また、各部の導電型を交換したｐチャネルIGBTあるいは
ｐチャネルMOSFETにおいても同様に存在する。
MOSFETにおける寄生バイポーラトランジスタの動作によ
るラッチバックと呼ばれる現象についても同様である。
また、各部の導電型を交換したｐチャネルIGBTあるいは
ｐチャネルMOSFETにおいても同様に存在する。
本発明の目的は、上述の問題を解決し、過電流保護回
路の横形MOSFETのウエル拡散深さを浅くても、寄生バイ
ポーラトランジスタの動作が起きることなく、オン電圧
上昇，耐圧劣化を招かないでIGBTあるいはMOSFETを過電
流より保護することのできる半導体装置を提供すること
にある。
路の横形MOSFETのウエル拡散深さを浅くても、寄生バイ
ポーラトランジスタの動作が起きることなく、オン電圧
上昇，耐圧劣化を招かないでIGBTあるいはMOSFETを過電
流より保護することのできる半導体装置を提供すること
にある。
本発明は、電力用スイッチング素子の半導体基板の第
一導電型の層の表面部に形成された二つの第二導電型の
領域の表面部にそれぞれ選択的に第一導電型のソース領
域およびドレイン領域を形成し、そのソース領域および
ドレイン領域にはさまれた領域の表面上に絶縁膜を介し
てゲートを設けてなるスイッチング素子ゲート電圧制御
用横形MOSEFTを有する半導体装置において、二つの第二
導電型の領域を接続する両領域の表面に接触する配線あ
るいは横型MOSFETのゲートが上に存在しない表面部に選
択的に形成された第二導電型の抵抗領域にを有するもの
とする。
一導電型の層の表面部に形成された二つの第二導電型の
領域の表面部にそれぞれ選択的に第一導電型のソース領
域およびドレイン領域を形成し、そのソース領域および
ドレイン領域にはさまれた領域の表面上に絶縁膜を介し
てゲートを設けてなるスイッチング素子ゲート電圧制御
用横形MOSEFTを有する半導体装置において、二つの第二
導電型の領域を接続する両領域の表面に接触する配線あ
るいは横型MOSFETのゲートが上に存在しない表面部に選
択的に形成された第二導電型の抵抗領域にを有するもの
とする。
ゲート電圧制御用の横型MOSFETと第一導電型のソース
領域およびドレイン領域をそれぞれ囲む第二導電型のウ
エル領域を低抵抗で接続することにより、電力用スイッ
チング素子のターンオフ時にウエル領域に電流が流れこ
んでも大きな電圧降下が発生せず、ドレイン領域とそれ
を囲むウエル領域の間に電位差が生じない。従って、第
一導電型のドレイン領域、第二導電型のウエル領域およ
び第一導電型の層よりなる寄生バイポーラトランジスタ
の寄生効果が発生しない。
領域およびドレイン領域をそれぞれ囲む第二導電型のウ
エル領域を低抵抗で接続することにより、電力用スイッ
チング素子のターンオフ時にウエル領域に電流が流れこ
んでも大きな電圧降下が発生せず、ドレイン領域とそれ
を囲むウエル領域の間に電位差が生じない。従って、第
一導電型のドレイン領域、第二導電型のウエル領域およ
び第一導電型の層よりなる寄生バイポーラトランジスタ
の寄生効果が発生しない。
以下、前出の各図と共通の部分には同一の符号を付し
た図を引用して本発明の実施例について説明する。第１
図（ａ），（ｂ）に示す一実施例では、ｐウエル３およ
びn+ソース領域１の絶縁膜８の開口部81における露出面
に共通に接触する斜線を引いて示したAlよりなるソース
電極71が延長され、ｐウエル４の絶縁膜８の開口部83に
おける露出面に接触している。第１図（ｂ）では、この
延長を線70で示している。
た図を引用して本発明の実施例について説明する。第１
図（ａ），（ｂ）に示す一実施例では、ｐウエル３およ
びn+ソース領域１の絶縁膜８の開口部81における露出面
に共通に接触する斜線を引いて示したAlよりなるソース
電極71が延長され、ｐウエル４の絶縁膜８の開口部83に
おける露出面に接触している。第１図（ｂ）では、この
延長を線70で示している。
第６図（ａ），（ｂ）に示す別の実施例では、横形MO
SFETのゲート６の端部の外側にもイオン注入を行い、ｐ
ウエル３とｐウエル４を連結するＰ領域９を形成してい
る。このｐ領域９の上にはゲート６が存在しないのでイ
オンが均一に注入され、拡散深さは一様であり、従って
ｐウエル３とｐウエル４は低抵抗で接続されるが、さら
にこのｐ領域９の上にも第１図の実施例と同様にソース
電極71を延長させ、絶縁膜８の開口部84および83でｐ領
域９およびｐウエル４に接触させることによりより低抵
抗にして、ｐウエル４とｐウエル３の間に電位差が生じ
ないようにしたものである。
SFETのゲート６の端部の外側にもイオン注入を行い、ｐ
ウエル３とｐウエル４を連結するＰ領域９を形成してい
る。このｐ領域９の上にはゲート６が存在しないのでイ
オンが均一に注入され、拡散深さは一様であり、従って
ｐウエル３とｐウエル４は低抵抗で接続されるが、さら
にこのｐ領域９の上にも第１図の実施例と同様にソース
電極71を延長させ、絶縁膜８の開口部84および83でｐ領
域９およびｐウエル４に接触させることによりより低抵
抗にして、ｐウエル４とｐウエル３の間に電位差が生じ
ないようにしたものである。
第７図はさらに別の実施例を示し、第１図あるいは第
６図の実施例よりさらにｐウエルの抵抗を下げるため、
ソース電極71のｐウエル３との接触部およびソース電極
71の延長部のｐウエル４との接触部に高不純物濃度のp+
領域10を設けている。
６図の実施例よりさらにｐウエルの抵抗を下げるため、
ソース電極71のｐウエル３との接触部およびソース電極
71の延長部のｐウエル４との接触部に高不純物濃度のp+
領域10を設けている。
以上の実施例は、主スイッチング素子がｎチャネルIG
BTの場合であるが、半導体の導電型をｐ−ｎ逆転したｐ
チャネルIGBTや電力用MOSFETについても全く同様に実施
できることは明白である。
BTの場合であるが、半導体の導電型をｐ−ｎ逆転したｐ
チャネルIGBTや電力用MOSFETについても全く同様に実施
できることは明白である。
本発明によれば、電力用スイッチング素子の過電極保
護回路を構成する横形MOSFETをスイッチング素子と同一
半導体基板に内蔵させる場合に、横形MOSFETのソース側
ウエル領域とドレイン側ウエル領域の間に生ずる抵抗の
影響を両ウエル領域を低抵抗で接続することにより除去
することによって、横形MOSFETの寄生効果をウエルの拡
散深さを大きくしないで防止することができた。この結
果、横形MOSFETの寄生効果による素子破壊がなくなり、
オン電圧が低く耐圧劣化のおそれのないスイッチング素
子を含む半導体装置を得ることができた。
護回路を構成する横形MOSFETをスイッチング素子と同一
半導体基板に内蔵させる場合に、横形MOSFETのソース側
ウエル領域とドレイン側ウエル領域の間に生ずる抵抗の
影響を両ウエル領域を低抵抗で接続することにより除去
することによって、横形MOSFETの寄生効果をウエルの拡
散深さを大きくしないで防止することができた。この結
果、横形MOSFETの寄生効果による素子破壊がなくなり、
オン電圧が低く耐圧劣化のおそれのないスイッチング素
子を含む半導体装置を得ることができた。
第１図は本発明の一実施例の半導体装置の横形MOSFETを
示し、そのうち（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ線断面図、第２図はIGBTの構造と等価回路を示す模式
的断面図、第３図はIGBTの過電流保護回路図、第４図は
過電流保護回路内蔵IGBTの要部断面図、第５図は第４図
の横形MOSFETの断面図、第６図は本発明の別の実施例の
半導体装置の横形MOSFETを示し、そのうち（ａ）は平面
図、（ｂ）は（ａ）のＢ−Ｂ線断面図、第７図は本発明
のさらに別の実施例の半導体装置の横形MOSFETの断面図
である。 1:ソース領域、2:ドレイン領域、3,4:pウエル、6:ゲー
ト、71:ソース電極、72:ドレイン電極、9:連結ｐ領域。
示し、そのうち（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ線断面図、第２図はIGBTの構造と等価回路を示す模式
的断面図、第３図はIGBTの過電流保護回路図、第４図は
過電流保護回路内蔵IGBTの要部断面図、第５図は第４図
の横形MOSFETの断面図、第６図は本発明の別の実施例の
半導体装置の横形MOSFETを示し、そのうち（ａ）は平面
図、（ｂ）は（ａ）のＢ−Ｂ線断面図、第７図は本発明
のさらに別の実施例の半導体装置の横形MOSFETの断面図
である。 1:ソース領域、2:ドレイン領域、3,4:pウエル、6:ゲー
ト、71:ソース電極、72:ドレイン電極、9:連結ｐ領域。
Claims (4)
- 【請求項１】電力用スイッチング素子の半導体基板の第
一導電型の層の表面部に形成された二つの第二導電型の
領域の一方に第一導電型のソース領域を形成し、他方に
第一導電型のドレイン領域を形成し、そのソース領域お
よびドレイン領域にはさまれた領域の表面上に絶縁膜を
介してゲートを設けてなるスイッチング素子ゲート制御
用横形MOSFETを有するものにおいて、二つの第二導電型
の領域の両領域表面に接触し、該二つの第二導電型の領
域を接続する配線を有することを特徴とする半導体装
置。 - 【請求項２】電力用スイッチング素子の半導体基板の第
一導電型の層の表面部に形成された二つの第二導電型の
領域の一方に第一導電型のソース領域を形成し、他方に
第一導電型のドレイン領域を形成し、そのソース領域お
よびドレイン領域にはさまれた領域の表面上に絶縁膜を
介してゲートを設けてなるスイッチング素子ゲート制御
用横形MOSFETを有するものにおいて、半導体基板の横形
MOSFETのゲートが上に存在しない表面部に選択的に形成
され、かつ前記二つの第二導電型の領域の両領域を接続
する第二導電型の低抵抗領域を有することを特徴とする
半導体装置。 - 【請求項３】電力用スイッチング素子が絶縁ゲートバイ
ポーラトランジスタであることを特徴とする請求項１あ
るいは２記載の半導体装置。 - 【請求項４】電力用スイッチング素子が縦形MOSFEETで
あることを特徴とする請求項１あるいは２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194346A JP2890725B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194346A JP2890725B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479379A JPH0479379A (ja) | 1992-03-12 |
| JP2890725B2 true JP2890725B2 (ja) | 1999-05-17 |
Family
ID=16323056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194346A Expired - Fee Related JP2890725B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890725B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124580A (ja) | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPH01122169A (ja) * | 1987-11-06 | 1989-05-15 | Nippon Denso Co Ltd | 電力用半導体装置 |
-
1990
- 1990-07-23 JP JP2194346A patent/JP2890725B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPH01122169A (ja) * | 1987-11-06 | 1989-05-15 | Nippon Denso Co Ltd | 電力用半導体装置 |
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|---|---|
| JPH0479379A (ja) | 1992-03-12 |
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