JP3274479B2 - 画像記憶方法及び画像記憶装置 - Google Patents
画像記憶方法及び画像記憶装置Info
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- JP3274479B2 JP3274479B2 JP29438491A JP29438491A JP3274479B2 JP 3274479 B2 JP3274479 B2 JP 3274479B2 JP 29438491 A JP29438491 A JP 29438491A JP 29438491 A JP29438491 A JP 29438491A JP 3274479 B2 JP3274479 B2 JP 3274479B2
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Description
【０００１】
【産業上の利用分野】本発明は画像記憶方法及び画像記
憶装置に係り、特にテレビジョン信号の１フレームの画
像を記憶する画像記憶方法及び画像記憶装置に関する。
憶装置に係り、特にテレビジョン信号の１フレームの画
像を記憶する画像記憶方法及び画像記憶装置に関する。
【０００２】
【従来の技術】従来より、テレビジョン信号の１フレー
ムの映像信号をアナログ−ディジタル変換した画像デー
タをメモリ（記憶手段）に記憶する画像記憶装置が知ら
れており、メモリとしては、映像信号の１水平走査期間
データを保持してメモリセルに出力するバッファ回路を
内部に有し記憶番地（アドレス）の列アドレスの切り換
えを高速で行える画像専用のＳＲＡＭ（スタチック・ラ
ンダム・アクセス・メモリ）が使用されていた。
ムの映像信号をアナログ−ディジタル変換した画像デー
タをメモリ（記憶手段）に記憶する画像記憶装置が知ら
れており、メモリとしては、映像信号の１水平走査期間
データを保持してメモリセルに出力するバッファ回路を
内部に有し記憶番地（アドレス）の列アドレスの切り換
えを高速で行える画像専用のＳＲＡＭ（スタチック・ラ
ンダム・アクセス・メモリ）が使用されていた。
【０００３】
【発明が解決しようとする課題】しかしながら従来の画
像記憶装置では、画像データ専用のＳＲＡＭは記憶容量
が小さいため、たとえばテレビジョン信号の１フレ−ム
の映像信号を記憶するのに２５６ＫビットのＳＲＡＭを
５個乃至８個使用していた。また、ＳＲＡＭは１ビット
当たりの素子数が多く比較的大きいため、装置の小型化
が困難であった。さらに、画像データ専用のＳＲＡＭは
大変に高価であり製造コストが高くなる欠点があった。
像記憶装置では、画像データ専用のＳＲＡＭは記憶容量
が小さいため、たとえばテレビジョン信号の１フレ−ム
の映像信号を記憶するのに２５６ＫビットのＳＲＡＭを
５個乃至８個使用していた。また、ＳＲＡＭは１ビット
当たりの素子数が多く比較的大きいため、装置の小型化
が困難であった。さらに、画像データ専用のＳＲＡＭは
大変に高価であり製造コストが高くなる欠点があった。
【０００４】また、装置を安価に構成するために記憶手
段として汎用のＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を使用すると、記憶番地の切り換え速
度が遅いために、記憶番地の切り換え時に画像データの
一部が失われて画質を損なう問題があった。
段として汎用のＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を使用すると、記憶番地の切り換え速
度が遅いために、記憶番地の切り換え時に画像データの
一部が失われて画質を損なう問題があった。
【０００５】上記の点に鑑み本発明では、汎用のＤＲＡ
Ｍを使用して、画質を損なうことなく小型で安価に構成
出来る画像記憶方法及び画像記憶装置を提供することを
目的とする。
Ｍを使用して、画質を損なうことなく小型で安価に構成
出来る画像記憶方法及び画像記憶装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記の問題を解決するた
め、本発明の画像記憶装置は、ディジタル画像データを
入力する入力手段と、前記入力手段で入力された前記デ
ィジタル画像データを所定時間遅延させて出力する第１
遅延手段と、前記第１遅延手段の出力をさらに所定時間
遅延させる第２遅延手段と、ＤＲＡＭへのデータの格納
を制御するための行アドレス及び列アドレスで規定され
るアドレスデータの出力を制御するアドレス制御手段
と、前記入力手段で入力された前記ディジタル画像デー
タを前記アドレス制御手段から出力されたアドレスデー
タに従って、前記ＤＲＡＭに格納させる格納制御手段と
を有し、前記格納制御手段は、前記アドレスデータの列
アドレスの１回目の切り換えに応じて、前記ＤＲＡＭに
記録すべきディジタル画像データを前記第１遅延手段で
遅延されたディジタル画像データに切り換え、その後前
記アドレスデータの列アドレスの２回目の切り換えに応
じて、前記ＤＲＡＭに記録すべきディジタル画像データ
を前記第２遅延手段で遅延されたディジタル画像データ
に切り換える切り換え手段を含むことを特徴とする。
め、本発明の画像記憶装置は、ディジタル画像データを
入力する入力手段と、前記入力手段で入力された前記デ
ィジタル画像データを所定時間遅延させて出力する第１
遅延手段と、前記第１遅延手段の出力をさらに所定時間
遅延させる第２遅延手段と、ＤＲＡＭへのデータの格納
を制御するための行アドレス及び列アドレスで規定され
るアドレスデータの出力を制御するアドレス制御手段
と、前記入力手段で入力された前記ディジタル画像デー
タを前記アドレス制御手段から出力されたアドレスデー
タに従って、前記ＤＲＡＭに格納させる格納制御手段と
を有し、前記格納制御手段は、前記アドレスデータの列
アドレスの１回目の切り換えに応じて、前記ＤＲＡＭに
記録すべきディジタル画像データを前記第１遅延手段で
遅延されたディジタル画像データに切り換え、その後前
記アドレスデータの列アドレスの２回目の切り換えに応
じて、前記ＤＲＡＭに記録すべきディジタル画像データ
を前記第２遅延手段で遅延されたディジタル画像データ
に切り換える切り換え手段を含むことを特徴とする。
【０００７】
【０００８】
【作用】上記構成の本発明によれば、アドレスデータの
列アドレスの切り換えに応じて、ＤＲＡＭ４に記録すべ
きディジタル画像データを遅延手段１で遅延されたディ
ジタル画像データに切り換えることによって、ＤＲＡＭ
４にディジタル画像データを記録する際にアドレスの切
り換え時のディジタル画像データの欠損を防止すること
ができ、特に遅延回路を複数有しているので、画像の１
水平映像期間の画素数がＤＲＡＭの１列アドレスに記録
できる画素数よりも大きい場合に、画像の１水平映像期
間のディジタル画像データの欠損を防止しながらＤＲＡ
Ｍの３列アドレスにまたがって記録することが可能とな
る。
列アドレスの切り換えに応じて、ＤＲＡＭ４に記録すべ
きディジタル画像データを遅延手段１で遅延されたディ
ジタル画像データに切り換えることによって、ＤＲＡＭ
４にディジタル画像データを記録する際にアドレスの切
り換え時のディジタル画像データの欠損を防止すること
ができ、特に遅延回路を複数有しているので、画像の１
水平映像期間の画素数がＤＲＡＭの１列アドレスに記録
できる画素数よりも大きい場合に、画像の１水平映像期
間のディジタル画像データの欠損を防止しながらＤＲＡ
Ｍの３列アドレスにまたがって記録することが可能とな
る。
【０００９】
【００１０】
【実施例】図１に本発明の原理図を示す。すなわち、ア
ドレスデータＤadとクロック信号Ｃ Ｋ と制御信号Ｃ
ＴＬ とを生成する信号生成手段４と、ディジタル画像デ
ータＤp を所定時間τ遅延して出力する遅延手段１と、
アドレスデータＤadをクロック信号Ｃ Ｋ により取り込
んで入力データＤinをアドレスデータＤadにより指定さ
れる複数の記憶番地に順次記憶する記憶手段３と、ディ
ジタル画像データＤpを記憶手段３の前回の記憶番地に
入力データＤinとして記憶した後遅延手段１よりのディ
ジタル画像データＤp(τ）を記憶手段３の今回の記憶番
地に入力データＤinとして記憶するようディジタル画像
データＤp と遅延手段１よりのディジタル画像データＤ
p(τ）とを制御信号Ｃ ＴＬ により切り換えて記憶手段３
に出力する切り換え手段２とにより構成した。上記構成
によれば、切り換え手段２は、ディジタル画像データＤ
p および遅延手段１により所定時間τ遅延されたディジ
タル画像データＤp(τ）を、信号生成手段４よりの制御
信号Ｃ ＴＬ により切り換えて出力するよう作用する。す
なわち、ディジタル画像データＤp が、信号生成手段４
よりのアドレスデータＤadをクロック信号Ｃ Ｋ により
取り込んでアドレスデータＤadにより指定される記憶手
段３の前回の記憶番地に記憶された後、遅延手段１より
のディジタル画像データＤp(τ）が、信号生成手段４よ
り出力される制御信号Ｃ ＴＬ により切り換え手段２によ
り切り換えられて記憶手段３の今回の記憶番地に記憶さ
れるよう作用する。図２は本発明の一実施例のブロック
図である。
ドレスデータＤadとクロック信号Ｃ Ｋ と制御信号Ｃ
ＴＬ とを生成する信号生成手段４と、ディジタル画像デ
ータＤp を所定時間τ遅延して出力する遅延手段１と、
アドレスデータＤadをクロック信号Ｃ Ｋ により取り込
んで入力データＤinをアドレスデータＤadにより指定さ
れる複数の記憶番地に順次記憶する記憶手段３と、ディ
ジタル画像データＤpを記憶手段３の前回の記憶番地に
入力データＤinとして記憶した後遅延手段１よりのディ
ジタル画像データＤp(τ）を記憶手段３の今回の記憶番
地に入力データＤinとして記憶するようディジタル画像
データＤp と遅延手段１よりのディジタル画像データＤ
p(τ）とを制御信号Ｃ ＴＬ により切り換えて記憶手段３
に出力する切り換え手段２とにより構成した。上記構成
によれば、切り換え手段２は、ディジタル画像データＤ
p および遅延手段１により所定時間τ遅延されたディジ
タル画像データＤp(τ）を、信号生成手段４よりの制御
信号Ｃ ＴＬ により切り換えて出力するよう作用する。す
なわち、ディジタル画像データＤp が、信号生成手段４
よりのアドレスデータＤadをクロック信号Ｃ Ｋ により
取り込んでアドレスデータＤadにより指定される記憶手
段３の前回の記憶番地に記憶された後、遅延手段１より
のディジタル画像データＤp(τ）が、信号生成手段４よ
り出力される制御信号Ｃ ＴＬ により切り換え手段２によ
り切り換えられて記憶手段３の今回の記憶番地に記憶さ
れるよう作用する。図２は本発明の一実施例のブロック
図である。
【００１１】本実施例の画像記憶装置は、ＮＴＳＣ方式
標準テレビジョン信号を静止画ディジタル画像データと
して取り込み、縮小、拡大等演算処理した画像データを
複写機等の画像データを処理する装置、或いは画像デー
タを保存する記憶装置に転送するものである。本実施例
では、説明簡略化の為、複写機とする。
標準テレビジョン信号を静止画ディジタル画像データと
して取り込み、縮小、拡大等演算処理した画像データを
複写機等の画像データを処理する装置、或いは画像デー
タを保存する記憶装置に転送するものである。本実施例
では、説明簡略化の為、複写機とする。
【００１２】図２において、入力端子１１に入来するＮ
ＴＳＣ方式標準テレビジョン信号は、１ＨＹＣ分離回路
１３により輝度信号Ｙ1 と色信号Ｃ1 とに分離されてス
イッチ回路１４に入力される。スイッチ回路１４にはま
た、入力端子１２よりの輝度信号Ｙ2 と色信号Ｃ2 とが
入力されており、いずれか所望の輝度信号と色信号をス
イッチ回路１４により選択して出力するよう構成されて
いる。
ＴＳＣ方式標準テレビジョン信号は、１ＨＹＣ分離回路
１３により輝度信号Ｙ1 と色信号Ｃ1 とに分離されてス
イッチ回路１４に入力される。スイッチ回路１４にはま
た、入力端子１２よりの輝度信号Ｙ2 と色信号Ｃ2 とが
入力されており、いずれか所望の輝度信号と色信号をス
イッチ回路１４により選択して出力するよう構成されて
いる。
【００１３】スイッチ回路１４より出力された輝度信号
Ｙは、ＡＧＣ回路１５により所定のレベルとされてデコ
ード回路１６および同期分離回路２５に入力される。デ
コード回路１６にはまた、スイッチ回路１４よりの色信
号Ｃが入力されている。デコード回路１６は、輝度信号
Ｙと色信号Ｃとをデコードして、原色信号Ｒ，Ｇ，Ｂを
出力する。同期分離回路２５は、ＡＧＣ回路１５よりの
輝度信号Ｙから複合同期信号Ｃｓを分離してゲートアレ
イ２２に出力する。
Ｙは、ＡＧＣ回路１５により所定のレベルとされてデコ
ード回路１６および同期分離回路２５に入力される。デ
コード回路１６にはまた、スイッチ回路１４よりの色信
号Ｃが入力されている。デコード回路１６は、輝度信号
Ｙと色信号Ｃとをデコードして、原色信号Ｒ，Ｇ，Ｂを
出力する。同期分離回路２５は、ＡＧＣ回路１５よりの
輝度信号Ｙから複合同期信号Ｃｓを分離してゲートアレ
イ２２に出力する。
【００１４】上記の如く原色信号Ｒ，Ｇ，Ｂとされたテ
レビジョン信号は、スイッチ回路１７を介してＬＰＦ
（ローパスフィルタ）回路１８により帯域制限された
後、エンコード回路１９によりＮＴＳＣ方式標準テレビ
ジョン信号とされて出力端子２０にモニタ信号として出
力される。
レビジョン信号は、スイッチ回路１７を介してＬＰＦ
（ローパスフィルタ）回路１８により帯域制限された
後、エンコード回路１９によりＮＴＳＣ方式標準テレビ
ジョン信号とされて出力端子２０にモニタ信号として出
力される。
【００１５】一方、画像取り込みスイッチにより、ＤＲ
ＡＭであるメモリ回路２４に１フレームの静止画ディジ
タル画像データが書き込まれる。すなわち、ＬＰＦ回路
１８により帯域制限されたＲ，Ｇ，Ｂ信号は、入力手段
であるＡＤ（アナログ−ディジタル）変換回路２１によ
り夫々８ビットで量子化された並列の２４ビットのディ
ジタル画像データとされる。そして、遅延手段とアドレ
ス制御手段と格納制御手段と切り換え手段とを含むゲー
トアレイ２２により後述する所定のタイミングでデータ
バス２６ａを介してメモリ回路２４に書き込まれる。
ＡＭであるメモリ回路２４に１フレームの静止画ディジ
タル画像データが書き込まれる。すなわち、ＬＰＦ回路
１８により帯域制限されたＲ，Ｇ，Ｂ信号は、入力手段
であるＡＤ（アナログ−ディジタル）変換回路２１によ
り夫々８ビットで量子化された並列の２４ビットのディ
ジタル画像データとされる。そして、遅延手段とアドレ
ス制御手段と格納制御手段と切り換え手段とを含むゲー
トアレイ２２により後述する所定のタイミングでデータ
バス２６ａを介してメモリ回路２４に書き込まれる。
【００１６】また、ゲートアレイ２２は、メモリ回路２
４に記憶された静止画ディジタル画像データを読み出し
てＤＡ（ディジタル−アナログ）変換回路２３に出力す
る。ＤＡ変換回路２３によりディジタル−アナログ変換
されたＲ，Ｇ，Ｂ信号は、スイッチ回路１７に入力され
る。
４に記憶された静止画ディジタル画像データを読み出し
てＤＡ（ディジタル−アナログ）変換回路２３に出力す
る。ＤＡ変換回路２３によりディジタル−アナログ変換
されたＲ，Ｇ，Ｂ信号は、スイッチ回路１７に入力され
る。
【００１７】スイッチ回路１７は、入力端子１１または
１２よりのＮＴＳＣ方式標準テレビジョン信号をデコー
ドしたＲ，Ｇ，Ｂ信号と、メモリ回路２４よりの静止画
ディジタル画像データをディジタル−アナログ変換した
Ｒ，Ｇ，Ｂ信号とを切り換えて出力する。よって、出力
端子２０には、入力端子１１（または１２）よりのスル
ー複合映像信号と、メモリ回路２４より読み出された静
止画ディジタル画像データのいずれかが選択出力され
る。
１２よりのＮＴＳＣ方式標準テレビジョン信号をデコー
ドしたＲ，Ｇ，Ｂ信号と、メモリ回路２４よりの静止画
ディジタル画像データをディジタル−アナログ変換した
Ｒ，Ｇ，Ｂ信号とを切り換えて出力する。よって、出力
端子２０には、入力端子１１（または１２）よりのスル
ー複合映像信号と、メモリ回路２４より読み出された静
止画ディジタル画像データのいずれかが選択出力され
る。
【００１８】ところで、メモリ回路２４に記憶された静
止画ディジタル画像データは、演算回路２７よりの制御
コマンドによりゲートアレイ２２によって所定のタイミ
ングでデータバス２６ｂを介して演算回路２７に出力さ
れ、画像を縮小、或いは拡大処理された後、図示されな
い複写機に出力される。
止画ディジタル画像データは、演算回路２７よりの制御
コマンドによりゲートアレイ２２によって所定のタイミ
ングでデータバス２６ｂを介して演算回路２７に出力さ
れ、画像を縮小、或いは拡大処理された後、図示されな
い複写機に出力される。
【００１９】図３は本発明の一実施例の要部のブロック
図である。
図である。
【００２０】図３において、ゲートアレイ２２の内部ブ
ロック構成の一部を詳細に示した。ゲートアレイ２２
は、大略して、遅延手段１と、切り換え手段であるデー
タバッファ回路３１と、アドレス制御手段及び格納制御
手段であるアドレス制御回路３２と、同期制御回路３３
とからなる。
ロック構成の一部を詳細に示した。ゲートアレイ２２
は、大略して、遅延手段１と、切り換え手段であるデー
タバッファ回路３１と、アドレス制御手段及び格納制御
手段であるアドレス制御回路３２と、同期制御回路３３
とからなる。
【００２１】遅延手段１は、直列に接続されたＤ形フリ
ップフロップ３０1,３０2,…３０5 により構成され、ク
ロックパルスＣｐ（クロック信号）に同期して順次入力
データを遅延して出力する。尚、図３では省略したが、
遅延手段１はＲ，Ｇ，Ｂ信号の合計２４ビットのデータ
用に全部で２４組用意されている。
ップフロップ３０1,３０2,…３０5 により構成され、ク
ロックパルスＣｐ（クロック信号）に同期して順次入力
データを遅延して出力する。尚、図３では省略したが、
遅延手段１はＲ，Ｇ，Ｂ信号の合計２４ビットのデータ
用に全部で２４組用意されている。
【００２２】夫々のＤ形フリップフロップのＱ出力の遅
延時間は、クロックパルスＣｐの周期Ｔｐと出力される
までのＤ形フリップフロップの数の積とされる。すなわ
ち、Ｄ形フリップフロップ３０1 のＱ出力の画像データ
Ｄp(τ0)はクロックパルスＣｐの周期Ｔｐだけ遅延さ
れ、Ｄ形フリップフロップ３０3 のＱ出力の画像データ
Ｄp(τ1)は３Ｔｐだけ遅延され、Ｄ形フリップフロップ
３０5 のＱ出力の画像データＤp(τ2)は５Ｔｐだけ遅延
され、夫々データバッファ回路３１に出力される。
延時間は、クロックパルスＣｐの周期Ｔｐと出力される
までのＤ形フリップフロップの数の積とされる。すなわ
ち、Ｄ形フリップフロップ３０1 のＱ出力の画像データ
Ｄp(τ0)はクロックパルスＣｐの周期Ｔｐだけ遅延さ
れ、Ｄ形フリップフロップ３０3 のＱ出力の画像データ
Ｄp(τ1)は３Ｔｐだけ遅延され、Ｄ形フリップフロップ
３０5 のＱ出力の画像データＤp(τ2)は５Ｔｐだけ遅延
され、夫々データバッファ回路３１に出力される。
【００２３】本実施例では、クロック周波数を７７６ｆ
H （ｆHは水平同期周波数１５．７３４ｋＨｚ）、すな
わち１２．２１ＭＨｚとした。よって、クロックパルス
Ｃｐの周期Ｔｐはおよそ８２ｎｓｅｃとされている。し
たがって、Ｄ形フリップフロップ３０3 のＱ出力の画像
データＤp(τ1)はＤ形フリップフロップ３０1 のＱ出力
の画像データＤp(τ0)に対して２×８２ｎｓｅｃ遅延さ
れ、Ｄ形フリップフロップ３０5 のＱ出力の画像データ
Ｄp(τ2)はさらに２×８２ｎｓｅｃ遅延されている。
H （ｆHは水平同期周波数１５．７３４ｋＨｚ）、すな
わち１２．２１ＭＨｚとした。よって、クロックパルス
Ｃｐの周期Ｔｐはおよそ８２ｎｓｅｃとされている。し
たがって、Ｄ形フリップフロップ３０3 のＱ出力の画像
データＤp(τ1)はＤ形フリップフロップ３０1 のＱ出力
の画像データＤp(τ0)に対して２×８２ｎｓｅｃ遅延さ
れ、Ｄ形フリップフロップ３０5 のＱ出力の画像データ
Ｄp(τ2)はさらに２×８２ｎｓｅｃ遅延されている。
【００２４】同期制御回路３３は、同期分離回路２５よ
りの複合同期信号Ｃｓを入力し、画像データの書き込み
と読み出しのタイミングと、記憶番地（アドレス）を指
定するデータをアドレス制御回路３２に出力する。
りの複合同期信号Ｃｓを入力し、画像データの書き込み
と読み出しのタイミングと、記憶番地（アドレス）を指
定するデータをアドレス制御回路３２に出力する。
【００２５】アドレス制御回路３２は、これに基づいて
ストローブ信号であるＣＡＳ′（Column Address Strob
e ）とＲＡＳ′（Row Address Strobe）、メモリ回路２
４への書き込みを制御する書き込み制御信号ＷＥ′、お
よびアドレスデータＤadをメモリ回路２４に、制御信号
である切り換え信号Ｓ１およびＳ０をデータバッファ回
路３１に夫々出力する。
ストローブ信号であるＣＡＳ′（Column Address Strob
e ）とＲＡＳ′（Row Address Strobe）、メモリ回路２
４への書き込みを制御する書き込み制御信号ＷＥ′、お
よびアドレスデータＤadをメモリ回路２４に、制御信号
である切り換え信号Ｓ１およびＳ０をデータバッファ回
路３１に夫々出力する。
【００２６】データバッファ回路３１は、クロックパル
スＣｐに同期して夫々所定時間Ｔｐ，３Ｔｐ，５Ｔｐ遅
延された遅延手段１よりの画像データを切り換え信号Ｓ
１，Ｓ０により切り換えて、データバス２６ａ1 を介し
てメモリ回路２４に選択出力する。
スＣｐに同期して夫々所定時間Ｔｐ，３Ｔｐ，５Ｔｐ遅
延された遅延手段１よりの画像データを切り換え信号Ｓ
１，Ｓ０により切り換えて、データバス２６ａ1 を介し
てメモリ回路２４に選択出力する。
【００２７】ところで、水平５９５画素、垂直４４０画
素をサンプリングして８ビットで量子化する場合には、 ５９５×４４０×８＝２．０９４４ Ｍビット の容量のメモリが必要となる。
素をサンプリングして８ビットで量子化する場合には、 ５９５×４４０×８＝２．０９４４ Ｍビット の容量のメモリが必要となる。
【００２８】一方、メモリ回路２４は１Ｍビット（２５
６Ｋワード×４ビット）のＤＲＡＭ６個からなり、夫々
のＤＲＡＭは列アドレス（ＣＡＳ），行アドレス（ＲＡ
Ｓ）とも５１２で構成され、１つのアドレスに４ビット
のデータが記憶される。すなわち、メモリ容量はＤＲＡ
Ｍ１個につき、 ５１２2 ×４＝１．０４９ Ｍビット とされている。
６Ｋワード×４ビット）のＤＲＡＭ６個からなり、夫々
のＤＲＡＭは列アドレス（ＣＡＳ），行アドレス（ＲＡ
Ｓ）とも５１２で構成され、１つのアドレスに４ビット
のデータが記憶される。すなわち、メモリ容量はＤＲＡ
Ｍ１個につき、 ５１２2 ×４＝１．０４９ Ｍビット とされている。
【００２９】本実施例では、Ｒ，Ｇ，Ｂ各信号について
夫々２個のＤＲＡＭを割り当て、メモリ容量は各信号に
つき、 ２×５１２2 ×４＝２．０９７２ Ｍビット とした。これにより、一つの信号を水平５９５画素、垂
直４４０画素につきサンプリングして８ビットで量子化
した画像データが記憶できる。なお、１画素についての
一つの信号の８ビットのデータの４ビットずつを、別々
のＤＲＡＭに記憶するよう構成した。
夫々２個のＤＲＡＭを割り当て、メモリ容量は各信号に
つき、 ２×５１２2 ×４＝２．０９７２ Ｍビット とした。これにより、一つの信号を水平５９５画素、垂
直４４０画素につきサンプリングして８ビットで量子化
した画像データが記憶できる。なお、１画素についての
一つの信号の８ビットのデータの４ビットずつを、別々
のＤＲＡＭに記憶するよう構成した。
【００３０】また、全メモリ容量は、 ３×２×５１２2 ×４＝６．２９１５ Ｍビット とした。
【００３１】図４は、図３に示した本発明の一実施例の
要部のタイミングチャートである。図４において、
（Ａ）はクロックパルスＣｐ、（Ｂ）はストローブ信号
ＲＡＳ′、（Ｃ）はストローブ信号ＣＡＳ′、（Ｄ）は
書き込み制御信号ＷＥ′、（Ｅ）はアドレスデータ
Ｄad、（Ｆ）は切り換え信号Ｓ０、（Ｇ）は切り換え信
号Ｓ１、（Ｈ）は画像データＤp(τ0)、（Ｉ）は画像デ
ータＤp(τ1)を夫々示している。
要部のタイミングチャートである。図４において、
（Ａ）はクロックパルスＣｐ、（Ｂ）はストローブ信号
ＲＡＳ′、（Ｃ）はストローブ信号ＣＡＳ′、（Ｄ）は
書き込み制御信号ＷＥ′、（Ｅ）はアドレスデータ
Ｄad、（Ｆ）は切り換え信号Ｓ０、（Ｇ）は切り換え信
号Ｓ１、（Ｈ）は画像データＤp(τ0)、（Ｉ）は画像デ
ータＤp(τ1)を夫々示している。
【００３２】図４中、アドレスデータＤadは所謂アドレ
スマルチプレクス方式によっており、列アドレスデータ
Ｒ1,Ｒ2,…Ｒ512 と行アドレスデータＣ1,Ｃ2,…Ｃ512
とが、図４（Ｅ）に示すとおりタイミングをずらして一
本の端子から入力されている。
スマルチプレクス方式によっており、列アドレスデータ
Ｒ1,Ｒ2,…Ｒ512 と行アドレスデータＣ1,Ｃ2,…Ｃ512
とが、図４（Ｅ）に示すとおりタイミングをずらして一
本の端子から入力されている。
【００３３】このアドレスデータＤadは、ストローブ信
号ＲＡＳ′およびＣＡＳ′の立ち下がりでメモリ回路２
４に取り込まれる。たとえば、ストローブ信号ＲＡＳ′
の立ち下がりで列アドレスデータＲ1 が取り込まれたの
ちに、１Ｔｐ毎にストローブ信号ＣＡＳ′の立ち下がり
で行アドレスデータＣ1,Ｃ2,…Ｃ512 が順にメモリ回路
２４のＤＲＡＭに取り込まれる。また、書き込み制御信
号ＷＥ′がローレベルのときは書き込み可能であるが、
ハイレベルのときは書き込みが禁止される。
号ＲＡＳ′およびＣＡＳ′の立ち下がりでメモリ回路２
４に取り込まれる。たとえば、ストローブ信号ＲＡＳ′
の立ち下がりで列アドレスデータＲ1 が取り込まれたの
ちに、１Ｔｐ毎にストローブ信号ＣＡＳ′の立ち下がり
で行アドレスデータＣ1,Ｃ2,…Ｃ512 が順にメモリ回路
２４のＤＲＡＭに取り込まれる。また、書き込み制御信
号ＷＥ′がローレベルのときは書き込み可能であるが、
ハイレベルのときは書き込みが禁止される。
【００３４】次に、図３および図４とともに、１フレー
ムの静止画像データをメモリ回路２４に書き込む場合に
ついて説明する。
ムの静止画像データをメモリ回路２４に書き込む場合に
ついて説明する。
【００３５】まず、書き込み開始時は、アドレス制御回
路３２よりの切り換え信号Ｓ１，Ｓ０はともにローレベ
ルとされていて、この時データバッファ回路３１はＤ形
フリップフロップ３０1 よりの画像データＤp(τ0)を出
力している。
路３２よりの切り換え信号Ｓ１，Ｓ０はともにローレベ
ルとされていて、この時データバッファ回路３１はＤ形
フリップフロップ３０1 よりの画像データＤp(τ0)を出
力している。
【００３６】図４中時刻ｔ0 においてストローブ信号Ｒ
ＡＳ′の立ち下がりで列アドレスデータＲ1 が取り込ま
れ、つづいて時刻ｔ1 においてストローブ信号ＣＡＳ′
の立ち下がりで行アドレスデータＣ1 が取り込まれる。
同様にして、クロック信号周期Ｔp 毎に時刻ｔ2 まで行
アドレスデータＣ2,…Ｃ512 が順にＤＲＡＭに取り込ま
れる。
ＡＳ′の立ち下がりで列アドレスデータＲ1 が取り込ま
れ、つづいて時刻ｔ1 においてストローブ信号ＣＡＳ′
の立ち下がりで行アドレスデータＣ1 が取り込まれる。
同様にして、クロック信号周期Ｔp 毎に時刻ｔ2 まで行
アドレスデータＣ2,…Ｃ512 が順にＤＲＡＭに取り込ま
れる。
【００３７】ところでこのとき、Ｄ形フリップフロップ
３０1 よりの画像データＤp(τ0)（図４（Ｈ））は時刻
ｔ1 においては最初の水平映像期間の１番目の画素の画
像データＤ1 となっている。そして、時刻ｔ1 以降時刻
ｔ2 までクロック信号周期Ｔp 毎に、５１２番目の画素
の画像データＤ512 までが順次出力される。
３０1 よりの画像データＤp(τ0)（図４（Ｈ））は時刻
ｔ1 においては最初の水平映像期間の１番目の画素の画
像データＤ1 となっている。そして、時刻ｔ1 以降時刻
ｔ2 までクロック信号周期Ｔp 毎に、５１２番目の画素
の画像データＤ512 までが順次出力される。
【００３８】そして、夫々のアドレスデータが取り込ま
れてから所定のアクセス時間ののちに、画像データＤ1
から画像データＤ512 までの最初の水平映像期間の５１
２番目の画素までの各信号の８ビットの画像データが、
４ビットずつ１ＭのＤＲＡＭに取り込まれる。
れてから所定のアクセス時間ののちに、画像データＤ1
から画像データＤ512 までの最初の水平映像期間の５１
２番目の画素までの各信号の８ビットの画像データが、
４ビットずつ１ＭのＤＲＡＭに取り込まれる。
【００３９】次に、時刻ｔ3 において、クロックパルス
Ｃｐの立ち上がりに同期して、ストローブ信号ＲＡＳ′
およびＣＡＳ′、書き込み制御信号ＷＥ′、切り換え信
号Ｓ０がハイレベルとなる。切り換え信号Ｓ１がローレ
ベルでＳ０がハイレベルのときは、データバッファ回路
３１はＤ形フリップフロップ３０1 よりの画像データＤ
p(τ0)よりも２Ｔｐ遅延されたＤ形フリップフロップ３
０3 よりの画像データＤp(τ1)（図４（Ｉ））を出力す
る。
Ｃｐの立ち上がりに同期して、ストローブ信号ＲＡＳ′
およびＣＡＳ′、書き込み制御信号ＷＥ′、切り換え信
号Ｓ０がハイレベルとなる。切り換え信号Ｓ１がローレ
ベルでＳ０がハイレベルのときは、データバッファ回路
３１はＤ形フリップフロップ３０1 よりの画像データＤ
p(τ0)よりも２Ｔｐ遅延されたＤ形フリップフロップ３
０3 よりの画像データＤp(τ1)（図４（Ｉ））を出力す
る。
【００４０】したがって、データバッファ回路３１の出
力には、時刻ｔ3 からｔ4 においては５１１番目の画素
の画像データＤ511が出力されている。ところが、この
とき書き込み制御信号ＷＥ′がハイレベルとされている
ので、この画像データＤ511 はＤＲＡＭには取り込まれ
ない。
力には、時刻ｔ3 からｔ4 においては５１１番目の画素
の画像データＤ511が出力されている。ところが、この
とき書き込み制御信号ＷＥ′がハイレベルとされている
ので、この画像データＤ511 はＤＲＡＭには取り込まれ
ない。
【００４１】次に、時刻ｔ4 において書き込み制御信号
ＷＥ′がローレベルとなり、ＤＲＡＭへのデータの取り
込みが可能とされる。
ＷＥ′がローレベルとなり、ＤＲＡＭへのデータの取り
込みが可能とされる。
【００４２】つづいて、時刻ｔ5 においては、データバ
ッファ回路３１の出力にはＤ形フリップフロップ３０3
より５１２番目の画素の画像データＤ512 が出力され
る。
ッファ回路３１の出力にはＤ形フリップフロップ３０3
より５１２番目の画素の画像データＤ512 が出力され
る。
【００４３】ストローブ信号ＲＡＳ′は、時刻ｔ5 にお
いて１．５ＴP なるハイレベル期間ののちにクロックパ
ルスＣｐに同期してローレベルとなり、列アドレスデー
タＲ 2 がＤＲＡＭ内に取り込まれる。これにより、記憶
番地の列アドレスがＲ1 からＲ2 に切り換えられる。こ
のとき、列アドレスデータＲ2 はＤＲＡＭに取り込まれ
るが、行アドレスデータは取り込まれておらず、画像デ
ータＤ512 はＤＲＡＭに取り込まれない。
いて１．５ＴP なるハイレベル期間ののちにクロックパ
ルスＣｐに同期してローレベルとなり、列アドレスデー
タＲ 2 がＤＲＡＭ内に取り込まれる。これにより、記憶
番地の列アドレスがＲ1 からＲ2 に切り換えられる。こ
のとき、列アドレスデータＲ2 はＤＲＡＭに取り込まれ
るが、行アドレスデータは取り込まれておらず、画像デ
ータＤ512 はＤＲＡＭに取り込まれない。
【００４４】そして、これより１Ｔｐ後の時刻ｔ6 にお
いてストローブ信号ＣＡＳ′がローレベルとされて行ア
ドレスデータＣ1 がＤＲＡＭに取り込まれ、つづいて、
クロック信号周期Ｔp 毎に行アドレスデータＣ1,Ｃ2,…
Ｃ83が順に取り込まれる。
いてストローブ信号ＣＡＳ′がローレベルとされて行ア
ドレスデータＣ1 がＤＲＡＭに取り込まれ、つづいて、
クロック信号周期Ｔp 毎に行アドレスデータＣ1,Ｃ2,…
Ｃ83が順に取り込まれる。
【００４５】ところで、時刻ｔ6 においては、データバ
ッファ回路３１の出力にはＤ形フリップフロップ３０3
より最初の水平映像期間の５１３番目の画素の画像デー
タＤ 513 が出力されている。そして、時刻ｔ6 から時刻
ｔ7 までクロック信号周期Ｔp 毎に、最初の水平映像期
間の５１３番目から５９５番目の画素の画像データＤ
595 までが順次出力される。
ッファ回路３１の出力にはＤ形フリップフロップ３０3
より最初の水平映像期間の５１３番目の画素の画像デー
タＤ 513 が出力されている。そして、時刻ｔ6 から時刻
ｔ7 までクロック信号周期Ｔp 毎に、最初の水平映像期
間の５１３番目から５９５番目の画素の画像データＤ
595 までが順次出力される。
【００４６】このように、５１２番目までの画素の画像
データの記憶番地の行アドレスデータ…Ｃ512 が取り込
まれたのち、時刻ｔ3 において、データバッファ回路３
１の出力は２Ｔｐ遅延されたＤ形フリップフロップ３０
3 よりの画像データＤp(τ1)を出力するよう制御信号Ｓ
０によって切り換えられる。そして、時刻ｔ3 から２Ｔ
ｐのちの時刻ｔ5 において列アドレスデータＲ2 が取り
込まれ、さらに時刻ｔ 5 から１Ｔｐのちの時刻ｔ6 以降
クロック信号周期毎に、５１３番目以降の画素の画像デ
ータの記憶番地の行アドレスデータＣ1 …が順に取り込
まれる。
データの記憶番地の行アドレスデータ…Ｃ512 が取り込
まれたのち、時刻ｔ3 において、データバッファ回路３
１の出力は２Ｔｐ遅延されたＤ形フリップフロップ３０
3 よりの画像データＤp(τ1)を出力するよう制御信号Ｓ
０によって切り換えられる。そして、時刻ｔ3 から２Ｔ
ｐのちの時刻ｔ5 において列アドレスデータＲ2 が取り
込まれ、さらに時刻ｔ 5 から１Ｔｐのちの時刻ｔ6 以降
クロック信号周期毎に、５１３番目以降の画素の画像デ
ータの記憶番地の行アドレスデータＣ1 …が順に取り込
まれる。
【００４７】したがって、５１２番目の画素の画像デー
タＤ512 の記憶番地の行アドレスデータＣ512 が取り込
まれた次に取り込まれるアドレスデータは、５１３番目
の画素の画像データＤ513 の記憶番地のアドレスデータ
となり、連続した画像データが連続した記憶番地に取り
込まれる。
タＤ512 の記憶番地の行アドレスデータＣ512 が取り込
まれた次に取り込まれるアドレスデータは、５１３番目
の画素の画像データＤ513 の記憶番地のアドレスデータ
となり、連続した画像データが連続した記憶番地に取り
込まれる。
【００４８】そして、夫々のアドレスデータが取り込ま
れてから所定のアクセス時間ののちに、画像データＤ
513 から画像データＤ595までの最初の水平映像期間の
５１３番目以降の画素の各信号の８ビットの画像データ
が、列アドレスＲ2 の行アドレスＣ1 からＣ83までの各
行に、４ビットずつ１ＭのＤＲＡＭに取り込まれる。
れてから所定のアクセス時間ののちに、画像データＤ
513 から画像データＤ595までの最初の水平映像期間の
５１３番目以降の画素の各信号の８ビットの画像データ
が、列アドレスＲ2 の行アドレスＣ1 からＣ83までの各
行に、４ビットずつ１ＭのＤＲＡＭに取り込まれる。
【００４９】このように、１水平映像期間の５９５画素
分のデータを５１２（行）×５１２（列）で構成される
ＤＲＡＭに連続したデータとして取り込むために、画像
データＤp(τ0)と、画像データＤp(τ0)に対してＤ形フ
リップフロップ３０2,３０3 で２Ｔｐ遅延した画像デー
タＤp(τ1)とを、時刻ｔ3 においてデータバッファ回路
３１により切り換えて出力している。これにより、１水
平映像期間の５９５画素分のデータを2 つの列アドレス
にわたって連続したデータとしてメモリ回路２４のＤＲ
ＡＭに取り込んでいる。
分のデータを５１２（行）×５１２（列）で構成される
ＤＲＡＭに連続したデータとして取り込むために、画像
データＤp(τ0)と、画像データＤp(τ0)に対してＤ形フ
リップフロップ３０2,３０3 で２Ｔｐ遅延した画像デー
タＤp(τ1)とを、時刻ｔ3 においてデータバッファ回路
３１により切り換えて出力している。これにより、１水
平映像期間の５９５画素分のデータを2 つの列アドレス
にわたって連続したデータとしてメモリ回路２４のＤＲ
ＡＭに取り込んでいる。
【００５０】次に、時刻ｔ8 において、ＲＡＳ′、ＣＡ
Ｓ′、ＷＥ′が同時にハイレベルとなり、画像データの
書き込みが禁止される。そして、時刻ｔ8 から９８Ｔｐ
のちの時刻ｔ9 において、切り換え信号Ｓ０がローレベ
ルとされてデータバッファ回路３１の出力はＤ形フリッ
プフロップ３０1 よりの画像データＤp(τ0)（図４
（Ｈ））とされる。
Ｓ′、ＷＥ′が同時にハイレベルとなり、画像データの
書き込みが禁止される。そして、時刻ｔ8 から９８Ｔｐ
のちの時刻ｔ9 において、切り換え信号Ｓ０がローレベ
ルとされてデータバッファ回路３１の出力はＤ形フリッ
プフロップ３０1 よりの画像データＤp(τ0)（図４
（Ｈ））とされる。
【００５１】なお、時刻ｔ8 から時刻ｔ9 までの間に水
平同期信号期間が含まれており、時刻ｔ9 においてデー
タバッファ回路３１の出力を切り換えると同時にＤＲＡ
Ｍの記憶データがリフレッシュされる。ＤＲＡＭの記憶
データのリフレッシュは、このように１水平帰線消去期
間に１度行われる。
平同期信号期間が含まれており、時刻ｔ9 においてデー
タバッファ回路３１の出力を切り換えると同時にＤＲＡ
Ｍの記憶データがリフレッシュされる。ＤＲＡＭの記憶
データのリフレッシュは、このように１水平帰線消去期
間に１度行われる。
【００５２】２番目以降の１水平映像期間の５９５画素
分のデータも、上記と同様に２つの列アドレス、あるい
は３つの列アドレスにわたって連続したデータとしてＤ
ＲＡＭに取り込まれる。
分のデータも、上記と同様に２つの列アドレス、あるい
は３つの列アドレスにわたって連続したデータとしてＤ
ＲＡＭに取り込まれる。
【００５３】すなわち、時刻ｔ9 から８０Ｔｐのちの時
刻ｔ10において書き込み制御信号ＷＥ′がローレベルと
なりＤＲＡＭにデータの書き込みが可能となる。そし
て、時刻ｔ11において、ストローブ信号ＲＡＳ′の立ち
下がりで列アドレスデータＲ2 が再び取り込まれ、つづ
いて時刻ｔ12においてストローブ信号ＣＡＳ′の立ち下
がりで行アドレスデータＣ84が取り込まれる。以後同様
にして、クロック信号周期Ｔp 毎に行アドレスデータＣ
85, …Ｃ512 が順にＤＲＡＭに取り込まれる。ところ
で、時刻ｔ8 から時刻ｔ10までの間に水平帰線消去期間
が含まれている。
刻ｔ10において書き込み制御信号ＷＥ′がローレベルと
なりＤＲＡＭにデータの書き込みが可能となる。そし
て、時刻ｔ11において、ストローブ信号ＲＡＳ′の立ち
下がりで列アドレスデータＲ2 が再び取り込まれ、つづ
いて時刻ｔ12においてストローブ信号ＣＡＳ′の立ち下
がりで行アドレスデータＣ84が取り込まれる。以後同様
にして、クロック信号周期Ｔp 毎に行アドレスデータＣ
85, …Ｃ512 が順にＤＲＡＭに取り込まれる。ところ
で、時刻ｔ8 から時刻ｔ10までの間に水平帰線消去期間
が含まれている。
【００５４】このとき、Ｄ形フリップフロップ３０1 よ
りの画像データＤp(τ0)は、時刻ｔ 12においては２番目
の水平映像期間の１番目の画素の画像データＤ1 ′とな
っている。そして、時刻ｔ12以降クロック信号周期Ｔp
毎に、２番目の水平映像期間の各画素の画像データが順
次出力される。列アドレスＲ2,行アドレス512 には、２
番目の水平映像期間の４２９番目の画素の画像データが
取り込まれる。
りの画像データＤp(τ0)は、時刻ｔ 12においては２番目
の水平映像期間の１番目の画素の画像データＤ1 ′とな
っている。そして、時刻ｔ12以降クロック信号周期Ｔp
毎に、２番目の水平映像期間の各画素の画像データが順
次出力される。列アドレスＲ2,行アドレス512 には、２
番目の水平映像期間の４２９番目の画素の画像データが
取り込まれる。
【００５５】そして、以下前回と同様に、ローアドレス
のＲ2 からＲ3 への切り換えと同時にデータバッファ回
路３１の出力データが画像データＤp(τ0)から画像デー
タＤp(τ1)へ切り換えられ、行アドレスデータＣ1,…Ｃ
166 が順に取り込まれて所定のアクセス時間ののち、２
番目の水平映像期間の４３０番目から５９５番目の画素
の画像データまでが２つの列アドレスＲ2,Ｒ3 にわたっ
て連続したデータとしてＤＲＡＭに取り込まれる。
のＲ2 からＲ3 への切り換えと同時にデータバッファ回
路３１の出力データが画像データＤp(τ0)から画像デー
タＤp(τ1)へ切り換えられ、行アドレスデータＣ1,…Ｃ
166 が順に取り込まれて所定のアクセス時間ののち、２
番目の水平映像期間の４３０番目から５９５番目の画素
の画像データまでが２つの列アドレスＲ2,Ｒ3 にわたっ
て連続したデータとしてＤＲＡＭに取り込まれる。
【００５６】また、７番目の１水平映像期間のデータを
記憶する場合には、列アドレスの切り換えが２度行われ
る。すなわち、図４に示さない列アドレスＲ7 のときの
行アドレスデータＣ499 がＤＲＡＭに取り込まれてから
所定のアクセス時間ののちに、その１番目の画素の各信
号のデータが、夫々２個の１ＭのＤＲＡＭに取り込まれ
る。
記憶する場合には、列アドレスの切り換えが２度行われ
る。すなわち、図４に示さない列アドレスＲ7 のときの
行アドレスデータＣ499 がＤＲＡＭに取り込まれてから
所定のアクセス時間ののちに、その１番目の画素の各信
号のデータが、夫々２個の１ＭのＤＲＡＭに取り込まれ
る。
【００５７】さらに図示しない列アドレスＲ8 の５１２
全ての行アドレスに１５番目から５２７番目の画素のデ
ータが順次取り込まれ、さらに図示しない列アドレスＲ
9 のときの行アドレスデータＣ69がＤＲＡＭに取り込ま
れてから所定のアクセス時間ののちに、その５９５番目
の画素の各信号のデータが取り込まれ、全部で３つの列
アドレスにわたって連続したデータとしてＤＲＡＭに取
り込まれる。
全ての行アドレスに１５番目から５２７番目の画素のデ
ータが順次取り込まれ、さらに図示しない列アドレスＲ
9 のときの行アドレスデータＣ69がＤＲＡＭに取り込ま
れてから所定のアクセス時間ののちに、その５９５番目
の画素の各信号のデータが取り込まれ、全部で３つの列
アドレスにわたって連続したデータとしてＤＲＡＭに取
り込まれる。
【００５８】このとき、データバッファ回路３１の出力
画像データは、まずＤフリップフロップ３０1 よりの画
像データＤp(τ0)からＤフリップフロップ３０3 よりの
画像データＤp(τ1)に切り換えられ、つづいてＤフリッ
プフロップ３０5 よりの画像データＤp(τ2)へと２度切
り換えられる。すなわち、列アドレスデータＲ7 が取り
込まれるときは制御信号Ｓ０，Ｓ１ともローレベルとな
っており、Ｄ形フリップフロップ３０1 よりの画像デー
タＤp(τ0)が出力されている。
画像データは、まずＤフリップフロップ３０1 よりの画
像データＤp(τ0)からＤフリップフロップ３０3 よりの
画像データＤp(τ1)に切り換えられ、つづいてＤフリッ
プフロップ３０5 よりの画像データＤp(τ2)へと２度切
り換えられる。すなわち、列アドレスデータＲ7 が取り
込まれるときは制御信号Ｓ０，Ｓ１ともローレベルとな
っており、Ｄ形フリップフロップ３０1 よりの画像デー
タＤp(τ0)が出力されている。
【００５９】つぎに、列アドレスデータＲ8 が取り込ま
れるときはストローブ信号ＲＡＳ′の立ち上がりエッジ
に同期して制御信号Ｓ０がハイレベルとされて、Ｄ形フ
リップフロップ３０3 よりの画像データＤp(τ1)が出力
される。そして、列アドレスデータＲ9 が取り込まれる
ときはストローブ信号ＲＡＳ′の立ち上がりエッジに同
期して制御信号Ｓ１がＳ０とともにハイレベルとされ
て、Ｄ形フリップフロップ３０5 よりの画像データＤp
(τ2)がデータバッファ回路３１より順次出力され、夫
々ＤＲＡＭに取り込まれる。
れるときはストローブ信号ＲＡＳ′の立ち上がりエッジ
に同期して制御信号Ｓ０がハイレベルとされて、Ｄ形フ
リップフロップ３０3 よりの画像データＤp(τ1)が出力
される。そして、列アドレスデータＲ9 が取り込まれる
ときはストローブ信号ＲＡＳ′の立ち上がりエッジに同
期して制御信号Ｓ１がＳ０とともにハイレベルとされ
て、Ｄ形フリップフロップ３０5 よりの画像データＤp
(τ2)がデータバッファ回路３１より順次出力され、夫
々ＤＲＡＭに取り込まれる。
【００６０】このようにして、テレビジョン信号の１フ
レームの映像信号の４４０番目までの１水平映像期間の
５９５画素分のデータも、同様に２つの列アドレス、あ
るいは３つの列アドレスにわたって連続したデータとし
てＤＲＡＭに取り込まれるので、記憶番地を切り換える
時に画像データの一部を失うことなく、１フレームのデ
ィジタル静止画像データをメモリ回路２４に記憶するこ
とができる。
レームの映像信号の４４０番目までの１水平映像期間の
５９５画素分のデータも、同様に２つの列アドレス、あ
るいは３つの列アドレスにわたって連続したデータとし
てＤＲＡＭに取り込まれるので、記憶番地を切り換える
時に画像データの一部を失うことなく、１フレームのデ
ィジタル静止画像データをメモリ回路２４に記憶するこ
とができる。
【００６１】以上説明したとおり本実施例によれば、画
像データ専用のＳＲＡＭに比べて小型で安価な汎用のＤ
ＲＡＭを使用して、画質を損なうことなく１フレームの
ディジタル静止画像データを記憶できて、これを随時読
み出して拡大、縮小等の所望の画像処理を施して複写機
に送出できる等の特長がある。
像データ専用のＳＲＡＭに比べて小型で安価な汎用のＤ
ＲＡＭを使用して、画質を損なうことなく１フレームの
ディジタル静止画像データを記憶できて、これを随時読
み出して拡大、縮小等の所望の画像処理を施して複写機
に送出できる等の特長がある。
【００６２】なお、メモリ回路の容量が充分であれば、
１フレームのディジタル静止画像データに限らず、動画
像データをも連続した画像データとして汎用のＤＲＡＭ
に記憶することもできる。
１フレームのディジタル静止画像データに限らず、動画
像データをも連続した画像データとして汎用のＤＲＡＭ
に記憶することもできる。
【００６３】
【発明の効果】上述の如く本発明によれば、アドレスデ
ータの列アドレスの切り換えに応じて、ＤＲＡＭに記録
すべきディジタル画像データを遅延手段で遅延されたデ
ィジタル画像データに切り換えることによって、ＤＲＡ
Ｍにディジタル画像データを記録する際にアドレスの切
り換え時のディジタル画像データの欠損を防止すること
ができ、特に遅延回路を複数有しているので、画像の１
水平映像期間の画素数がＤＲＡＭの１列アドレスに記録
できる画素数よりも大きい場合に、画像の１水平映像期
間のディジタル画像データの欠損を防止しながらＤＲＡ
Ｍの３列アドレスにまたがって記録することが可能とな
る。
ータの列アドレスの切り換えに応じて、ＤＲＡＭに記録
すべきディジタル画像データを遅延手段で遅延されたデ
ィジタル画像データに切り換えることによって、ＤＲＡ
Ｍにディジタル画像データを記録する際にアドレスの切
り換え時のディジタル画像データの欠損を防止すること
ができ、特に遅延回路を複数有しているので、画像の１
水平映像期間の画素数がＤＲＡＭの１列アドレスに記録
できる画素数よりも大きい場合に、画像の１水平映像期
間のディジタル画像データの欠損を防止しながらＤＲＡ
Ｍの３列アドレスにまたがって記録することが可能とな
る。
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例の要部のブロック図である。
【図４】本発明の一実施例のタイミングチャートであ
る。
る。
１ 遅延手段 ２ 入力手段 ３ アドレス制御手段 ４ ＤＲＡＭ ５ 格納制御手段 ２２ ゲートアレイ ２４ メモリ回路 ３０１，…３０５ Ｄ形フリップフロップ ３１ データバッファ回路 ３２ アドレス制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−44980（ＪＰ，Ａ) 特開 昭60−65678（ＪＰ，Ａ) 特開 昭62−256300（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/76 - 5/937
Claims (2)
- 【請求項１】 ディジタル画像データを入力する入力手
段と、 前記入力手段で入力された前記ディジタル画像データを
所定時間遅延させて出力する第１遅延手段と、前記第１遅延手段の出力をさらに所定時間遅延させる第
２遅延手段と、 ＤＲＡＭへのデータの格納を制御するための行アドレス
及び列アドレスで規定されるアドレスデータの出力を制
御するアドレス制御手段と、 前記入力手段で入力された前記ディジタル画像データを
前記アドレス制御手段から出力されたアドレスデータに
従って、前記ＤＲＡＭに格納させる格納制御手段とを有
し、 前記格納制御手段は、前記アドレスデータの列アドレス
の１回目の切り換えに応じて、前記ＤＲＡＭに記録すべ
きディジタル画像データを前記第１遅延手段で遅延され
たディジタル画像データに切り換え、その後前記アドレ
スデータの列アドレスの２回目の切り換えに応じて、前
記ＤＲＡＭに記録すべきディジタル画像データを前記第
２遅延手段で遅延されたディジタル画像データに切り換
える切り換え手段を含むことを特徴とする画像記憶装
置。 - 【請求項２】 ディジタル画像データを入力する入力工
程と、 前記入力工程で入力された前記ディジタル画像データを
所定時間遅延させて出力する第１遅延工程と、前記第１遅延工程の出力をさらに所定時間遅延させる第
２遅延工程と、 ＤＲＡＭへのデータの格納を制御するための行アドレス
及び列アドレスで規定されるアドレスデータの出力を制
御するアドレス制御工程と、 前記入力工程で入力された前記ディジタル画像データを
前記アドレス制御工程から出力されたアドレスデータに
従って、前記ＤＲＡＭに格納させる格納制御工程とを有
し、 前記格納制御工程は、前記アドレスデータの列アドレス
の１回目の切り換えに応じて、前記ＤＲＡＭに記録すべ
きディジタル画像データを前記第１遅延工程で遅延され
たディジタル画像データに切り換え、その後前記アドレ
スデータの列アドレスの２回目の切り換えに応じて、前
記ＤＲＡＭに記録すべきディジタル画像 データを前記第
２遅延手段で遅延されたディジタル画像データに切り換
える切り換え工程を含むことを特徴とする画像記憶方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29438491A JP3274479B2 (ja) | 1991-11-11 | 1991-11-11 | 画像記憶方法及び画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29438491A JP3274479B2 (ja) | 1991-11-11 | 1991-11-11 | 画像記憶方法及び画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05137102A JPH05137102A (ja) | 1993-06-01 |
| JP3274479B2 true JP3274479B2 (ja) | 2002-04-15 |
Family
ID=17807031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29438491A Expired - Fee Related JP3274479B2 (ja) | 1991-11-11 | 1991-11-11 | 画像記憶方法及び画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417669B1 (en) | 2001-06-11 | 2002-07-09 | Keith S. Champlin | Suppressing interference in AC measurements of cells, batteries and other electrical elements |
-
1991
- 1991-11-11 JP JP29438491A patent/JP3274479B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417669B1 (en) | 2001-06-11 | 2002-07-09 | Keith S. Champlin | Suppressing interference in AC measurements of cells, batteries and other electrical elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05137102A (ja) | 1993-06-01 |
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