JP3243207B2 - テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents
テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体Info
- Publication number
- JP3243207B2 JP3243207B2 JP33283297A JP33283297A JP3243207B2 JP 3243207 B2 JP3243207 B2 JP 3243207B2 JP 33283297 A JP33283297 A JP 33283297A JP 33283297 A JP33283297 A JP 33283297A JP 3243207 B2 JP3243207 B2 JP 3243207B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- register
- circuit
- transition
- invalid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 79
- 238000013461 design Methods 0.000 title claims description 53
- 238000012360 testing method Methods 0.000 claims description 214
- 230000007704 transition Effects 0.000 claims description 164
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000003786 synthesis reaction Methods 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 5
- 238000012986 modification Methods 0.000 description 40
- 230000004048 modification Effects 0.000 description 40
- 238000010586 diagram Methods 0.000 description 21
- 238000001514 detection method Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 238000002546 full scan Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 241000272470 Circus Species 0.000 description 1
- 241000112598 Pseudoblennius percoides Species 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
- G01R1/0416—Connectors, terminals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタ転送レベ
ルで有限状態機械として記述されるコントローラなどの
順序回路を含む集積回路のテスト容易化設計に関する。
ルで有限状態機械として記述されるコントローラなどの
順序回路を含む集積回路のテスト容易化設計に関する。
【０００２】
【従来の技術】論理回路として集積回路は、その製造後
に機能テストが行われ、故障の有無が調べられる。集積
回路に或る入力系列を印加した際に故障の無い場合と故
障のある場合とで出力系列が異なるとき、故障を検出す
るといい、故障を検出する入力系列をテスト系列と呼
ぶ。テスト系列の生成（テスト生成）の評価尺度の一つ
として、次式で定義される故障検出効率(Fault Efficie
ncy)が使用される。｛（検出できた故障数）＋（検出不
可能と判明した故障数）｝／（全故障数）なお、故障検
出効率は、その値が１００％のとき完全故障検出効率と
呼ばれる。
に機能テストが行われ、故障の有無が調べられる。集積
回路に或る入力系列を印加した際に故障の無い場合と故
障のある場合とで出力系列が異なるとき、故障を検出す
るといい、故障を検出する入力系列をテスト系列と呼
ぶ。テスト系列の生成（テスト生成）の評価尺度の一つ
として、次式で定義される故障検出効率(Fault Efficie
ncy)が使用される。｛（検出できた故障数）＋（検出不
可能と判明した故障数）｝／（全故障数）なお、故障検
出効率は、その値が１００％のとき完全故障検出効率と
呼ばれる。
【０００３】従来より、集積回路として実現された論理
回路のテストに使用するテストパターン（またはテスト
系列）を自動的に生成するテスト生成アルゴリズムが開
発されており、組合せ回路のテスト生成に対しては、効
率のよいテスト生成アルゴリズムが提案されている（フ
ジワラ(H. Fujiwara)、「Logic Testing and Designfor
Testability（テスト容易化のための論理テストおよび
論理設計）」、The MIT Press, 1985 参照）。そして
組合せ回路に対しては、実用的なテスト生成時間で完全
故障検出効率を得ることができる。しかし、順序回路の
場合、フリップフロップの数をｎとすると状態数が２n
となるため、順序回路のテスト生成には膨大な時間を要
し、一般に完全故障検出効率を得るのは極めて困難であ
る。
回路のテストに使用するテストパターン（またはテスト
系列）を自動的に生成するテスト生成アルゴリズムが開
発されており、組合せ回路のテスト生成に対しては、効
率のよいテスト生成アルゴリズムが提案されている（フ
ジワラ(H. Fujiwara)、「Logic Testing and Designfor
Testability（テスト容易化のための論理テストおよび
論理設計）」、The MIT Press, 1985 参照）。そして
組合せ回路に対しては、実用的なテスト生成時間で完全
故障検出効率を得ることができる。しかし、順序回路の
場合、フリップフロップの数をｎとすると状態数が２n
となるため、順序回路のテスト生成には膨大な時間を要
し、一般に完全故障検出効率を得るのは極めて困難であ
る。
【０００４】これに対し、コントローラのような順序回
路を集積回路において実現するための設計法として、テ
スト容易な回路に設計変更する、フルスキャン設計法(F
ull-Scan Design for Testability)やノンスキャン設計
法(Non-Scan Design for Testability)などが提案され
ている。
路を集積回路において実現するための設計法として、テ
スト容易な回路に設計変更する、フルスキャン設計法(F
ull-Scan Design for Testability)やノンスキャン設計
法(Non-Scan Design for Testability)などが提案され
ている。
【０００５】フルスキャン設計法は、例えば前記文献
（「Logic Testing and Design for Testability）にお
いて説明されている。コントローラなどの順序回路は、
図２２に示すように状態レジスタ１０２と組合せ回路１
００とから構成され、フルスキャン設計法では、状態レ
ジスタ１０２の全てのフリップフロップ（以下「ＦＦ」
という）が、回路の外部から値を制御および観測できる
ＦＦ（「スキャンＦＦ」と呼ばれる）に置き換えられ
る。すなわち、状態レジスタ１０２が、図２３に示すよ
うに、スキャン入力ＳＩおよびスキャン出力ＳＯを有す
るスキャン化レジスタ１０３に置き換えられる。これに
より、テスト実行の際に状態レジスタ１０３の値を、そ
のスキャン入力ＳＩから制御し（任意に設定し）そのＳ
Ｏから観測できるようになる。このため、テスト生成
は、状態レジスタ１０３を図２４に示すような擬似外部
入力ＰＰＩおよび擬似外部出力（ＰＰＯ）に置き換えた
組合せ回路１１０に対して行えばよい。その結果、組合
せ回路用のテスト生成アルゴリズムを使用することがで
き、元の順序回路（図２２）に比べてテスト生成時間を
短縮できるとともに、完全故障検出効率を得ることがで
きる。しかし、状態レジスタのＦＦの数が多くなるとテ
スト系列長が長くなる。また、システムクロックを１ク
ロック加える毎に、状態レジスタに入力ベクトルを印加
するとともに（スキャンイン）状態レジスタの内容を順
次読み出して観測する（スキャンアウト）という動作が
必要となり、その結果、実動作速度でテストを実行でき
ないという問題もある。
（「Logic Testing and Design for Testability）にお
いて説明されている。コントローラなどの順序回路は、
図２２に示すように状態レジスタ１０２と組合せ回路１
００とから構成され、フルスキャン設計法では、状態レ
ジスタ１０２の全てのフリップフロップ（以下「ＦＦ」
という）が、回路の外部から値を制御および観測できる
ＦＦ（「スキャンＦＦ」と呼ばれる）に置き換えられ
る。すなわち、状態レジスタ１０２が、図２３に示すよ
うに、スキャン入力ＳＩおよびスキャン出力ＳＯを有す
るスキャン化レジスタ１０３に置き換えられる。これに
より、テスト実行の際に状態レジスタ１０３の値を、そ
のスキャン入力ＳＩから制御し（任意に設定し）そのＳ
Ｏから観測できるようになる。このため、テスト生成
は、状態レジスタ１０３を図２４に示すような擬似外部
入力ＰＰＩおよび擬似外部出力（ＰＰＯ）に置き換えた
組合せ回路１１０に対して行えばよい。その結果、組合
せ回路用のテスト生成アルゴリズムを使用することがで
き、元の順序回路（図２２）に比べてテスト生成時間を
短縮できるとともに、完全故障検出効率を得ることがで
きる。しかし、状態レジスタのＦＦの数が多くなるとテ
スト系列長が長くなる。また、システムクロックを１ク
ロック加える毎に、状態レジスタに入力ベクトルを印加
するとともに（スキャンイン）状態レジスタの内容を順
次読み出して観測する（スキャンアウト）という動作が
必要となり、その結果、実動作速度でテストを実行でき
ないという問題もある。
【０００６】ノンスキャン設計法は、実動作速度でテス
トできないという上記問題を解消するためにパテル(Pat
el)らによって提案されたものである（チカーマン(V. C
hickermane)、ルドニック(E. M. Rudnick)、バナジー
(P. Banerjee)、パテル(J. H.Patel)、「Non-Scan Desi
gn-for-Testability Techniques for Sequential Circu
its（順序回路のためのノンスキャン・テスト容易化設
計技術）」,ACM/IEEE 30th Design Automation Confere
nce, pp.236-241, 1993 参照）。パテルらは、図２５
に示すように、状態レジスタを、外部入力数だけのＦＦ
を含む第１状態レジスタ１０２ａと残りのＦＦを含む第
２状態レジスタ１０２ｂとに分割し、テスト実行の際に
第１状態レジスタ１０２ａに外部から値を設定できるよ
うにマルチプレクサ１２２を追加することにより、テス
ト容易化を図っている。この方法によれば、実動作速度
でのテストは可能となるが、外部入力ピン数の制限から
状態レジスタの全ての値を所望の値に設定することは困
難である。このため、順序回路に対するテスト生成が必
要となり、高い故障検出効率が得られないだけでなく、
テスト系列長が長大化するという問題もある。
トできないという上記問題を解消するためにパテル(Pat
el)らによって提案されたものである（チカーマン(V. C
hickermane)、ルドニック(E. M. Rudnick)、バナジー
(P. Banerjee)、パテル(J. H.Patel)、「Non-Scan Desi
gn-for-Testability Techniques for Sequential Circu
its（順序回路のためのノンスキャン・テスト容易化設
計技術）」,ACM/IEEE 30th Design Automation Confere
nce, pp.236-241, 1993 参照）。パテルらは、図２５
に示すように、状態レジスタを、外部入力数だけのＦＦ
を含む第１状態レジスタ１０２ａと残りのＦＦを含む第
２状態レジスタ１０２ｂとに分割し、テスト実行の際に
第１状態レジスタ１０２ａに外部から値を設定できるよ
うにマルチプレクサ１２２を追加することにより、テス
ト容易化を図っている。この方法によれば、実動作速度
でのテストは可能となるが、外部入力ピン数の制限から
状態レジスタの全ての値を所望の値に設定することは困
難である。このため、順序回路に対するテスト生成が必
要となり、高い故障検出効率が得られないだけでなく、
テスト系列長が長大化するという問題もある。
【０００７】
【発明が解決しようとする課題】そこで本発明では、コ
ントローラのような順序回路に対してもテスト系列長の
増大を抑えつつ高い故障検出効率を実現するとともに実
動作速度でのテストを可能とする集積回路およびそのよ
うな集積回路の設計方法等を提供することを目的とす
る。
ントローラのような順序回路に対してもテスト系列長の
増大を抑えつつ高い故障検出効率を実現するとともに実
動作速度でのテストを可能とする集積回路およびそのよ
うな集積回路の設計方法等を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る集積回路では、有限状態機械と
して記述できる順序回路であって状態レジスタと組合せ
回路とから成り外部からリセット信号によりリセット状
態に設定できる順序回路を含む集積回路において、前記
有限状態機械の状態遷移とは異なる状態遷移を行う所定
の状態遷移モードへの設定を可能とするモード切替手段
と、外部から入力される所定の信号に基づき、前記状態
レジスタに保持されている値を前記状態レジスタに入力
される信号が変化してもそのまま前記レジスタに保持さ
せるホールド手段とを備え、前記状態レジスタの状態が
任意に設定可能かつ観測可能であると仮定して前記組合
せ回路に対し所定のテスト生成アルゴリズムを適用する
ことによりテストパターン集合を生成し、前記状態レジ
スタが表現できる状態のうち前記有限状態機械がリセッ
ト状態から到達できない状態として定義される無効状態
であって前記テストパターン集合の各テストパターンに
おける前記状態レジスタの値に対応する部分が示す無効
状態の全てを通る状態遷移経路を決定するという処理に
基づき、前記モード切替手段によって前記所定の状態遷
移モードに設定されているときに前記状態遷移経路で遷
移可能な全ての無効状態に遷移させる無効状態生成回路
を設け、前記状態レジスタに設定すべき値を示す信号と
して前記状態レジスタに入力される各信号を外部に出力
するための観測用外部端子を備える、ことを特徴として
いる。
に成された本発明に係る集積回路では、有限状態機械と
して記述できる順序回路であって状態レジスタと組合せ
回路とから成り外部からリセット信号によりリセット状
態に設定できる順序回路を含む集積回路において、前記
有限状態機械の状態遷移とは異なる状態遷移を行う所定
の状態遷移モードへの設定を可能とするモード切替手段
と、外部から入力される所定の信号に基づき、前記状態
レジスタに保持されている値を前記状態レジスタに入力
される信号が変化してもそのまま前記レジスタに保持さ
せるホールド手段とを備え、前記状態レジスタの状態が
任意に設定可能かつ観測可能であると仮定して前記組合
せ回路に対し所定のテスト生成アルゴリズムを適用する
ことによりテストパターン集合を生成し、前記状態レジ
スタが表現できる状態のうち前記有限状態機械がリセッ
ト状態から到達できない状態として定義される無効状態
であって前記テストパターン集合の各テストパターンに
おける前記状態レジスタの値に対応する部分が示す無効
状態の全てを通る状態遷移経路を決定するという処理に
基づき、前記モード切替手段によって前記所定の状態遷
移モードに設定されているときに前記状態遷移経路で遷
移可能な全ての無効状態に遷移させる無効状態生成回路
を設け、前記状態レジスタに設定すべき値を示す信号と
して前記状態レジスタに入力される各信号を外部に出力
するための観測用外部端子を備える、ことを特徴として
いる。
【０００９】本発明に係る集積回路のテスト容易化設計
方法では、リセット状態を含む有限個の状態を有する有
限状態機械として記述される順序回路を含む集積回路の
テスト容易化設計方法において、レジスタ転送レベルで
記述された前記有限状態機械に対して論理合成を行うこ
とにより組合せ回路および状態レジスタから成る論理回
路を生成するステップと、前記状態レジスタの状態が任
意に設定可能かつ観測可能であると仮定して前記組合せ
回路に対し所定のテスト生成アルゴリズムを適用するこ
とによりテストパターン集合を生成するステップと、前
記有限状態機械がリセット状態から到達できる状態とし
て定義される有効状態であって該有効状態への遷移系列
長が所定長以上または該有効状態への遷移系列を求める
ための処理量が所定量以上である有効状態を遷移困難状
態として求めるステップと、前記状態レジスタが表現で
きる状態のうち前記有限状態機械がリセット状態から到
達できない状態として定義される無効状態であって前記
テストパターン集合の各テストパターンにおける前記状
態レジスタの値に対応する部分が示す無効状態の全てを
通るとともに前記遷移困難状態の全てをも通る状態遷移
経路を決定するステップと、前記状態遷移経路で遷移可
能な全ての無効状態および遷移困難状態に遷移させる無
効状態生成回路を生成し、該無効状態生成回路を前記順
序回路に追加するステップと、を有することを特徴とし
ている。
方法では、リセット状態を含む有限個の状態を有する有
限状態機械として記述される順序回路を含む集積回路の
テスト容易化設計方法において、レジスタ転送レベルで
記述された前記有限状態機械に対して論理合成を行うこ
とにより組合せ回路および状態レジスタから成る論理回
路を生成するステップと、前記状態レジスタの状態が任
意に設定可能かつ観測可能であると仮定して前記組合せ
回路に対し所定のテスト生成アルゴリズムを適用するこ
とによりテストパターン集合を生成するステップと、前
記有限状態機械がリセット状態から到達できる状態とし
て定義される有効状態であって該有効状態への遷移系列
長が所定長以上または該有効状態への遷移系列を求める
ための処理量が所定量以上である有効状態を遷移困難状
態として求めるステップと、前記状態レジスタが表現で
きる状態のうち前記有限状態機械がリセット状態から到
達できない状態として定義される無効状態であって前記
テストパターン集合の各テストパターンにおける前記状
態レジスタの値に対応する部分が示す無効状態の全てを
通るとともに前記遷移困難状態の全てをも通る状態遷移
経路を決定するステップと、前記状態遷移経路で遷移可
能な全ての無効状態および遷移困難状態に遷移させる無
効状態生成回路を生成し、該無効状態生成回路を前記順
序回路に追加するステップと、を有することを特徴とし
ている。
【００１０】有限状態機械として記述できる順序回路で
あって状態レジスタと組合せ回路とから成り外部からリ
セット信号によりリセット状態に設定できる順序回路を
含む集積回路に対するテスト容易化設計のためのプログ
ラムを記録したコンピュータ読み取り可能な記録媒体に
おいて、レジスタ転送レベルで記述された前記有限状態
機械に対して論理合成を行うことにより組合せ回路およ
び状態レジスタから成る論理回路を生成するステップ
と、前記状態レジスタの状態が任意に設定可能かつ観測
可能であると仮定して前記組合せ回路に対し所定のテス
ト生成アルゴリズムを適用することによりテストパター
ン集合を生成するステップと、前記有限状態機械がリセ
ット状態から到達できる状態として定義される有効状態
であって該有効状態への遷移系列長が所定長以上または
該有効状態への遷移系列を求めるための処理量が所定量
以上である有効状態を遷移困難状態として求めるステッ
プと、前記状態レジスタが表現できる状態のうち前記有
限状態機械がリセット状態から到達できない状態として
定義される無効状態であって前記テストパターン集合の
各テストパターンにおける前記状態レジスタの値に対応
する部分が示す無効状態の全てを通るとともに前記遷移
困難状態の全てをも通る状態遷移経路を決定するステッ
プと、前記状態遷移経路で遷移可能な全ての無効状態お
よび遷移困難状態に遷移させる無効状態生成回路を生成
し、該無効状態生成回路を前記順序回路に追加するステ
ップと、を実行させるためのプログラムを記録したこと
を特徴としている。
あって状態レジスタと組合せ回路とから成り外部からリ
セット信号によりリセット状態に設定できる順序回路を
含む集積回路に対するテスト容易化設計のためのプログ
ラムを記録したコンピュータ読み取り可能な記録媒体に
おいて、レジスタ転送レベルで記述された前記有限状態
機械に対して論理合成を行うことにより組合せ回路およ
び状態レジスタから成る論理回路を生成するステップ
と、前記状態レジスタの状態が任意に設定可能かつ観測
可能であると仮定して前記組合せ回路に対し所定のテス
ト生成アルゴリズムを適用することによりテストパター
ン集合を生成するステップと、前記有限状態機械がリセ
ット状態から到達できる状態として定義される有効状態
であって該有効状態への遷移系列長が所定長以上または
該有効状態への遷移系列を求めるための処理量が所定量
以上である有効状態を遷移困難状態として求めるステッ
プと、前記状態レジスタが表現できる状態のうち前記有
限状態機械がリセット状態から到達できない状態として
定義される無効状態であって前記テストパターン集合の
各テストパターンにおける前記状態レジスタの値に対応
する部分が示す無効状態の全てを通るとともに前記遷移
困難状態の全てをも通る状態遷移経路を決定するステッ
プと、前記状態遷移経路で遷移可能な全ての無効状態お
よび遷移困難状態に遷移させる無効状態生成回路を生成
し、該無効状態生成回路を前記順序回路に追加するステ
ップと、を実行させるためのプログラムを記録したこと
を特徴としている。
【００１１】本発明の他の特徴は、以降において添付の
図面を参照しつつ説明する発明の実施の形態より明らか
になるであろう。
図面を参照しつつ説明する発明の実施の形態より明らか
になるであろう。
【００１２】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施形態について説明する。 ＜１．実施形態１＞ ＜１.１ テスト容易化設計＞図１は、本発明の一実施
形態（以下「実施形態１」という）である集積回路のテ
スト容易化設計方法を示すフローチャートである。本実
施形態では、集積回路において実現されるコントローラ
を設計の対象とし、このコントローラは、レジスタ転送
レベルでは図２に示すような有限状態機械(Finite Stat
e Machine)（以下「ＦＳＭ」という）として記述される
ものとする。なお、図２において、ｓj（j＝0〜6）はこ
のＦＳＭの各状態を示す符号である。
実施形態について説明する。 ＜１．実施形態１＞ ＜１.１ テスト容易化設計＞図１は、本発明の一実施
形態（以下「実施形態１」という）である集積回路のテ
スト容易化設計方法を示すフローチャートである。本実
施形態では、集積回路において実現されるコントローラ
を設計の対象とし、このコントローラは、レジスタ転送
レベルでは図２に示すような有限状態機械(Finite Stat
e Machine)（以下「ＦＳＭ」という）として記述される
ものとする。なお、図２において、ｓj（j＝0〜6）はこ
のＦＳＭの各状態を示す符号である。
【００１３】本実施形態の設計方法では、まず、設計対
象であるコントローラの記述として与えられるＦＳＭに
対し論理合成を行い、コントローラに対する論理レベル
の回路（以下「コントローラの論理回路」という）の記
述データを得る（図２のステップＳ１０）。このコント
ローラの論理回路は、図３に示すように、状態レジスタ
１２と組合せ論理回路１４と次状態生成論理回路１０と
から構成され、外部入力ＰＩ、外部出力ＰＯ、リセット
信号Ｒのための端子を外部端子として備えている。ステ
ップＳ１０における論理合成の際にはＦＳＭの状態から
状態レジスタ１２の値への割り当てが必要であり、本実
施形態では、状態レジスタ１２が７個のフリップフロッ
プ（ＦＦ）から構成され、この割り当ての結果（「状態
割当情報」という）は図４に示す通りである。
象であるコントローラの記述として与えられるＦＳＭに
対し論理合成を行い、コントローラに対する論理レベル
の回路（以下「コントローラの論理回路」という）の記
述データを得る（図２のステップＳ１０）。このコント
ローラの論理回路は、図３に示すように、状態レジスタ
１２と組合せ論理回路１４と次状態生成論理回路１０と
から構成され、外部入力ＰＩ、外部出力ＰＯ、リセット
信号Ｒのための端子を外部端子として備えている。ステ
ップＳ１０における論理合成の際にはＦＳＭの状態から
状態レジスタ１２の値への割り当てが必要であり、本実
施形態では、状態レジスタ１２が７個のフリップフロッ
プ（ＦＦ）から構成され、この割り当ての結果（「状態
割当情報」という）は図４に示す通りである。
【００１４】上記のようにしてコントローラの論理回路
が得られると、この論理回路から状態レジスタ１２を除
いた回路（この回路は次状態生成論理回路１０と組合せ
論理回路１４とから成る組合せ回路であり、以下「ＡＴ
ＰＧ対象回路」という）に対して所定のテスト生成アル
ゴリズムを適用することにより、テストパターン集合を
生成する（ステップＳ１２）。図５は、ＡＴＰＧ対象回
路の構成を示すものであり、ステップＳ１２のテスト生
成では、図３の回路において次状態生成論理回路１０か
ら出力され状態レジスタ１２に入力される信号値は、外
部から観測可能な疑似外部出力ＰＰＯとして扱われ、図
３の回路において状態レジスタ１２に設定されるととも
に組合せ論理回路１４に入力される信号値は、外部から
設定可能な疑似外部入力ＰＰＩとして扱われる。したが
って、ステップＳ１２で生成されるテストパターン集合
に含まれる各テストパターンは、外部入力ＰＩの値と疑
似外部入力ＰＰＩの値とから成る。
が得られると、この論理回路から状態レジスタ１２を除
いた回路（この回路は次状態生成論理回路１０と組合せ
論理回路１４とから成る組合せ回路であり、以下「ＡＴ
ＰＧ対象回路」という）に対して所定のテスト生成アル
ゴリズムを適用することにより、テストパターン集合を
生成する（ステップＳ１２）。図５は、ＡＴＰＧ対象回
路の構成を示すものであり、ステップＳ１２のテスト生
成では、図３の回路において次状態生成論理回路１０か
ら出力され状態レジスタ１２に入力される信号値は、外
部から観測可能な疑似外部出力ＰＰＯとして扱われ、図
３の回路において状態レジスタ１２に設定されるととも
に組合せ論理回路１４に入力される信号値は、外部から
設定可能な疑似外部入力ＰＰＩとして扱われる。したが
って、ステップＳ１２で生成されるテストパターン集合
に含まれる各テストパターンは、外部入力ＰＩの値と疑
似外部入力ＰＰＩの値とから成る。
【００１５】一般に、論理合成により得られた、コント
ローラの状態レジスタを構成するＦＦの数をｎとする
と、状態レジスタが表現できる状態数は２n（本実施形
態では２7個）である。この２n個の状態の中には、元の
ＦＳＭのリセット状態ｓ0から遷移できる状態（以下
「有効状態」という）と、元のＦＳＭのリセット状態ｓ
0から遷移できない状態（以下「無効状態」という）と
がある。上記のように、ステップＳ１２で生成されたテ
ストパターン集合の各テストパターンは疑似外部入力Ｐ
ＰＩの値を含み、これは状態レジスタ１２の値（以下
「ＳＲの値」という）に対応する。したがって、ステッ
プＳ１２で生成されたテストパターン集合には、有効状
態を示すＳＲの値（疑似外部入力ＰＰＩの値）を含むテ
ストパターン（以下「有効状態を含むテストパターン」
という）と、無効状態を示すＳＲの値を含むテストパタ
ーン（以下「無効状態を含むテストパターン」という）
とが存在しうる。次のステップＳ１４では、前記テスト
パターン集合におけるいずれかのテストパターンに含ま
れる無効状態を全て求める。そして、リセット状態から
出発してそれらの無効状態を全て通過する状態遷移経路
を選定するとともに、状態遷移モード切替信号ｔを導入
し、ｔ＝１のときに、選定した状態遷移経路により各無
効状態を通過できるように状態遷移を元のＦＳＭに追加
する（ｔ＝０のときＦＳＭは各有効状態を遷移するもの
とする）。これにより、コントローラのＦＳＭは図６に
示すようになる。図６において実線で示す部分が状態遷
移の追加に対応する部分であり、ｉｓ1〜ｉｓ5は無効状
態を示す符号である。
ローラの状態レジスタを構成するＦＦの数をｎとする
と、状態レジスタが表現できる状態数は２n（本実施形
態では２7個）である。この２n個の状態の中には、元の
ＦＳＭのリセット状態ｓ0から遷移できる状態（以下
「有効状態」という）と、元のＦＳＭのリセット状態ｓ
0から遷移できない状態（以下「無効状態」という）と
がある。上記のように、ステップＳ１２で生成されたテ
ストパターン集合の各テストパターンは疑似外部入力Ｐ
ＰＩの値を含み、これは状態レジスタ１２の値（以下
「ＳＲの値」という）に対応する。したがって、ステッ
プＳ１２で生成されたテストパターン集合には、有効状
態を示すＳＲの値（疑似外部入力ＰＰＩの値）を含むテ
ストパターン（以下「有効状態を含むテストパターン」
という）と、無効状態を示すＳＲの値を含むテストパタ
ーン（以下「無効状態を含むテストパターン」という）
とが存在しうる。次のステップＳ１４では、前記テスト
パターン集合におけるいずれかのテストパターンに含ま
れる無効状態を全て求める。そして、リセット状態から
出発してそれらの無効状態を全て通過する状態遷移経路
を選定するとともに、状態遷移モード切替信号ｔを導入
し、ｔ＝１のときに、選定した状態遷移経路により各無
効状態を通過できるように状態遷移を元のＦＳＭに追加
する（ｔ＝０のときＦＳＭは各有効状態を遷移するもの
とする）。これにより、コントローラのＦＳＭは図６に
示すようになる。図６において実線で示す部分が状態遷
移の追加に対応する部分であり、ｉｓ1〜ｉｓ5は無効状
態を示す符号である。
【００１６】次に、このようにして元のＦＳＭに追加さ
れた遷移の部分についてのみ論理合成を行う（ステップ
Ｓ１６）。そしてこれにより得られた論理回路を、ステ
ップＳ１０で得られたコントローラの論理回路に追加す
る。このとき、ステップＳ１２でのテスト生成の際のＡ
ＴＰＧ対象回路（図５）における疑似外部出力ＰＰＯを
観測できるようにするために、これを状態出力信号t_ou
tとして外部に出力する構成とする。図７は、以上によ
り得られた論理回路（以下「テスト容易化論理回路」と
いう）を示す構成図である。このテスト容易化論理回路
では、無効状態生成論理回路２０とマルチプレクサ２２
とが追加されるとともに、マルチプレクサ２２の制御信
号として状態遷移モード切替信号ｔを外部から入力する
ための外部端子、およびマルチプレクサ２２の出力を外
部に出力するための外部端子が追加されている。無効状
態生成論理回路２０は、図６に示した状態遷移経路にし
たがってクロック信号（図示せず）が入力される毎に無
効状態を順次出力する。マルチプレクサ２２は、状態遷
移モード切替信号ｔが「０」のときは次状態生成論理回
路１０から出力される信号（有効状態を示す信号）を選
択し、状態遷移モード切替信号ｔが「１」のときは無効
生成論理回路２０から出力される信号（無効状態を示す
信号）を選択し、選択した信号を状態レジスタ１２に入
力する。
れた遷移の部分についてのみ論理合成を行う（ステップ
Ｓ１６）。そしてこれにより得られた論理回路を、ステ
ップＳ１０で得られたコントローラの論理回路に追加す
る。このとき、ステップＳ１２でのテスト生成の際のＡ
ＴＰＧ対象回路（図５）における疑似外部出力ＰＰＯを
観測できるようにするために、これを状態出力信号t_ou
tとして外部に出力する構成とする。図７は、以上によ
り得られた論理回路（以下「テスト容易化論理回路」と
いう）を示す構成図である。このテスト容易化論理回路
では、無効状態生成論理回路２０とマルチプレクサ２２
とが追加されるとともに、マルチプレクサ２２の制御信
号として状態遷移モード切替信号ｔを外部から入力する
ための外部端子、およびマルチプレクサ２２の出力を外
部に出力するための外部端子が追加されている。無効状
態生成論理回路２０は、図６に示した状態遷移経路にし
たがってクロック信号（図示せず）が入力される毎に無
効状態を順次出力する。マルチプレクサ２２は、状態遷
移モード切替信号ｔが「０」のときは次状態生成論理回
路１０から出力される信号（有効状態を示す信号）を選
択し、状態遷移モード切替信号ｔが「１」のときは無効
生成論理回路２０から出力される信号（無効状態を示す
信号）を選択し、選択した信号を状態レジスタ１２に入
力する。
【００１７】以上のようにして図７のテスト容易化論理
回路を得るに際し、設計対象として与えられるＦＳＭに
対する論理合成の結果として得られるコントローラの論
理回路は、図３に示すように状態レジスタ１２と組合せ
論理回路１４と次状態生成論理回路１０とから構成され
ることを前提としているが、これに代えて、組合せ論理
回路１４と次状態生成論理回路１０を一つの組合せ論理
回路１００とする構成すなわち図２２に示したような構
成を前提としてもよい。この場合、図１のステップＳ１
２でテスト生成の対象となるＡＴＰＧ対象回路は図２４
に示すようになり、図１に示す手順により図２６に示す
ようなテスト容易化論理回路が得られる。図２６では、
図７に示したテスト容易化論理回路と同じ部分について
は同じ符号を付している。なお、このようにコントロー
ラの論理回路の構成として図３に示す構成に代えて図２
２に示す構成を前提としてテスト容易化設計を行っても
よいという点については、後述の実施形態２や各種変形
例においても同様である。
回路を得るに際し、設計対象として与えられるＦＳＭに
対する論理合成の結果として得られるコントローラの論
理回路は、図３に示すように状態レジスタ１２と組合せ
論理回路１４と次状態生成論理回路１０とから構成され
ることを前提としているが、これに代えて、組合せ論理
回路１４と次状態生成論理回路１０を一つの組合せ論理
回路１００とする構成すなわち図２２に示したような構
成を前提としてもよい。この場合、図１のステップＳ１
２でテスト生成の対象となるＡＴＰＧ対象回路は図２４
に示すようになり、図１に示す手順により図２６に示す
ようなテスト容易化論理回路が得られる。図２６では、
図７に示したテスト容易化論理回路と同じ部分について
は同じ符号を付している。なお、このようにコントロー
ラの論理回路の構成として図３に示す構成に代えて図２
２に示す構成を前提としてテスト容易化設計を行っても
よいという点については、後述の実施形態２や各種変形
例においても同様である。
【００１８】＜１.２ テストの実行＞以上のようなテ
スト容易化設計により得られた設計結果（図７参照）に
基づきコントローラが集積回路として製造されると、そ
の集積回路に対して機能テストが行われる。ステップＳ
１２で生成されるテストパターンは、図８に示すように
有効状態を含むテストパターンと無効状態を含むテスト
パターンとに分類される。本実施形態のテスト容易化設
計に基づく上記集積回路に対する機能テストは、有効状
態を含むテストパターンに対応するテスト系列の印加
と、無効状態を含むテストパターンに対応するテスト系
列の印加との二つ部分から成る。
スト容易化設計により得られた設計結果（図７参照）に
基づきコントローラが集積回路として製造されると、そ
の集積回路に対して機能テストが行われる。ステップＳ
１２で生成されるテストパターンは、図８に示すように
有効状態を含むテストパターンと無効状態を含むテスト
パターンとに分類される。本実施形態のテスト容易化設
計に基づく上記集積回路に対する機能テストは、有効状
態を含むテストパターンに対応するテスト系列の印加
と、無効状態を含むテストパターンに対応するテスト系
列の印加との二つ部分から成る。
【００１９】（１）有効状態を含む各テストパターンに
対応するテスト系列の印加 まず、状態遷移モード切替信号ｔを「０」に設定して、
リセット状態からその有効状態に遷移する状態遷移系列
を印加する。これにより状態レジスタ１２がそのテスト
パターンに含まれる有効状態に設定される（ＳＲの値の
設定）。次に、外部入力端子から、そのテストパターン
に含まれる外部入力ＰＩの値を印加する（ＰＩの値の印
加）。
対応するテスト系列の印加 まず、状態遷移モード切替信号ｔを「０」に設定して、
リセット状態からその有効状態に遷移する状態遷移系列
を印加する。これにより状態レジスタ１２がそのテスト
パターンに含まれる有効状態に設定される（ＳＲの値の
設定）。次に、外部入力端子から、そのテストパターン
に含まれる外部入力ＰＩの値を印加する（ＰＩの値の印
加）。
【００２０】このようなテスト系列の印加（ＳＲの値の
設定およびＰＩの値の印加）を、ステップＳ１２で生成
された有効状態を含むテストパターン（図８の番号１〜
ｋのテストパターン）の全てについて行い、各テスト系
列の印加に対する外部出力ＰＯおよび状態出力信号t_ou
tを観測し、観測結果をそのテストパターンに対する外
部出力ＰＯおよび状態出力信号t_outの期待値と比較す
る。ここで、状態出力信号ｔ_outは、ステップＳ１２で
のテスト生成の際のＡＴＰＧ対象回路（図５）における
疑似外部出力ＰＰＯに相当するものである。
設定およびＰＩの値の印加）を、ステップＳ１２で生成
された有効状態を含むテストパターン（図８の番号１〜
ｋのテストパターン）の全てについて行い、各テスト系
列の印加に対する外部出力ＰＯおよび状態出力信号t_ou
tを観測し、観測結果をそのテストパターンに対する外
部出力ＰＯおよび状態出力信号t_outの期待値と比較す
る。ここで、状態出力信号ｔ_outは、ステップＳ１２で
のテスト生成の際のＡＴＰＧ対象回路（図５）における
疑似外部出力ＰＰＯに相当するものである。
【００２１】一般に、ＳＲの値すなわち状態レジスタ１
２の状態が同じテストパターン（例えば図８の番号１と
２のテストパターン）が存在する場合、ＰＩの値の印加
の際に、状態レジスタ１２をその状態に固定しておけ
ば、それらのＰＩの値を次々に印加することができる。
これにより、テスト系列長を短くすることができる。し
たがって、有効状態を含む全てのテストパターンに対応
するテスト系列長は、高々、 Σ(状態遷移系列数){状態遷移系列長}＋{有効状態を含
むテストパターン数} である。ここで、"Σ"は総和の記号であって、"Σ(状態
遷移系列数){状態遷移系列長}"は、各有効状態に遷移す
るまでの状態遷移系列長を全ての有効状態について（状
態遷移系列数だけ）足し合わせることを意味するものと
する。
２の状態が同じテストパターン（例えば図８の番号１と
２のテストパターン）が存在する場合、ＰＩの値の印加
の際に、状態レジスタ１２をその状態に固定しておけ
ば、それらのＰＩの値を次々に印加することができる。
これにより、テスト系列長を短くすることができる。し
たがって、有効状態を含む全てのテストパターンに対応
するテスト系列長は、高々、 Σ(状態遷移系列数){状態遷移系列長}＋{有効状態を含
むテストパターン数} である。ここで、"Σ"は総和の記号であって、"Σ(状態
遷移系列数){状態遷移系列長}"は、各有効状態に遷移す
るまでの状態遷移系列長を全ての有効状態について（状
態遷移系列数だけ）足し合わせることを意味するものと
する。
【００２２】また、複数のテストパターンのＳＲの状態
が続けて状態遷移することが可能であれば（例えば状態
ｓ3から状態ｓ5への遷移：図２参照）、リセット状態か
らの状態遷移系列長を短くすることができる。したがっ
て、これによってもテスト系列長を短くすることができ
る。
が続けて状態遷移することが可能であれば（例えば状態
ｓ3から状態ｓ5への遷移：図２参照）、リセット状態か
らの状態遷移系列長を短くすることができる。したがっ
て、これによってもテスト系列長を短くすることができ
る。
【００２３】さらに、上記ではテストパターン毎にその
テストパターンに含まれる有効状態に遷移する状態遷移
系列が印加されるが、これに代えて、ステップＳ１２で
生成される各テストパターンに含まれる有効状態の全て
を通る状態遷移経路を求め、その状態遷移経路にしたが
って各有効状態に遷移する遷移系列を印加し、その遷移
の過程で各有効状態を含むテストパターンに含まれる外
部入力ＰＩの値を印加するようにしてもよい。なお、こ
のときの状態遷移経路として、各テストパターンに含ま
れる有効状態の全てを少なくとも１回通る最短経路を求
めるのが好ましく、この最短経路は求めることは、いわ
ゆる「巡回セールスマン問題」を解くことに帰着する。
テストパターンに含まれる有効状態に遷移する状態遷移
系列が印加されるが、これに代えて、ステップＳ１２で
生成される各テストパターンに含まれる有効状態の全て
を通る状態遷移経路を求め、その状態遷移経路にしたが
って各有効状態に遷移する遷移系列を印加し、その遷移
の過程で各有効状態を含むテストパターンに含まれる外
部入力ＰＩの値を印加するようにしてもよい。なお、こ
のときの状態遷移経路として、各テストパターンに含ま
れる有効状態の全てを少なくとも１回通る最短経路を求
めるのが好ましく、この最短経路は求めることは、いわ
ゆる「巡回セールスマン問題」を解くことに帰着する。
【００２４】（２）無効状態を含む各テストパターンに
対応するテスト系列の印加 状態遷移モード切替信号ｔを「１」に設定して、無効状
態生成論理回路２０により各テストパターンに含まれる
無効状態に直接遷移させる。これにより状態レジスタ１
２がそのテストパターンに含まれる無効状態に設定され
る（ＳＲの値の設定）。次に、その無効状態を含むテス
トパターンに含まれるＰＩの値を外部入力ＰＩとして印
加する。
対応するテスト系列の印加 状態遷移モード切替信号ｔを「１」に設定して、無効状
態生成論理回路２０により各テストパターンに含まれる
無効状態に直接遷移させる。これにより状態レジスタ１
２がそのテストパターンに含まれる無効状態に設定され
る（ＳＲの値の設定）。次に、その無効状態を含むテス
トパターンに含まれるＰＩの値を外部入力ＰＩとして印
加する。
【００２５】このようなテスト系列の印加（ＳＲの値の
設定およびＰＩの値の印加）を、ステップＳ１２で生成
された無効状態を含むテストパターン（図８の番号ｋ＋
１１〜ｋ＋ｍのテストパターン）の全てについて行い、
各テスト系列の印加に対する外部出力ＰＯおよび状態出
力信号t_outを観測し、観測結果をそのテストパターン
に対する外部出力ＰＯおよび状態出力信号t_outの期待
値と比較する。
設定およびＰＩの値の印加）を、ステップＳ１２で生成
された無効状態を含むテストパターン（図８の番号ｋ＋
１１〜ｋ＋ｍのテストパターン）の全てについて行い、
各テスト系列の印加に対する外部出力ＰＯおよび状態出
力信号t_outを観測し、観測結果をそのテストパターン
に対する外部出力ＰＯおよび状態出力信号t_outの期待
値と比較する。
【００２６】無効状態生成論理回路２０により各無効状
態に直接遷移させることができるため、各無効状態への
状態遷移系列長の総和は、テストパターンに含まれる無
効状態数である。したがって、無効状態を含む全てのテ
ストパターンに対応するテスト系列長は、 {テストパターンに含まれる無効状態数}＋{無効状態を
含むテストパターン数｝ であり、最悪の場合でも無効状態を含むテストパターン
数の２倍である。
態に直接遷移させることができるため、各無効状態への
状態遷移系列長の総和は、テストパターンに含まれる無
効状態数である。したがって、無効状態を含む全てのテ
ストパターンに対応するテスト系列長は、 {テストパターンに含まれる無効状態数}＋{無効状態を
含むテストパターン数｝ であり、最悪の場合でも無効状態を含むテストパターン
数の２倍である。
【００２７】なお、無効状態生成論理回路２０のテスト
については、この回路は通常動作では用いないので、ス
テップＳ１４で選定された状態遷移経路にしたがって無
効状態を生成できることを確認できれば十分である。こ
の確認は、状態出力信号ｔ＿ｏｕｔの観測により行うこ
とができる。
については、この回路は通常動作では用いないので、ス
テップＳ１４で選定された状態遷移経路にしたがって無
効状態を生成できることを確認できれば十分である。こ
の確認は、状態出力信号ｔ＿ｏｕｔの観測により行うこ
とができる。
【００２８】＜１.３ 本手法と従来の手法との比較＞
以下、ＭＣＮＣ'９１のＦＳＭベンチマーク（ヤング(Sa
eyang Yang)、「LogicSynthesis and Optimization Ben
chmarks User Guide Version 3.0（論理合成および最
適化のベンチマークのユーザガイド 第３版）」 参
照）に対し本実施形態のテスト容易化設計方法（以下
「本手法」という）を適用した結果を、従来のテスト容
易化設計手法であるフルスキャン設計法（以下「スキャ
ン手法」という）およびパテル(Patel)らによるノンス
キャン設計法（以下「パテル手法」という）と比較しつ
つ説明する。なお、スキャン手法、パテル手法および本
手法の３手法をＭＣＮＣ'９１のＦＳＭベンチマークに
適用した結果等を示すデータの収集に際しては、論理合
成のコンピュータプログラムとしてメンターグラフィッ
ク社(Mentor Graphic Corporation)の"AutoLogic II"
（商標名）を、テストパターン生成アルゴリズムを実行
するコンピュータプログラムとしてサンライズテストシ
ステム社(Sun Rise Test Systems, Inc)の"Test Gen"
（商標名）をそれぞれ使用し、これらのプログラムを実
行するコンピュータとして富士通株式会社のワークステ
ーション"ＳＳ２０"（商標名）を使用した。
以下、ＭＣＮＣ'９１のＦＳＭベンチマーク（ヤング(Sa
eyang Yang)、「LogicSynthesis and Optimization Ben
chmarks User Guide Version 3.0（論理合成および最
適化のベンチマークのユーザガイド 第３版）」 参
照）に対し本実施形態のテスト容易化設計方法（以下
「本手法」という）を適用した結果を、従来のテスト容
易化設計手法であるフルスキャン設計法（以下「スキャ
ン手法」という）およびパテル(Patel)らによるノンス
キャン設計法（以下「パテル手法」という）と比較しつ
つ説明する。なお、スキャン手法、パテル手法および本
手法の３手法をＭＣＮＣ'９１のＦＳＭベンチマークに
適用した結果等を示すデータの収集に際しては、論理合
成のコンピュータプログラムとしてメンターグラフィッ
ク社(Mentor Graphic Corporation)の"AutoLogic II"
（商標名）を、テストパターン生成アルゴリズムを実行
するコンピュータプログラムとしてサンライズテストシ
ステム社(Sun Rise Test Systems, Inc)の"Test Gen"
（商標名）をそれぞれ使用し、これらのプログラムを実
行するコンピュータとして富士通株式会社のワークステ
ーション"ＳＳ２０"（商標名）を使用した。
【００２９】図９は、ＭＣＮＣ'９１のＦＳＭベンチマ
ークのうち今回の評価に使用したＦＳＭベンチマークの
特性、それらＦＳＭベンチマークを論理合成した結果、
および論理合成によって得られた順序回路に対して順序
回路用のテスト生成アルゴリズムを用いてテスト生成を
行った結果を示している。
ークのうち今回の評価に使用したＦＳＭベンチマークの
特性、それらＦＳＭベンチマークを論理合成した結果、
および論理合成によって得られた順序回路に対して順序
回路用のテスト生成アルゴリズムを用いてテスト生成を
行った結果を示している。
【００３０】図１０は、スキャン手法、パテル手法およ
び本手法を用いた場合のテスト生成結果を示している。
この図からわかるように、本手法は、テスト生成時間と
故障検出効率についてはスキャン手法と同じであり、テ
スト系列長については他の２つの手法よりも短い。
び本手法を用いた場合のテスト生成結果を示している。
この図からわかるように、本手法は、テスト生成時間と
故障検出効率についてはスキャン手法と同じであり、テ
スト系列長については他の２つの手法よりも短い。
【００３１】図１１は、スキャン手法、パテル手法およ
び本手法を用いた場合の面積オーバヘッドを示してい
る。本手法は、マルチプレクサのオーバヘッドについて
はスキャン手法と同じであり、パテル手法よりも大き
い。無効状態生成論理回路は本手法においてのみ存在す
る。図１１に示した無効状態生成論理回路の面積の単位
はゲート数であり、括弧内は図９に示した回路面積に対
する割合を示している。
び本手法を用いた場合の面積オーバヘッドを示してい
る。本手法は、マルチプレクサのオーバヘッドについて
はスキャン手法と同じであり、パテル手法よりも大き
い。無効状態生成論理回路は本手法においてのみ存在す
る。図１１に示した無効状態生成論理回路の面積の単位
はゲート数であり、括弧内は図９に示した回路面積に対
する割合を示している。
【００３２】＜１.４ 効果＞本実施形態のテスト容易
化設計方法（本手法）によれば、スキャン手法のように
状態レジスタをスキャン化レジスタとして動作させるの
ではなく、テストにおいて必要なＳＲの値を状態レジス
タ１２が構成する各ＦＦに直接に設定されるため、実動
作速度でテストを実行することができる。一方、上述の
比較からもわかるように、スキャン手法と同様、完全故
障検出効率が得られるとともに、テスト系列長の増大が
抑えられ、スキャン手法やパテル手法よりもテスト系列
長は短くなる。
化設計方法（本手法）によれば、スキャン手法のように
状態レジスタをスキャン化レジスタとして動作させるの
ではなく、テストにおいて必要なＳＲの値を状態レジス
タ１２が構成する各ＦＦに直接に設定されるため、実動
作速度でテストを実行することができる。一方、上述の
比較からもわかるように、スキャン手法と同様、完全故
障検出効率が得られるとともに、テスト系列長の増大が
抑えられ、スキャン手法やパテル手法よりもテスト系列
長は短くなる。
【００３３】＜２．実施形態２＞図１２は、本発明の第
２の実施形態（以下「実施形態２」という）である集積
回路のテスト容易化設計方法を示すフローチャートであ
る。本実施形態においても、実施形態１の場合と同様の
コントローラを設計の対象とする（図２参照）。
２の実施形態（以下「実施形態２」という）である集積
回路のテスト容易化設計方法を示すフローチャートであ
る。本実施形態においても、実施形態１の場合と同様の
コントローラを設計の対象とする（図２参照）。
【００３４】本実施形態の設計方法においても、実施形
態１と同様、設計対象であるコントローラの記述として
与えられるＦＳＭに対し論理合成を行い、コントローラ
の論理回路（図３）の記述データを得る（ステップＳ２
０）。次のステップＳ２２においても、実施形態１と同
様、コントローラの論理回路から状態レジスタ１２を除
いた回路（ＡＴＰＧ対象回路）に対して所定のテスト生
成アルゴリズムを適用することにより、テストパターン
集合を生成する。
態１と同様、設計対象であるコントローラの記述として
与えられるＦＳＭに対し論理合成を行い、コントローラ
の論理回路（図３）の記述データを得る（ステップＳ２
０）。次のステップＳ２２においても、実施形態１と同
様、コントローラの論理回路から状態レジスタ１２を除
いた回路（ＡＴＰＧ対象回路）に対して所定のテスト生
成アルゴリズムを適用することにより、テストパターン
集合を生成する。
【００３５】その後、上記テストパターン集合における
テストパターンに含まれる各有効状態へ遷移するための
遷移系列を生成する（ステップＳ２４）。この遷移系列
の生成過程において、各有効状態が遷移困難な状態か否
かを判定する。具体的には、最大遷移系列長を予め設定
しておき、或る有効状態への遷移するための遷移系列長
が最大遷移系列長よりも大きければその有効状態は遷移
困難状態であると判定する。または、これに代えて、最
大遷移系列生成時間を予め設定しておき、或る有効状態
への遷移系列を生成するのに要する時間が最大遷移系列
生成時間を越えると、その有効状態は遷移困難状態であ
ると判定するようにしてもよい。
テストパターンに含まれる各有効状態へ遷移するための
遷移系列を生成する（ステップＳ２４）。この遷移系列
の生成過程において、各有効状態が遷移困難な状態か否
かを判定する。具体的には、最大遷移系列長を予め設定
しておき、或る有効状態への遷移するための遷移系列長
が最大遷移系列長よりも大きければその有効状態は遷移
困難状態であると判定する。または、これに代えて、最
大遷移系列生成時間を予め設定しておき、或る有効状態
への遷移系列を生成するのに要する時間が最大遷移系列
生成時間を越えると、その有効状態は遷移困難状態であ
ると判定するようにしてもよい。
【００３６】次に、実施形態１と同様に前記テストパタ
ーン集合におけるテストパターンに含まれる無効状態を
求める。そして、リセット状態から出発して、これらの
無効状態とステップＳ２４で求めた遷移困難状態との全
てを通過する状態遷移経路を選定するとともに、状態遷
移モード切替信号ｔを導入し、ｔ＝１のときに、選定し
た状態遷移経路により各無効状態および各遷移困難状態
を通過できるように状態遷移を元のＦＳＭに追加する
（ステップＳ２６）。なお、ｔ＝０のときＦＳＭは各有
効状態を遷移するものとする。
ーン集合におけるテストパターンに含まれる無効状態を
求める。そして、リセット状態から出発して、これらの
無効状態とステップＳ２４で求めた遷移困難状態との全
てを通過する状態遷移経路を選定するとともに、状態遷
移モード切替信号ｔを導入し、ｔ＝１のときに、選定し
た状態遷移経路により各無効状態および各遷移困難状態
を通過できるように状態遷移を元のＦＳＭに追加する
（ステップＳ２６）。なお、ｔ＝０のときＦＳＭは各有
効状態を遷移するものとする。
【００３７】その後、このようにして元のＦＳＭに追加
された遷移の部分についてのみ論理合成を行う（ステッ
プＳ２８）。そしてこれにより得られた論理回路を、ス
テップＳ２０で得られたコントローラの論理回路に追加
する。このとき、ステップＳ２２でのテスト生成の際の
ＡＴＰＧ対象回路（図５）における疑似外部出力ＰＰＯ
を観測できるようにするために、これを状態出力信号t_
outとして外部に出力する構成とする。以上のようにし
てテスト容易化設計がなされたコントローラの論理回路
（テスト容易化論理回路）の構成は、実施形態１と同
様、図７に示すようになる。ただし、本実施形態におけ
る無効状態生成論理回路２０は、テストパターンに含ま
れる無効状態のみならず遷移困難状態をも生成する。す
なわち、ステップＳ２６で選定された状態遷移経路にし
たがってクロック信号（図示せず）が入力される毎に無
効状態または遷移困難状態を順次出力する。
された遷移の部分についてのみ論理合成を行う（ステッ
プＳ２８）。そしてこれにより得られた論理回路を、ス
テップＳ２０で得られたコントローラの論理回路に追加
する。このとき、ステップＳ２２でのテスト生成の際の
ＡＴＰＧ対象回路（図５）における疑似外部出力ＰＰＯ
を観測できるようにするために、これを状態出力信号t_
outとして外部に出力する構成とする。以上のようにし
てテスト容易化設計がなされたコントローラの論理回路
（テスト容易化論理回路）の構成は、実施形態１と同
様、図７に示すようになる。ただし、本実施形態におけ
る無効状態生成論理回路２０は、テストパターンに含ま
れる無効状態のみならず遷移困難状態をも生成する。す
なわち、ステップＳ２６で選定された状態遷移経路にし
たがってクロック信号（図示せず）が入力される毎に無
効状態または遷移困難状態を順次出力する。
【００３８】本実施形態におけるテストの実行は、遷移
困難状態を除く有効状態を含むテストパターンに対応す
るテスト系列の印加と、無効状態を含むテストパターン
および遷移困難状態を含むテストパターンに対応するテ
スト系列の印加との二つの部分からなる。前者は、実施
形態１における「（１）有効状態を含む各テストパター
ンに対応するテスト系列の印加」と同様の手順で行わ
れ、後者は「（２）無効状態を含む各テストパターンに
対応するテスト系列の印加」と同様の手順で行われる。
困難状態を除く有効状態を含むテストパターンに対応す
るテスト系列の印加と、無効状態を含むテストパターン
および遷移困難状態を含むテストパターンに対応するテ
スト系列の印加との二つの部分からなる。前者は、実施
形態１における「（１）有効状態を含む各テストパター
ンに対応するテスト系列の印加」と同様の手順で行わ
れ、後者は「（２）無効状態を含む各テストパターンに
対応するテスト系列の印加」と同様の手順で行われる。
【００３９】以上のような本実施形態によれば、テスト
対象のコントローラの状態を遷移困難状態へ遷移させる
ための状態遷移系列をテスト系列に含めずに、無効状態
生成論理回路２０によって直接に遷移困難状態に遷移さ
せることができる。このため、ステップＳ２２で生成さ
れたテストパターンに遷移困難な状態が含まれている場
合に、テスト系列長の長大化を回避することができる。
対象のコントローラの状態を遷移困難状態へ遷移させる
ための状態遷移系列をテスト系列に含めずに、無効状態
生成論理回路２０によって直接に遷移困難状態に遷移さ
せることができる。このため、ステップＳ２２で生成さ
れたテストパターンに遷移困難な状態が含まれている場
合に、テスト系列長の長大化を回避することができる。
【００４０】＜３．変形例＞ ＜３.１ 変形例１（図１３）＞前述のように、実施形
態１または２のテスト容易化論理回路に対する機能テス
トにおいて、状態レジスタ１２の状態（ＳＲの値）の同
じテストパターンが存在する場合、ＰＩの値の印加の際
に、状態レジスタ１２をその状態に固定しておけば、そ
れらのＰＩの値を次々に印加することができ、その結
果、テスト全体としてのテスト系列長が短縮化される。
このようなテストを実行するために、図１３に示すよう
に状態レジスタ１２にホールド信号Ｈを入力するための
外部端子を追加し、ホールド信号Ｈが「１」（アクティ
ブ）の間は、状態レジスタ１２への入力が変化しても状
態レジスタ１２に設定されている値がそのまま保持され
るようにするとよい。具体的には、ホールド信号Ｈ＝１
のときに状態レジスタへのクロック信号またはロードイ
ネーブル信号の供給を停止するようにすればよい。
態１または２のテスト容易化論理回路に対する機能テス
トにおいて、状態レジスタ１２の状態（ＳＲの値）の同
じテストパターンが存在する場合、ＰＩの値の印加の際
に、状態レジスタ１２をその状態に固定しておけば、そ
れらのＰＩの値を次々に印加することができ、その結
果、テスト全体としてのテスト系列長が短縮化される。
このようなテストを実行するために、図１３に示すよう
に状態レジスタ１２にホールド信号Ｈを入力するための
外部端子を追加し、ホールド信号Ｈが「１」（アクティ
ブ）の間は、状態レジスタ１２への入力が変化しても状
態レジスタ１２に設定されている値がそのまま保持され
るようにするとよい。具体的には、ホールド信号Ｈ＝１
のときに状態レジスタへのクロック信号またはロードイ
ネーブル信号の供給を停止するようにすればよい。
【００４１】＜３.２ 変形例２（図１４）＞実施形態
１および２のテスト容易化論理回路に対する機能テスト
において、故障を検出するために、テスト系列が印加さ
れて外部出力ＰＯが観測されるとともに、ステップＳ１
２またはＳ２２でのテスト生成の際のＡＴＰＧ対象回路
（図５）における疑似外部出力ＰＰＯが状態出力信号t_
outとして観測され、観測結果が期待値と比較される。
このとき状態出力信号t_outとして、マルチプレクサ２
２の出力信号が使用されている（図７、図１３）。この
場合、無効状態または遷移困難状態を含むテストパター
ンに対応するテスト系列を印加するときには、状態遷移
モード切替信号ｔは「１」に設定されていてマルチプレ
クサ２２は無効状態生成論理回路２０の出力信号を選択
しているが、上記擬似外部出力ＰＰＯに相当する状態出
力信号t_outを観測するためには、状態遷移モード切替
信号ｔを一時的に「０」に設定してマルチプレクサ２２
が次状態生成論理回路１０の出力信号を選択するように
しなければならない。これに対し、図１４に示すよう
に、マルチプレクサ２２の入力信号（次状態生成論理回
路１０および無効状態生成論理回路２０の出力信号）を
外部へ出力するための外部端子を設け、それらの信号を
状態出力信号t_outとしてもよい。このような構成によ
れば、外部端子の数が増えるが、無効状態または遷移困
難状態を含むテストパターンに対応するテストの実行途
中で状態遷移モード切替信号ｔを設定し直してマルチプ
レクサ２２の入力を切り替える必要はない。また、状態
出力信号t_outを観測することにより無効状態生成論理
回路２０の出力を直接に観測できるため、その動作のチ
ェックが容易となる。
１および２のテスト容易化論理回路に対する機能テスト
において、故障を検出するために、テスト系列が印加さ
れて外部出力ＰＯが観測されるとともに、ステップＳ１
２またはＳ２２でのテスト生成の際のＡＴＰＧ対象回路
（図５）における疑似外部出力ＰＰＯが状態出力信号t_
outとして観測され、観測結果が期待値と比較される。
このとき状態出力信号t_outとして、マルチプレクサ２
２の出力信号が使用されている（図７、図１３）。この
場合、無効状態または遷移困難状態を含むテストパター
ンに対応するテスト系列を印加するときには、状態遷移
モード切替信号ｔは「１」に設定されていてマルチプレ
クサ２２は無効状態生成論理回路２０の出力信号を選択
しているが、上記擬似外部出力ＰＰＯに相当する状態出
力信号t_outを観測するためには、状態遷移モード切替
信号ｔを一時的に「０」に設定してマルチプレクサ２２
が次状態生成論理回路１０の出力信号を選択するように
しなければならない。これに対し、図１４に示すよう
に、マルチプレクサ２２の入力信号（次状態生成論理回
路１０および無効状態生成論理回路２０の出力信号）を
外部へ出力するための外部端子を設け、それらの信号を
状態出力信号t_outとしてもよい。このような構成によ
れば、外部端子の数が増えるが、無効状態または遷移困
難状態を含むテストパターンに対応するテストの実行途
中で状態遷移モード切替信号ｔを設定し直してマルチプ
レクサ２２の入力を切り替える必要はない。また、状態
出力信号t_outを観測することにより無効状態生成論理
回路２０の出力を直接に観測できるため、その動作のチ
ェックが容易となる。
【００４２】＜３.３ 変形例３（図１５）＞本変形例
は、図１４に示した上記構成において、変形例１のよう
に、状態レジスタ１２にホールド信号Ｈを入力するため
の外部端子を追加し、ホールド信号Ｈが「１」（アクテ
ィブ）の間は、状態レジスタ１２への入力が変化しても
状態レジスタ１２に設定されている値がそのまま保持さ
れるようにしたものである（図１５参照）。これによ
り、ステップＳ１２またはステップＳ２２で生成される
テストパターン集合の中に状態レジスタ１２の状態（Ｓ
Ｒの値）の同じテストパターンが存在する場合に、テス
トを効率化することができる。
は、図１４に示した上記構成において、変形例１のよう
に、状態レジスタ１２にホールド信号Ｈを入力するため
の外部端子を追加し、ホールド信号Ｈが「１」（アクテ
ィブ）の間は、状態レジスタ１２への入力が変化しても
状態レジスタ１２に設定されている値がそのまま保持さ
れるようにしたものである（図１５参照）。これによ
り、ステップＳ１２またはステップＳ２２で生成される
テストパターン集合の中に状態レジスタ１２の状態（Ｓ
Ｒの値）の同じテストパターンが存在する場合に、テス
トを効率化することができる。
【００４３】＜３.４ 変形例４（図１６）＞パテル手
法では、既述のように、外部入力から状態レジスタの一
部のＦＦに値を設定できるようにしている。本変形例
は、実施形態１または２のテスト容易化設計方法におい
て、このようなパテル手法の考え方を導入したものであ
る。本変形例では、図１６に示すように、状態レジスタ
１２は、外部入力ＰＩから値を設定できるＦＦから構成
される第１の部分と、外部入力ＰＩから値を設定できな
いＦＦから構成される第２の部分とから成る。これに対
応して、マルチプレクサは、状態レジスタ１２の第１の
部分に信号を入力する第１のマルチプレクサ２５と、状
態レジスタ１２の第２の部分に信号を入力する第２のマ
ルチプレクサ２６とに分かれている。このような構成に
よれば、状態レジスタ１２に無効状態を設定する際に、
無効状態生成論理回路２０は状態レジスタ１２の第２の
部分のＦＦの値を生成するだけでよい。したがって、無
効状態生成論理回路２０の面積を上記の実施形態や変形
例の場合よりも小さくすることができる。このことは、
図１１に示した無効状態生成論理回路２０の面積と図１
７に示す無効状態生成論理回路２０の面積との比較から
も明らかである。ここで図１７は、既述のＭＣＮＣ'９
１のＦＳＭベンチマークに対して本変形例を適用した場
合における無効状態生成論理回路２０の面積を示すもの
である。
法では、既述のように、外部入力から状態レジスタの一
部のＦＦに値を設定できるようにしている。本変形例
は、実施形態１または２のテスト容易化設計方法におい
て、このようなパテル手法の考え方を導入したものであ
る。本変形例では、図１６に示すように、状態レジスタ
１２は、外部入力ＰＩから値を設定できるＦＦから構成
される第１の部分と、外部入力ＰＩから値を設定できな
いＦＦから構成される第２の部分とから成る。これに対
応して、マルチプレクサは、状態レジスタ１２の第１の
部分に信号を入力する第１のマルチプレクサ２５と、状
態レジスタ１２の第２の部分に信号を入力する第２のマ
ルチプレクサ２６とに分かれている。このような構成に
よれば、状態レジスタ１２に無効状態を設定する際に、
無効状態生成論理回路２０は状態レジスタ１２の第２の
部分のＦＦの値を生成するだけでよい。したがって、無
効状態生成論理回路２０の面積を上記の実施形態や変形
例の場合よりも小さくすることができる。このことは、
図１１に示した無効状態生成論理回路２０の面積と図１
７に示す無効状態生成論理回路２０の面積との比較から
も明らかである。ここで図１７は、既述のＭＣＮＣ'９
１のＦＳＭベンチマークに対して本変形例を適用した場
合における無効状態生成論理回路２０の面積を示すもの
である。
【００４４】＜３.５ 変形例５（図１８）＞本変形例
は、上記変形例４（図１６）に示した構成において、変
形例１と同様、状態レジスタ１２にホールド信号Ｈを入
力するための外部端子を追加し、ホールド信号Ｈが
「１」（アクティブ）の間は、状態レジスタ１２への入
力が変化しても状態レジスタ１２に設定されている値が
そのまま保持されるようにしたものである（図１８参
照）。これにより、前記テストパターン集合の中に状態
レジスタ１２の状態（ＳＲの値）が同じテストパターン
が存在する場合にテストを効率化することができる。
は、上記変形例４（図１６）に示した構成において、変
形例１と同様、状態レジスタ１２にホールド信号Ｈを入
力するための外部端子を追加し、ホールド信号Ｈが
「１」（アクティブ）の間は、状態レジスタ１２への入
力が変化しても状態レジスタ１２に設定されている値が
そのまま保持されるようにしたものである（図１８参
照）。これにより、前記テストパターン集合の中に状態
レジスタ１２の状態（ＳＲの値）が同じテストパターン
が存在する場合にテストを効率化することができる。
【００４５】＜３.６ 変形例６（図１９）＞本変形例
は、上記変形例４（図１６）に示した構成において、変
形例２と同様、マルチプレクサ２５、２６の入力信号
（すなわち、次状態生成論理回路１０および無効状態生
成論理回路２０の出力）を状態出力信号t_outとして外
部へ出力するようにしたものである（図１９参照）。こ
れにより、外部端子の数が増えるが、無効状態または遷
移困難状態を含むテストパターンに対応するテストの実
行途中で状態遷移モード切替信号ｔを設定し直してマル
チプレクサ２２の入力を切り替える必要がなくなる。ま
た、無効状態生成論理回路２０の出力を観測してその動
作をチェックすることも容易となる。
は、上記変形例４（図１６）に示した構成において、変
形例２と同様、マルチプレクサ２５、２６の入力信号
（すなわち、次状態生成論理回路１０および無効状態生
成論理回路２０の出力）を状態出力信号t_outとして外
部へ出力するようにしたものである（図１９参照）。こ
れにより、外部端子の数が増えるが、無効状態または遷
移困難状態を含むテストパターンに対応するテストの実
行途中で状態遷移モード切替信号ｔを設定し直してマル
チプレクサ２２の入力を切り替える必要がなくなる。ま
た、無効状態生成論理回路２０の出力を観測してその動
作をチェックすることも容易となる。
【００４６】＜３.７ 変形例７（図２０）＞本変形例
は、図１９に示した上記構成において、変形例１のよう
に、状態レジスタ１２にホールド信号Ｈを入力するため
の外部端子を追加し、ホールド信号Ｈが「１」（アクテ
ィブ）の間は、状態レジスタ１２への入力が変化しても
状態レジスタ１２に設定されている値がそのまま保持さ
れるようにしたものである（図２０参照）。このような
構成によれば、前記テストパターン集合の中に状態レジ
スタ１２の状態（ＳＲの値）の同じテストパターンが存
在する場合にテストを効率化することができる。
は、図１９に示した上記構成において、変形例１のよう
に、状態レジスタ１２にホールド信号Ｈを入力するため
の外部端子を追加し、ホールド信号Ｈが「１」（アクテ
ィブ）の間は、状態レジスタ１２への入力が変化しても
状態レジスタ１２に設定されている値がそのまま保持さ
れるようにしたものである（図２０参照）。このような
構成によれば、前記テストパターン集合の中に状態レジ
スタ１２の状態（ＳＲの値）の同じテストパターンが存
在する場合にテストを効率化することができる。
【００４７】＜３.８ 変形例８（図２１）＞図７に示
した構成において無効状態生成論理回路２０には状態レ
ジスタ１２の出力信号が入力され、無効状態生成論理回
路２０は、現在の状態に基づいて次の状態を示す信号す
なわち状態レジスタ１２に入力すべき信号を生成する。
これに対し本変形例は、図２１に示すように、無効状態
生成論理回路２１に、状態レジスタ１２の出力信号に加
えて外部入力ＰＩが入力される構成としたものであり、
無効状態生成論理回路２１は、現在の状態および外部入
力ＰＩに基づいて次の状態を示す信号を生成する。図１
６に示した変形例４は、本変形例の一態様として捉える
ことができる。すなわち、変形例４では第１マルチプレ
クサ２５に外部入力ＰＩが入力されているが、この外部
入力ＰＩは、一旦無効状態生成論理回路２０に入力さ
れ、無効状態生成論理回路２０をそのまま通過して第１
マルチプレクサ２５に入力されるものと考えれば、その
ような構成は図２１で表現される。
した構成において無効状態生成論理回路２０には状態レ
ジスタ１２の出力信号が入力され、無効状態生成論理回
路２０は、現在の状態に基づいて次の状態を示す信号す
なわち状態レジスタ１２に入力すべき信号を生成する。
これに対し本変形例は、図２１に示すように、無効状態
生成論理回路２１に、状態レジスタ１２の出力信号に加
えて外部入力ＰＩが入力される構成としたものであり、
無効状態生成論理回路２１は、現在の状態および外部入
力ＰＩに基づいて次の状態を示す信号を生成する。図１
６に示した変形例４は、本変形例の一態様として捉える
ことができる。すなわち、変形例４では第１マルチプレ
クサ２５に外部入力ＰＩが入力されているが、この外部
入力ＰＩは、一旦無効状態生成論理回路２０に入力さ
れ、無効状態生成論理回路２０をそのまま通過して第１
マルチプレクサ２５に入力されるものと考えれば、その
ような構成は図２１で表現される。
【００４８】＜４．集積回路のテスト容易化設計のため
のプログラムの提供＞以上において各実施形態および各
変形例として説明した集積回路のテスト容易化設計方法
は、ワークステーションなどのコンピュータが図１また
は図１２に対応する所定のプログラムを実行することに
より実現することができる。このようなプログラムは、
フロッピーディスクや、磁気テープ、ＣＤ−ＲＯＭ(Com
pact Disk−Read Only Memory)などのコンピュータ読み
取り可能な記録媒体に記録されて提供される。
のプログラムの提供＞以上において各実施形態および各
変形例として説明した集積回路のテスト容易化設計方法
は、ワークステーションなどのコンピュータが図１また
は図１２に対応する所定のプログラムを実行することに
より実現することができる。このようなプログラムは、
フロッピーディスクや、磁気テープ、ＣＤ−ＲＯＭ(Com
pact Disk−Read Only Memory)などのコンピュータ読み
取り可能な記録媒体に記録されて提供される。
【００４９】
【発明の効果】本発明によれば、状態レジスタを除いた
回路である組合せ回路に対するテストパターンに含まれ
る無効状態（または無効状態および遷移困難状態）を生
成する無効状態生成回路が集積回路内に追加され、無効
状態（または無効状態および遷移困難状態）を含むテス
トパターンに対応するテスト系列の印加の際には、無効
状態生成回路の出力信号により状態レジスタに値を設定
することができる。このため、コントローラのような順
序回路を含む集積回路のテストにおいて、テスト系列長
の長大化を回避しつつ完全故障検出効率を得ることがで
きる。しかも、フルスキャン設計法とは異なり、状態レ
ジスタをスキャン化して動作させるのではなく、状態レ
ジスタを構成する各ＦＦに内部回路から直接に値を入力
することによりテストにおいて必要な状態設定が可能で
あるため、実動作速度でテストを実行することができ
る。また、テストパターンに含まれる有効状態への設定
は通常動作の状態遷移によって行うことにより、テスト
容易化のために追加される回路はテストパターンに含ま
れる無効状態（または無効状態および遷移困難状態）の
設定のための回路のみとなるため、テスト容易化設計に
伴う面積オーバヘッドは比較的小さなものとなる。
回路である組合せ回路に対するテストパターンに含まれ
る無効状態（または無効状態および遷移困難状態）を生
成する無効状態生成回路が集積回路内に追加され、無効
状態（または無効状態および遷移困難状態）を含むテス
トパターンに対応するテスト系列の印加の際には、無効
状態生成回路の出力信号により状態レジスタに値を設定
することができる。このため、コントローラのような順
序回路を含む集積回路のテストにおいて、テスト系列長
の長大化を回避しつつ完全故障検出効率を得ることがで
きる。しかも、フルスキャン設計法とは異なり、状態レ
ジスタをスキャン化して動作させるのではなく、状態レ
ジスタを構成する各ＦＦに内部回路から直接に値を入力
することによりテストにおいて必要な状態設定が可能で
あるため、実動作速度でテストを実行することができ
る。また、テストパターンに含まれる有効状態への設定
は通常動作の状態遷移によって行うことにより、テスト
容易化のために追加される回路はテストパターンに含ま
れる無効状態（または無効状態および遷移困難状態）の
設定のための回路のみとなるため、テスト容易化設計に
伴う面積オーバヘッドは比較的小さなものとなる。
【図１】 本発明の一実施形態（実施形態１）である集
積回路のテスト容易化設計方法を示すフローチャート。
積回路のテスト容易化設計方法を示すフローチャート。
【図２】 実施形態１における設計対象であるコントロ
ーラを表す有限状態機械を示す図。
ーラを表す有限状態機械を示す図。
【図３】 実施形態１における設計対象であるコントロ
ーラの論理レベルでの構成を示すブロック図。
ーラの論理レベルでの構成を示すブロック図。
【図４】 実施形態１における設計対象であるコントロ
ーラの状態割当情報を示す図。
ーラの状態割当情報を示す図。
【図５】 実施形態１のテスト容易化設計の際のテスト
生成の対象となる組合せ回路を示すブロック図。
生成の対象となる組合せ回路を示すブロック図。
【図６】 実施形態１において前記有限状態機械に追加
される状態遷移を示す図。
される状態遷移を示す図。
【図７】 実施形態１のテスト容易化設計によって得ら
れる論理回路（テスト容易化論理回路）を示すブロック
図。
れる論理回路（テスト容易化論理回路）を示すブロック
図。
【図８】 実施形態１における前記組合せ回路に対する
テスト生成により得られる各テストパターンを示す図。
テスト生成により得られる各テストパターンを示す図。
【図９】 実施形態１のテスト容易化設計方法（本手
法）の評価のために使用したＭＣＮＣ'９１のＦＳＭベ
ンチマークの特性、論理合成の結果、および論理合成に
よって得られた順序回路に対して順序回路用テスト生成
アルゴリズムを使用してテスト生成を行った結果を示す
図。
法）の評価のために使用したＭＣＮＣ'９１のＦＳＭベ
ンチマークの特性、論理合成の結果、および論理合成に
よって得られた順序回路に対して順序回路用テスト生成
アルゴリズムを使用してテスト生成を行った結果を示す
図。
【図１０】 本手法および従来の手法を前記ＭＣＮＣ'
９１のＦＳＭベンチマークに適用した場合のテスト生成
の結果を示す図。
９１のＦＳＭベンチマークに適用した場合のテスト生成
の結果を示す図。
【図１１】 本手法および従来の手法を前記ＭＣＮＣ'
９１のＦＳＭベンチマークに適用した場合の面積オーバ
ヘッドを示す図。
９１のＦＳＭベンチマークに適用した場合の面積オーバ
ヘッドを示す図。
【図１２】 本発明の第２の実施形態（実施形態２）で
ある集積回路のテスト容易化設計方法を示すフローチャ
ート。
ある集積回路のテスト容易化設計方法を示すフローチャ
ート。
【図１３】 実施形態１および２の一変形例（変形例
１）であるテスト容易化設計方法によって得られる論理
回路を示すブロック図。
１）であるテスト容易化設計方法によって得られる論理
回路を示すブロック図。
【図１４】 実施形態１および２の第２の変形例（変形
例２）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例２）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図１５】 実施形態１および２の第３の変形例（変形
例３）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例３）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図１６】 実施形態１および２の第４の変形例（変形
例４）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例４）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図１７】 変形例４のテスト容易化設計方法を前記Ｍ
ＣＮＣ'９１のＦＳＭベンチマークに適用した場合にお
ける無効状態生成論理回路の面積を示す図。
ＣＮＣ'９１のＦＳＭベンチマークに適用した場合にお
ける無効状態生成論理回路の面積を示す図。
【図１８】 実施形態１および２の第５の変形例（変形
例５）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例５）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図１９】 実施形態１および２の第６の変形例（変形
例６）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例６）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図２０】 実施形態１および２の第７の変形例（変形
例７）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例７）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図２１】 実施形態１および２の第８の変形例（変形
例８）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
例８）であるテスト容易化設計方法によって得られる論
理回路を示すブロック図。
【図２２】 コントローラなどの順序回路の構成を示す
ブロック図。
ブロック図。
【図２３】 順序回路に従来例であるスキャン手法を適
用することにより得られる論理回路の構成を示すブロッ
ク図。
用することにより得られる論理回路の構成を示すブロッ
ク図。
【図２４】 順序回路にスキャン手法を適用した場合に
おけるテスト生成の対象となる組合せ回路を示す図。
おけるテスト生成の対象となる組合せ回路を示す図。
【図２５】 順序回路に従来例であるパテル手法を適用
することにより得られる論理回路の構成を示すブロック
図。
することにより得られる論理回路の構成を示すブロック
図。
【図２６】 図２２に示す構成を前提とする実施形態１
のテスト容易化設計により得られるテスト容易化論理回
路を示すブロック図。
のテスト容易化設計により得られるテスト容易化論理回
路を示すブロック図。
１０ …次状態生成論理回路 １２、１３ …状態レジスタ １４ …組合せ論理回路 ２０ …無効状態生成論理回路 ２２ …マルチプレクサ ２５ …第１のマルチプレクサ ２６ …第２のマルチプレクサ ＰＩ …外部入力 ＰＯ …外部出力 ｔ …状態遷移モード切替信号 t_out …状態出力信号 Ｒ …リセット信号 Ｈ …ホールド信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−134577（ＪＰ，Ａ) 特開 平４−147075（ＪＰ，Ａ) 特開 平６−259500（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G01R 31/28 G06F 17/50
Claims (14)
- 【請求項１】 有限状態機械として記述できる順序回路
であって状態レジスタと組合せ回路とから成り外部から
リセット信号によりリセット状態に設定できる順序回路
を含む集積回路において、 前記有限状態機械の状態遷移とは異なる状態遷移を行う
所定の状態遷移モードへの設定を可能とするモード切替
手段と、 外部から入力される所定の信号に基づき、前記状態レジ
スタに保持されている値を前記状態レジスタに入力され
る信号が変化してもそのまま前記レジスタに保持させる
ホールド手段とを備え、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成し、前記状態レジスタが表現できる状態のうち
前記有限状態機械がリセット状態から到達できない状態
として定義される無効状態であって前記テストパターン
集合の各テストパターンにおける前記状態レジスタの値
に対応する部分が示す無効状態の全てを通る状態遷移経
路を決定するという処理に基づき、前記モード切替手段
によって前記所定の状態遷移モードに設定されていると
きに前記状態遷移経路で遷移可能な全ての無効状態に遷
移させる無効状態生成回路を設け、 前記状態レジスタに設定すべき値を示す信号として前記
状態レジスタに入力される各信号を外部に出力するため
の観測用外部端子を備える、 ことを特徴とする集積回路。 - 【請求項２】 有限状態機械として記述できる順序回路
であって状態レジスタと組合せ回路とから成り外部から
リセット信号によりリセット状態に設定できる順序回路
を含む集積回路において、 前記有限状態機械の状態遷移とは異なる状態遷移を行う
所定の状態遷移モードへの設定を可能とするモード切替
手段を備え、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成し、前記状態レジスタが表現できる状態のうち
前記有限状態機械がリセット状態から到達できない状態
として定義される無効状態であって前記テストパターン
集合の各テストパターンにおける前記状態レジスタの値
に対応する部分が示す無効状態の全てを通る状態遷移経
路を決定するという処理に基づき、前記モード切替手段
によって前記所定の状態遷移モードに設定されていると
きに前記状態遷移経路で遷移可能な全ての無効状態に遷
移させる無効状態生成回路を設け、 前記状態レジスタに設定すべき値を示す信号として前記
状態レジスタに入力される各信号を外部に出力するため
の観測用外部端子を備え、 前記状態レジスタは、第１フリップフロップ群と第２フ
リップフロップ群とから成り、前記モード切替手段によ
って前記所定の状態遷移モードに設定されているときに
は、第１フリップフロップ群へ設定すべき値は外部入力
として供給され、第２フリップフロップ群に設定すべき
値は前記無効状態生成回路から供給されることを特徴と
する集積回路。 - 【請求項３】 有限状態機械として記述できる順序回路
であって状態レジスタと組合せ回路とから成り外部から
リセット信号によりリセット状態に設定できる順序回路
を含む集積回路において、 前記有限状態機械の状態遷移とは異なる状態遷移を行う
所定の状態遷移モードへの設定を可能とするモード切替
手段を備え、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成し、前記状態レジスタが表現できる状態のうち
前記有限状態機械がリセット状態から到達できない状態
として定義される無効状態であって前記テストパターン
集合の各テストパターンにおける前記状態レジスタの値
に対応する部分が示す無効状態の全てを通る状態遷移経
路を決定するという処理に基づき、前記モード切替手段
によって前記所定の状態遷移モードに設定されていると
きに前記状態遷移経路で遷移可能な全ての無効状態に遷
移させる無効状態生成回路を設け、 前記組合せ回路は、前記状態レジスタに設定されている
値によって示される現在の状態に基づき次の状態を示す
信号を生成する次状態生成回路を含み、 前記無効状態生成回路は、前記状態遷移経路で遷移可能
な全ての無効状態に遷移させるために前記状態レジスタ
に入力すべき信号を生成し、 前記モード切替手段は、外部から入力される所定の切替
信号に応じて、前記次状態生成回路によって生成される
信号と前記無効状態生成回路によって生成される信号と
のいずれかを選択し、選択した信号を前記状態レジスタ
に入力するマルチプレクサであり、 前記マルチプレクサの出力信号を外部に出力する端子で
あり、前記状態レジスタに設定すべき値を示す信号とし
て前記状態レジスタに入力される各信号を外部に出力す
るための観測用外部端子を備える、 ことを特徴とする集積回路。 - 【請求項４】 有限状態機械として記述できる順序回路
であって状態レジスタと組合せ回路とから成り外部から
リセット信号によりリセット状態に設定できる順序回路
を含む集積回路において、 前記有限状態機械の状態遷移とは異なる状態遷移を行う
所定の状態遷移モードへの設定を可能とするモード切替
手段を備え、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成し、前記状態レジスタが表現できる状態のうち
前記有限状態機械がリセット状態から到達できない状態
として定義される無効状態であって前記テストパターン
集合の各テストパターンにおける前記状態レジスタの値
に対応する部分が示す無効状態の全てを通る状態遷移経
路を決定するという処理に基づき、前記モード切替手段
によって前記所定の状態遷移モードに設定されていると
きに前記状態遷移経路で遷移可能な全ての無効状態に遷
移させる無効状態生成回路を設け、 前記組合せ回路は、前記状態レジスタに設定されている
値によって示される現在の状態に基づき次の状態を示す
信号を生成する次状態生成回路を含み、 前記無効状態生成回路は、前記状態遷移経路で遷移可能
な全ての無効状態に遷移させるために前記状態レジスタ
に入力すべき信号を生成し、 前記モード切替手段は、外部から入力される所定の切替
信号に応じて、前記次状態生成回路によって生成される
信号と前記無効状態生成回路によって生成される信号と
のいずれかを選択し、選択した信号を前記状態レジスタ
に入力するマルチプレクサであり、 前記マルチプレクサに対し前記次状態生成回路から入力
される信号および前記無効状態生成回路から入力される
信号を外部に出力し、前記状態レジスタに設定すべき値
を示す信号として前記状態レジスタに入力される各信号
を外部に出力するための観測用外部端子を備える、 ことを特徴とする集積回路。 - 【請求項５】 有限状態機械として記述できる順序回路
であって状態レジスタと組合せ回路とから成り外部から
リセット信号によりリセット状態に設定できる順序回路
を含む集積回路において、 前記有限状態機械の状態遷移とは異なる状態遷移を行う
所定の状態遷移モードへの設定を可能とするモード切替
手段を備え、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成し、前記状態レジスタが表現できる状態のうち
前記有限状態機械がリセット状態から到達できない状態
として定義される無効状態であって前記テストパターン
集合の各テストパターンにおける前記状態レジスタの値
に対応する部分が示す無効状態の全てを求め、前記有限
状態機械がリセット状態から到達できる状態として定義
される有効状態であって該有効状態への遷移系列長が所
定長以上または該有効状態への遷移系列を求めるための
処理量が所定量以上である有効状態を遷移困難状態とし
て求め、求めた前記無効状態および遷移困難状態の全て
を通る状態遷移経路を決定するという処理に基づき、前
記モード切替手段によって前記所定の状態遷移モードに
設定されているときに前記状態遷移経路で遷移可能な全
ての無効状態および遷移困難状態に遷移させる無効状態
生成回路を設け、 前記状態レジスタに設定すべき値を示す信号として前記
状態レジスタに入力される各信号を外部に出力するため
の観測用外部端子を備える、 ことを特徴とする集積回路。 - 【請求項６】 請求項５に記載の集積回路において、 前記組合せ回路は、前記状態レジスタに設定されている
値によって示される現在の状態に基づき次の状態を示す
信号を生成する次状態生成回路を含み、 前記無効状態生成回路は、前記状態遷移経路で遷移可能
な全ての無効状態および遷移困難状態に遷移させるため
に前記状態レジスタに入力すべき信号を生成し、 前記モード切替手段は、外部から入力される所定の切替
信号に応じて、前記次状態生成回路によって生成される
信号と前記無効状態生成回路によって生成される信号と
のいずれかを選択し、選択した信号を前記状態レジスタ
に入力するマルチプレクサである、 ことを特徴とする集積回路。 - 【請求項７】 請求項５に記載の集積回路において、 外部から入力される所定の信号に基づき、前記状態レジ
スタに保持されている値を前記状態レジスタに入力され
る信号が変化してもそのまま前記レジスタに保持させる
ホールド手段を更に備えることを特徴とする集積回路。 - 【請求項８】 請求項５に記載の集積回路において、 前記状態レジスタは、第１フリップフロップ群と第２フ
リップフロップ群とから成り、前記モード切替手段によ
って前記所定の状態遷移モードに設定されているときに
は、第１フリップフロップ群へ設定すべき値は外部入力
として供給され、第２フリップフロップ群に設定すべき
値は前記無効状態生成回路から供給されることを特徴と
する集積回路。 - 【請求項９】 請求項２または８に記載の集積回路にお
いて、 前記組合せ回路は、前記状態レジスタに設定されている
値によって示される現在の状態に基づき次の状態を示す
信号を生成する次状態生成回路を含み、 前記無効状態生成回路は、前記状態遷移経路で遷移可能
な全ての無効状態または全ての無効状態および遷移困難
状態に遷移させるために前記状態レジスタに入力すべき
信号を生成し、 前記モード切替手段は、第１マルチプレクサと第２マル
チプレクサとから成り、外部から入力される所定の切替
信号に応じて、第１マルチプレクサは前記次状態生成回
路によって生成される信号と外部入力として供給される
信号とのいずれかを選択して第１フリップフリップ群に
入力し、第２マルチプレクサは前記次状態生成回路によ
って生成される信号と前記無効状態生成回路によって生
成される信号とのいずれかを選択して第２フリップフリ
ップ群に入力する、 ことを特徴とする集積回路。 - 【請求項１０】 請求項９に記載の集積回路において、 前記観測用外部端子は、前記次状態生成回路から第１マ
ルチプレクサに入力される信号、前記次状態生成回路か
ら第２マルチプレクサに入力される信号、および前記無
効状態生成回路から第２マルチプレクサに入力される信
号を外部に出力する端子であることを特徴とする集積回
路。 - 【請求項１１】 請求項６に記載の集積回路において、 前記観測用外部端子は、前記マルチプレクサの出力信号
を外部に出力する端子であることを特徴とする集積回
路。 - 【請求項１２】 請求項６に記載の集積回路において、 前記観測用外部端子は、前記マルチプレクサに対し前記
次状態生成回路から入力される信号および前記無効状態
生成回路から入力される信号を外部に出力する端子であ
ることを特徴とする集積回路。 - 【請求項１３】 リセット状態を含む有限個の状態を有
する有限状態機械として記述される順序回路を含む集積
回路のテスト容易化設計方法において、 レジスタ転送レベルで記述された前記有限状態機械に対
して論理合成を行うことにより組合せ回路および状態レ
ジスタから成る論理回路を生成するステップと、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成するステップと、 前記有限状態機械がリセット状態から到達できる状態と
して定義される有効状態であって該有効状態への遷移系
列長が所定長以上または該有効状態への遷移系列を求め
るための処理量が所定量以上である有効状態を遷移困難
状態として求めるステップと、 前記状態レジスタが表現できる状態のうち前記有限状態
機械がリセット状態から到達できない状態として定義さ
れる無効状態であって前記テストパターン集合の各テス
トパターンにおける前記状態レジスタの値に対応する部
分が示す無効状態の全てを通るとともに前記遷移困難状
態の全てをも通る状態遷移経路を決定するステップと、 前記状態遷移経路で遷移可能な全ての無効状態および遷
移困難状態に遷移させる無効状態生成回路を生成し、該
無効状態生成回路を前記順序回路に追加するステップ
と、 を有することを特徴とするテスト容易化設計方法。 - 【請求項１４】 有限状態機械として記述できる順序回
路であって状態レジスタと組合せ回路とから成り外部か
らリセット信号によりリセット状態に設定できる順序回
路を含む集積回路に対するテスト容易化設計のためのプ
ログラムを記録したコンピュータ読み取り可能な記録媒
体において、 レジスタ転送レベルで記述された前記有限状態機械に対
して論理合成を行うことにより組合せ回路および状態レ
ジスタから成る論理回路を生成するステップと、 前記状態レジスタの状態が任意に設定可能かつ観測可能
であると仮定して前記組合せ回路に対し所定のテスト生
成アルゴリズムを適用することによりテストパターン集
合を生成するステップと、 前記有限状態機械がリセット状態から到達できる状態と
して定義される有効状態であって該有効状態への遷移系
列長が所定長以上または該有効状態への遷移系列を求め
るための処理量が所定量以上である有効状態を遷移困難
状態として求めるステップと、 前記状態レジスタが表現できる状態のうち前記有限状態
機械がリセット状態から到達できない状態として定義さ
れる無効状態であって前記テストパターン集合の各テス
トパターンにおける前記状態レジスタの値に対応する部
分が示す無効状態の全てを通るとともに前記遷移困難状
態の全てをも通る状態遷移経路を決定するステップと、 前記状態遷移経路で遷移可能な全ての無効状態および遷
移困難状態に遷移させる無効状態生成回路を生成し、該
無効状態生成回路を前記順序回路に追加するステップ
と、 を実行させるためのプログラムを記録したコンピュータ
読み取り可能な記録媒体。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33283297A JP3243207B2 (ja) | 1997-12-03 | 1997-12-03 | テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| TW087119211A TW380208B (en) | 1997-12-03 | 1998-11-19 | Testable integrated circuit, integrated circuit design-for-testability method, and computer-readable medium storing a program for implementing the design-for-testability method |
| EP98121985A EP0921406B1 (en) | 1997-12-03 | 1998-11-19 | Method and system for testing an integrated circuit |
| DE69830967T DE69830967T2 (de) | 1997-12-03 | 1998-11-19 | Verfahren und System zur Prüfung einer integrierten Schaltung |
| KR1019980052495A KR100351134B1 (ko) | 1997-12-03 | 1998-12-02 | 테스트가능집적회로,집적회로의테스트가능설계방법및,테스트가능설계방법을구현하는프로그램을저장한컴퓨터판독가능매체 |
| US09/203,372 US6334200B1 (en) | 1997-12-03 | 1998-12-02 | Testable integrated circuit, integrated circuit design-for-testability method, and computer-readable medium storing a program for implementing the design-for-testability method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33283297A JP3243207B2 (ja) | 1997-12-03 | 1997-12-03 | テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11166962A JPH11166962A (ja) | 1999-06-22 |
| JP3243207B2 true JP3243207B2 (ja) | 2002-01-07 |
Family
ID=18259309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33283297A Expired - Fee Related JP3243207B2 (ja) | 1997-12-03 | 1997-12-03 | テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6334200B1 (ja) |
| EP (1) | EP0921406B1 (ja) |
| JP (1) | JP3243207B2 (ja) |
| KR (1) | KR100351134B1 (ja) |
| DE (1) | DE69830967T2 (ja) |
| TW (1) | TW380208B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6389586B1 (en) * | 1998-01-05 | 2002-05-14 | Synplicity, Inc. | Method and apparatus for invalid state detection |
| JP3171182B2 (ja) * | 1999-02-23 | 2001-05-28 | 日本電気株式会社 | 機能合成方法，機能合成装置およびその記録媒体 |
| JP3349123B2 (ja) * | 1999-11-01 | 2002-11-20 | 株式会社半導体理工学研究センター | 集積回路及びその集積回路の回路設計方法 |
| US6618841B1 (en) * | 2000-11-06 | 2003-09-09 | Verplex Systems, Inc. | Non-assignable signal support during formal verification of circuit designs |
| JP2003100100A (ja) * | 2001-07-19 | 2003-04-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US7328385B2 (en) * | 2004-08-05 | 2008-02-05 | Seagate Technology Llc | Method and apparatus for measuring digital timing paths by setting a scan mode of sequential storage elements |
| US7376876B2 (en) * | 2004-12-23 | 2008-05-20 | Honeywell International Inc. | Test program set generation tool |
| US7958421B2 (en) * | 2007-08-16 | 2011-06-07 | Yardstick Research, Llc | Single-pass, concurrent-validation methods for generating test patterns for sequential circuits |
| KR101418520B1 (ko) * | 2008-07-02 | 2014-07-11 | 엠텍비젼 주식회사 | 상태의 변환 순서를 유동적으로 설정하기 위한 유한 상태기계를 구비하는 반도체 소자 및 방법 |
| US8584073B2 (en) | 2008-07-21 | 2013-11-12 | Synopsys, Inc. | Test design optimizer for configurable scan architectures |
| US8156395B2 (en) * | 2008-07-28 | 2012-04-10 | Yardstick Research, Llc | Methods for generating test patterns for sequential circuits |
| JP6191124B2 (ja) * | 2012-11-08 | 2017-09-06 | 株式会社ソシオネクスト | 半導体集積回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317200A (en) * | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| JPH03134577A (ja) | 1989-10-20 | 1991-06-07 | Fujitsu Ltd | テスト容易化回路 |
| JPH04147075A (ja) | 1990-10-09 | 1992-05-20 | Fujitsu Ltd | テスト容易化回路合成方法および合成回路 |
| JPH0627204A (ja) | 1992-07-07 | 1994-02-04 | Fujitsu Ltd | 集積回路テスト・モード設定方式 |
| JPH06138188A (ja) | 1992-10-23 | 1994-05-20 | Hitachi Ltd | セルフテストに適したレジスタ |
| US5539680A (en) * | 1994-08-03 | 1996-07-23 | Sun Microsystem, Inc. | Method and apparatus for analyzing finite state machines |
| US6074428A (en) * | 1994-10-19 | 2000-06-13 | Hewlett-Packard Company | Minimizing logic by resolving "don't care" output values in a finite state machine |
| US5528604A (en) * | 1995-01-18 | 1996-06-18 | Carnegie Mellon University | Test pattern generation for an electronic circuit using a transformed circuit description |
| JP2865136B2 (ja) * | 1996-11-11 | 1999-03-08 | 日本電気株式会社 | テスト考慮論理合成システム |
| JP2967749B2 (ja) * | 1997-03-07 | 1999-10-25 | 日本電気株式会社 | テスト容易化論理合成システム |
| US6059837A (en) * | 1997-12-30 | 2000-05-09 | Synopsys, Inc. | Method and system for automata-based approach to state reachability of interacting extended finite state machines |
-
1997
- 1997-12-03 JP JP33283297A patent/JP3243207B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-19 EP EP98121985A patent/EP0921406B1/en not_active Expired - Lifetime
- 1998-11-19 DE DE69830967T patent/DE69830967T2/de not_active Expired - Fee Related
- 1998-11-19 TW TW087119211A patent/TW380208B/zh active
- 1998-12-02 US US09/203,372 patent/US6334200B1/en not_active Expired - Fee Related
- 1998-12-02 KR KR1019980052495A patent/KR100351134B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990062713A (ko) | 1999-07-26 |
| EP0921406B1 (en) | 2005-07-27 |
| DE69830967T2 (de) | 2006-04-06 |
| EP0921406A2 (en) | 1999-06-09 |
| JPH11166962A (ja) | 1999-06-22 |
| KR100351134B1 (ko) | 2002-12-28 |
| US6334200B1 (en) | 2001-12-25 |
| TW380208B (en) | 2000-01-21 |
| EP0921406A3 (en) | 1999-12-08 |
| DE69830967D1 (de) | 2005-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Touba et al. | Test point insertion based on path tracing | |
| KR100502128B1 (ko) | 시스템 온-칩에서의 내장 코아를 테스트하기 위한 방법 및 구조 | |
| Pomeranz | On the generation of scan-based test sets with reachable states for testing under functional operation conditions | |
| US7475308B2 (en) | implementing deterministic based broken scan chain diagnostics | |
| US5583787A (en) | Method and data processing system for determining electrical circuit path delays | |
| US20020176288A1 (en) | Semiconductor integrated circuit device and test method thereof | |
| US6883150B2 (en) | Automatic manufacturing test case generation method and system | |
| JP3243207B2 (ja) | テスト容易な集積回路、集積回路のテスト容易化設計方法、および集積回路のテスト容易化設計のためのプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| JPH04278475A (ja) | 先読みパターン発生及びシミュレーションの方法及びシステム | |
| US20050149804A1 (en) | Device and method for testing integrated circuit | |
| US20050172188A1 (en) | Diagnostic method for detection of multiple defects in a Level Sensitive Scan Design (LSSD) | |
| US6735730B1 (en) | Integrated circuit with design for testability and method for designing the same | |
| Chakraborty et al. | On variable clock methods for path delay testing of sequential circuits | |
| US20020188904A1 (en) | Efficiency of fault simulation by logic backtracking | |
| US6105156A (en) | LSI tester for use in LSI fault analysis | |
| JPH11174126A (ja) | 論理回路の組込み自己検査パターン発生装置およびパタ ーン選定方法 | |
| Yang et al. | Test point insertion using functional flip-flops to drive control points | |
| Chen et al. | Configurable two-dimensional linear feedback shifter registers for parallel and serial built-in self-test | |
| JPH05119122A (ja) | スキヤン回路のテストパターン生成方法 | |
| Chen et al. | A novel test application scheme for high transition fault coverage and low test cost | |
| Chang et al. | Functional scan chain testing | |
| JP2000148813A (ja) | テスト容易化設計ルール検査装置 | |
| Rau et al. | A novel reseeding mechanism for pseudo-random testing of VLSI circuits | |
| Hosokawa et al. | A Low Power Oriented Multiple Target Test Generation Method for 2-Cycle Gate-Exhaustive Faults | |
| Pomeranz | Weak and Strong Non-Robust Tests for Functionally Possible Path Delay Faults |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |