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JP3240258B2 - 半導体装置、薄膜トランジスタ及びその製造方法、ならびに液晶表示装置及びその製造方法 - Google Patents

半導体装置、薄膜トランジスタ及びその製造方法、ならびに液晶表示装置及びその製造方法

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JP3240258B2
JP3240258B2 JP6503096A JP6503096A JP3240258B2 JP 3240258 B2 JP3240258 B2 JP 3240258B2 JP 6503096 A JP6503096 A JP 6503096A JP 6503096 A JP6503096 A JP 6503096A JP 3240258 B2 JP3240258 B2 JP 3240258B2
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film
wiring
silicon
semiconductor film
substrate
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淳 芳之内
康明 村田
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Sharp Corp
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Publication date
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Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、液晶ディスプレ
イ、イメージセンサ、太陽電池等に好適に用いられる半
導体装置、例えば薄膜トランジスタ、及びその製造方
法、ならびに、それらを用いた液晶表示装置及びその製
造方法に関するものである。 【０００２】 【従来の技術】近年、液晶ディスプレイやイメージセン
サ等の装置において、その外部実装駆動回路をディスプ
レイやイメージセンサと同一基板上に作り込む目的で、
透明絶縁性基板の上に薄膜トランジスタ等の半導体装置
を作製する必要性が高まっている。そのために、様々な
製造技術の開発が求められている。 【０００３】例えば、基板の上に薄膜トランジスタ（Ｔ
ＦＴ＝Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を
作製する場合に、ゲート電極をマスクにして素子形成領
域（活性領域）となる半導体膜に不純物イオンを注入
し、自己整合的にＮ型またはＰ型のソース／ドレイン領
域を形成する技術は、形成されるＴＦＴのチャネル長を
短くできて高性能化が容易なことから、その開発が進め
られている。 【０００４】 【発明が解決しようとする課題】製造される製品の低コ
スト化を実現するためには、基板として安価なガラス基
板を用いることが好ましいが、そのためには、ガラス基
板の耐熱性を考慮して、通常は約６００℃以下（好まし
くは約５００℃以下）でプロセスを実行する必要があ
る。しかし、このような低温で良好なシリコン半導体膜
を形成することは難しい。 【０００５】例えば、約６００℃或いはそれ以下の低温
で多結晶シリコン半導体膜を形成するには、通常は、多
結晶シリコン半導体膜を基板上に直接成膜するよりも、
まず非晶質シリコン半導体膜を基板上に成長させて、そ
の後にアニールによって非晶質シリコン半導体膜を結晶
化（固相成長）させて多結晶シリコン半導体膜を得るこ
とが好ましい。これは、そのようにすることによって、
結晶粒径が大きく良好な特性を有する多結晶シリコン半
導体膜が得られるからである。 【０００６】しかし、上記プロセスにおける結晶化のた
めには、通常は約６００℃で約１２時間以上（好ましく
は約２４時間程度）のアニール処理が必要である。ま
た、高い電界効果移動度や高い信頼性を有する半導体装
置を得るためには、より長時間の熱処理が必要である。 【０００７】しかし、アニール処理の長時間化は、スル
ープットを極めて低下させる。さらに、高いアニール温
度で長時間の処理を行うと、ガラス基板が、不可逆的な
熱収縮や反りを起こす恐れがある。これらの問題を解決
するためには、アニール温度をさらに低くする一方で処
理に要する時間を短くするという、相反する２つの問題
を同時に解決することが不可欠である。 【０００８】この問題に対する一つの解決策として、特
開平６−２４４１０３号公報には、ニッケル（Ｎｉ）等
の触媒材料を用いることによって、通常の結晶化温度よ
り低い温度で非晶質シリコン半導体膜の結晶化を行う技
術が記載されている。しかし、上記公報では、Ｎｉ原子
（触媒材料）そのものは半導体材料としてのシリコンに
とって好ましいものではないことがあわせて指摘されて
いる。そのため、得られる結晶性シリコン半導体膜やそ
れを利用して形成されるＴＦＴ等の半導体装置の高品質
化・高性能化のためには、一旦添加されて結晶化工程で
利用されたＮｉ原子（触媒材料）を除去する工程が必要
になる。 【０００９】或いは、そのような触媒元素の除去工程を
行わない場合には、触媒元素の導入濃度を、非晶質シリ
コン半導体膜の結晶化を助長するには十分でありながら
得られた結晶性シリコン半導体膜の中に残留してもその
特性に悪影響を及ぼさない程度に、制御する必要があ
る。しかし、そのような要求を満たす触媒元素濃度は一
般に微量であり、触媒元素濃度を精度良く制御して導入
工程を実現することは、非常に困難である。 【００１０】一方、上述の問題点に加えて、液晶ディス
プレイ等の製造コストを低減するために、製造工程で必
要とされるフォトリソグラフィーのマスク枚数を減らし
て、工程を簡略化することが強く望まれている。マスク
枚数を低減すれば、工程が簡略化できてスループット及
び歩留りが向上するので、コスト低減には非常に効果が
大きい。しかし、従来技術に示されている製造方法で
は、触媒元素の導入工程を実現するために通常より多く
のマスクが必要となり、製造工程の簡略化という上記課
題を実現することを困難にしている。 【００１１】本発明は上記課題を解決するために行われ
たものであり、その目的は、（１）量産性に優れて低コ
ストでありながら動作特性の良好な半導体装置或いは薄
膜トランジスタ、及びその製造方法を提供すること、な
らびに、（２）それらを利用して低コストでありながら
表示品位の高い液晶表示装置及びその製造方法を提供す
ること、である。 【００１２】 【課題を解決するための手段】本発明の半導体装置は、
基板と、該基板の上に形成された配線と、該配線に接続
されているシリコンを含有する結晶性半導体膜と、を備
えており、該結晶性半導体膜は該配線の構成材料を触媒
とするアニール工程によって結晶化されており、そのこ
とによって上記目的が達成される。 【００１３】ある実施形態では、前記配線の上に形成さ
れた絶縁膜をさらに備えており、前記結晶性半導体膜は
該絶縁膜に形成されたコンタクトホールを介して該配線
に接続されている。 【００１４】好ましくは、前記配線は、ニッケル、鉄、
コバルト及び白金からなるグループから選択された少な
くとも１つの材料を含む構成材料からなる単層膜或いは
多層膜である。 【００１５】本発明の薄膜トランジスタは、基板と、該
基板の上に形成された配線と、該配線に接続されている
シリコンを含有する結晶性半導体膜と、該結晶性半導体
膜の上に形成されているゲート絶縁膜と、該ゲート絶縁
膜の上に形成されているゲート電極と、を備えており、
該結晶性半導体膜は該配線の構成材料を触媒とするアニ
ール工程によって結晶化されていて、そのことによって
上記目的が達成される。 【００１６】ある実施形態では、前記配線の上に形成さ
れた絶縁膜をさらに備えており、前記結晶性半導体膜は
該絶縁膜に形成されたコンタクトホールを介して該配線
に接続されている。 【００１７】他の実施形態では、前記結晶性半導体膜は
ソース領域及びドレイン領域を含み、該ソース領域及び
該ドレイン領域には第III族元素或いは第Ｖ族元素が不
純物として選択的にドーピングされている。前記不純物
は前記ゲート電極をマスクとして自己整合的にドーピン
グされていてもよい。 【００１８】前記基板の上に前記配線と同一の工程で形
成された遮光膜をさらに備えていてもよい。 【００１９】好ましくは、前記配線は、ニッケル、鉄、
コバルト及び白金からなるグループから選択された少な
くとも１つ材料を含む構成材料からなる単層膜或いは多
層膜である。 【００２０】また、本発明の他の局面によれば、上述の
ような構成を有する薄膜トランジスタを備える液晶表示
装置が提供される。 【００２１】本発明の薄膜トランジスタの製造方法は、
基板の上に配線を形成する工程と、該配線に接続するよ
うに、シリコンを含有する非晶質相を含む半導体膜を形
成する工程と、該配線の構成材料を触媒として該非晶質
相を含む半導体膜の結晶化アニール処理を行ってシリコ
ンを含有する結晶性半導体膜を得る工程と、該結晶性半
導体膜の上にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜の上にゲート電極を形成する工程と、を包含して
おり、そのことによって上記目的が達成される。 【００２２】ある実施形態では、前記配線の上に絶縁膜
を形成する工程と、該絶縁膜にコンタクトホールを形成
して該コンタクトホールを介して前記結晶性半導体膜と
該配線とを接続する工程と、をさらに包含する。 【００２３】他の実施形態では、前記結晶性半導体膜の
所定の領域に第III族元素或いは第Ｖ族元素を不純物と
して選択的にドーピングして、ソース領域及びドレイン
領域を形成する工程をさらに包含する。好ましくは、前
記不純物は前記ゲート電極をマスクとして自己整合的に
ドーピングされている。 【００２４】さらに他の実施形態では、前記配線形成工
程で前記基板の上に遮光膜をさらに形成する。 【００２５】好ましくは、前記結晶化アニール処理の処
理温度が、４５０℃〜５８０℃である。 【００２６】また、好ましくは、前記配線は、ニッケ
ル、鉄、コバルト及び白金からなるグループから選択さ
れた少なくとも１つの材料を含む構成材料からなる単層
膜或いは多層膜である。 【００２７】さらに、本発明によれば、上述のような薄
膜トランジスタの製造方法を包含する液晶表示装置の製
造方法が提供される。 【００２８】以下、作用について説明する。 【００２９】本発明の半導体装置或いは薄膜トランジス
タは、上記構成を有することによって、少ない作製工程
で簡単に製造できる。例えば、製造工程で必要になるフ
ォトリソグラフィのマスク枚数も少なくてすむ。 【００３０】さらに、配線を、ニッケル、鉄、コバルト
及び白金の少なくとも１つを含む材料からなる単層膜或
いは多層膜とすることによって、非晶質相を含むシリコ
ン含有半導体膜の結晶化アニール処理において、これら
の配線と接触している部分から上記の材料を触媒として
作用させて結晶化させて、良好な結晶性半導体膜を得る
ことができる。これによって、特開平６−２４４１０３
号公報に示されているように、通常の非晶質シリコンの
結晶化温度より約２０℃〜約１５０℃低い温度のアニー
ルで、良好な結晶性を有するシリコン含有半導体膜を得
ることができる。アニール温度を下げることができれ
ば、耐熱性の低い安価なガラス基板を用いることができ
る。 【００３１】さらに、上記の構造では、結晶化のための
触媒材料が配線の構成材料を兼ねている。従って、触媒
元素の導入のための薄膜などを設ける場合とは違って、
半導体装置或いは薄膜トランジスタの製造後に触媒材料
を含む構成部分を除去する工程を行う必要がない。その
ために、製造工程を簡単にできる。また、触媒材料の導
入濃度を微妙に制御する必要がなく、形成されるデバイ
スの均一性に優れるとともに再現性もよくなり、量産に
適している。 【００３２】ニッケル、鉄、コバルト及び白金のバルク
抵抗率は、それぞれ約７．２μΩ・ｃｍ、約９．８μΩ
・ｃｍ、約６．４μΩ・ｃｍ、及び約１０．６μΩ・ｃ
ｍである。これらの値は、配線材料として一般によく用
いられるＴａ（約１５μΩ・ｃｍ）やＣｒ（約１７μΩ
・ｃｍ）に比べて小さく、従って配線の低抵抗化を実現
できる。 【００３３】基板上に配線を形成する際に同時に遮光膜
を形成すれば、製造工程を増やすことなく、耐光性に優
れた薄膜トランジスタを形成することができる。 【００３４】さらに、上記のような簡単な構成で結晶性
が良く動作特性の良好な薄膜トランジスタを用いること
により、安価で表示品位の高い液晶表示装置を容易かつ
安価に得ることができる。 【００３５】 【発明の実施の形態】 （第１の実施形態）図１を参照して、本発明の第１の実
施形態における薄膜トランジスタ（ＴＦＴ）１００を説
明する。図１は、ＴＦＴ１００の構成を示す断面図であ
る。 【００３６】ＴＦＴ１００は、絶縁性表面を有する基板
（以下では、「絶縁性基板」と称する）１の上に形成さ
れる。絶縁性基板１としては、ガラス基板や石英基板、
サファイア基板、或いは絶縁層を表面に形成した単結晶
シリコンウエハ基板などを使用することができる。 【００３７】絶縁性基板１としてガラス基板を用いる場
合には、基板１の中に含まれる不純物による悪影響を防
止するために、ＳｉＯ2膜やＳｉＮX膜等の絶縁膜からな
るコーティング膜（不図示）で、基板１の表面を被覆す
ることが好ましい。コーティング膜の厚さは、例えば約
１００ｎｍ〜約５００ｎｍとする。コーティング膜とし
ては、常圧ＣＶＤ法により約４３０℃でＳｉＨ4ガスと
Ｏ2ガスとを原料ガスとして用いて形成されるＳｉＯ2膜
や、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法或い
はリモートプラズマＣＶＤ法によって形成されるＳｉＯ
2膜を用いることができる。また、適切な方法で形成さ
れたＳｉＮX膜、Ａｌ2Ｏ3膜、或いはＴａ2Ｏ5膜を用い
ることもできる。さらには、上記の各種材料の膜を組み
合わせて用いても良い。 【００３８】絶縁性基板１の上には、所定の間隔をあけ
てソース配線２Ｓ及びドレイン配線２Ｄが設けられてい
る。これらのソース／ドレイン配線２Ｓ及び２Ｄは、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及び白
金（Ｐｔ）のうちの少なくとも１種類の元素を含む材料
の単層膜、またはそのような材料の膜を最表面層として
含む多層膜であり、例えばＮｉ単層膜、Ｎｉ／Ｍｏ積層
膜、Ｎｉ／Ｔａ積層膜などとする。ソース／ドレイン配
線２Ｓ及び２Ｄに導入されるＮｉ、Ｆｅ、Ｃｏ或いはＰ
ｔは、後述するシリコンを含む半導体膜の結晶化工程
で、結晶化を助長する触媒元素として機能する。なお、
これらのソース／ドレイン配線２Ｓ及び２Ｄの厚さは、
典型的には約２００ｎｍ〜約５００ｎｍとする。 【００３９】絶縁性基板１の表面、及びソース／ドレイ
ン配線２Ｓ及び２Ｄを覆うように、シリコンを含む半導
体膜３（以下では、「シリコン含有半導体膜」と称す
る）が形成されている。ここで、シリコン含有半導体膜
３の材料としては、ＳｉやＳｉＧｅ、またはリンやボロ
ンを含むシリコン半導体を用いることができる。以下で
は、シリコン含有半導体膜３として、最終的に多結晶シ
リコン膜３を得る。なお、シリコン含有半導体膜３の厚
さは、典型的には約３０ｎｍ〜約１５０ｎｍとする。 【００４０】多結晶シリコン膜３は、非晶質相を含む状
態で成膜した後に、アニール処理によって結晶化させ
る。このとき、結晶化の前の段階で半導体膜３の全体が
非晶質相である必要はなく、非晶質相を微結晶半導体膜
や非晶質相を含む多結晶半導体膜として形成してもよ
い。 【００４１】非晶質相を有するシリコン含有半導体膜３
は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガスとして
用いてプラズマＣＶＤ法により基板温度約２００℃〜約
３００℃で成膜するか、または、ＳｉＨ4ガスやＳｉ2Ｈ
6ガスを原料ガスとして用いて、減圧ＣＶＤ法により基
板温度約４００℃〜約５７０℃で成膜することができ
る。その後にアニール処理を行って、結晶化のための触
媒元素を含んでいるソース／ドレイン配線２Ｓ及び２Ｄ
と接触している部分から、シリコン含有半導体膜３の結
晶化を進展させる。この結晶化に際して、ソース／ドレ
イン配線２Ｓ及び２Ｄに含まれていた触媒元素はシリコ
ン含有半導体膜３の中に取り込まれ、さらに結晶成長の
先端部に偏在して、シリコン含有半導体膜３の結晶化を
助長する。 【００４２】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３の特性にとって好ましい存在ではなく、濃度
が高すぎるとデバイス特性に悪影響を及ぼす。上述の結
晶成長プロセスでは、シリコン含有半導体膜３はソース
／ドレイン配線２Ｓ及び２Ｄとの接触部分から結晶成長
するので、その成長先端部は、最終的にはソース配線２
Ｓとの接触部及びドレイン配線２Ｄとの接触部の中間に
位置することになり、その部分で触媒材料元素の濃度が
極めて高くなる。そこで、そのように触媒元素濃度の高
い部分が、後述するＴＦＴ１００のチャネル領域３Ｃに
相当する箇所（ゲート電極５の下）に位置しないように
することが好ましい。例えば、ソース／ドレイン配線２
Ｓ及び２Ｄの位置とゲート電極５の形成位置とを調整し
たり、ソース／ドレイン配線２Ｓ及び２Ｄとシリコン含
有半導体膜３との接触面積をお互いに異なったものにし
て実質的に結晶成長を制御したりすることによって、触
媒材料元素濃度の高い部分をソース領域或いはドレイン
領域のいずれかの側にシフトさせることができる。 【００４３】結晶化されたシリコン含有半導体膜３にレ
ーザ光やランプ光などの強光を照射すれば、その結晶性
をさらに改善できる。その光源として短波長のパルスレ
ーザを用いれば、下地の絶縁性基板１にダメージを与え
ることがなく、好ましい。例えば、ＸｅＣｌレーザ（波
長３０８ｎｍ）、ＫｒＦレーザ（波長２４８ｎｍ）、或
いはＡｒＦレーザ（波長１９３ｎｍ）等のエキシマレー
ザを用いることができる。 【００４４】結晶化されたシリコン含有半導体膜３は、
ソース配線２Ｓからドレイン配線２Ｄに至る領域が残る
ように島状にパターニングされている。パターニングさ
れたシリコン含有半導体膜３を覆うように、厚さが約５
０ｎｍ〜約１５０ｎｍのゲート絶縁膜４が形成されてい
る。ゲート絶縁膜４としては、例えば、常圧ＣＶＤ法に
より約４３０℃でＳｉＨ4ガスとＯ2ガスとを原料ガスと
して用いて形成されるＳｉＯ2膜を用いることができ
る。或いは、スパッタ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法或いはリモートプラズマＣＶＤ法によって形成され
るＳｉＯ2膜を、ゲート絶縁膜４として用いることもで
きる。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒ
ｔｈｏ−Ｓｉｌｉｃａｔｅ＝Ｓｉ（ＯＣ2Ｈ5）4ガス）
を用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によって
形成されたＳｉＯ2膜を用いれば、段差被覆性に優れた
ゲート絶縁膜４を形成することができる。或いは、上述
のＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いは
Ｔａ2Ｏ5膜、またはこれらを組み合わせて用いても良
い。 【００４５】ゲート絶縁膜４の上には、ゲート電極５が
形成されている。ゲート電極５は、厚さが約２００ｎｍ
〜約５００ｎｍであり、例えば、減圧ＣＶＤ法によって
形成された多結晶シリコン半導体膜或いは非晶質シリコ
ン半導体膜、またはプラズマＣＶＤ法によって形成され
た非晶質シリコン半導体膜或いは結晶性シリコン半導体
膜から形成する。これらのシリコン半導体膜を用いる場
合には、不純物を導入して低抵抗化する。または、Ｔａ
膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳｃなどのＡｌ
を含む金属膜をスパッタリング法によって上記の厚さに
形成して、これによってゲート電極５を形成してもよ
い。特に、Ａｌを含む金属膜は、低抵抗電極配線を形成
できるという点で好ましい。 【００４６】結晶化かつパターニングされたシリコン含
有半導体膜３には、ゲート電極５をマスクとして用い
て、不純物が例えば濃度約１×１０15ｃｍ-2〜約５×１
０15ｃｍ-2にドーピングされている。この結果、ゲート
電極５にマスクされて不純物がドープされない領域が、
形成されるＴＦＴ１００のチャネル領域３Ｃになり、一
方マスクされずにドープされる領域がＴＦＴ１００のソ
ース領域３Ｓ及びドレイン領域３Ｄとなる。形成される
ＴＦＴ１００がＮ型である場合には、ソース領域３Ｓ及
びドレイン領域３ＤがＮ型半導体になるように、シリコ
ン含有半導体膜３にＮ型不純物、例えばリンなどの第Ｖ
族元素をドープする。一方、形成されるＴＦＴ１００が
Ｐ型である場合には、Ｐ型不純物、例えばボロンなどの
第III族元素をドープする。 【００４７】ソース配線２Ｓ及びドレイン配線２Ｄの電
気的な取り出しは、ゲート電極５をマスクとしてゲート
絶縁膜４をエッチング除去することによって、行うこと
ができる。 【００４８】上記のような構成とすることによって、作
製工程が簡単なＴＦＴ１００を形成することができる。
以上の工程で必要になるフォトリソグラフィのマスク
は、ソース／ドレイン配線２Ｓ及び２Ｄの形成のための
マスク、シリコン含有半導体膜３のパターニングのため
のマスク、及びゲート電極５のパターニングのためのマ
スクの計３枚である。 【００４９】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース／ドレイン配線２
Ｓ及び２Ｄの構成材料として与えられるので、結晶化工
程の終了後に触媒材料を含む構成要素を除去する工程が
不必要である。 【００５０】（第２の実施形態）図２を参照して、本発
明の第２の実施形態における薄膜トランジスタ（ＴＦ
Ｔ）２００を説明する。図２は、ＴＦＴ２００の構成を
示す断面図である。 【００５１】図２のＴＦＴ２００と、先に説明した第１
の実施形態におけるＴＦＴ１００との相違点は、ＴＦＴ
２００では絶縁性基板１の表面にコーティング膜の機能
をかねる層間絶縁膜６が設けられている点である。これ
によって、コーティング膜の形成を省略することが可能
になる。なお、ＴＦＴ２００において、ＴＦＴ１００と
同じ構成要素には同じ参照符号を付けている。 【００５２】ＴＦＴ２００は、絶縁性基板１の上に形成
される。絶縁性基板１としては、ガラス基板や石英基
板、サファイア基板、或いは絶縁層を表面に形成した単
結晶シリコンウエハ基板などを使用することができる。 【００５３】絶縁性基板１の上には、所定の間隔をあけ
てソース配線２Ｓ及びドレイン配線２Ｄが設けられてい
る。これらのソース／ドレイン配線２Ｓ及び２Ｄは、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及び白
金（Ｐｔ）のうちの少なくとも１種類の元素を含む材料
の単層膜、またはそのような材料の膜を最表面層として
含む多層膜であり、例えばＮｉ単層膜、Ｎｉ／Ｍｏ積層
膜、Ｎｉ／Ｔａ積層膜などとする。ソース／ドレイン配
線２Ｓ及び２Ｄに導入されるＮｉ、Ｆｅ、Ｃｏ或いはＰ
ｔは、後述するシリコンを含む半導体膜の結晶化工程
で、結晶化を助長する触媒元素として機能する。なお、
これらのソース／ドレイン配線２Ｓ及び２Ｄの厚さは、
典型的には約２００ｎｍ〜約５００ｎｍとする。 【００５４】絶縁性基板１の表面、及びソース／ドレイ
ン配線２Ｓ及び２Ｄを覆うように、厚さ約１００ｎｍ〜
約５００ｎｍの層間絶縁膜６が形成されている。層間絶
縁膜６は、前述のように、基板１の中に含まれる不純物
による悪影響を防ぐためのコーティング膜としての機能
を兼ねるものである。なお、コーティング膜としての機
能を得るためには、層間絶縁膜６をＳｉＯ2膜或いはＳ
ｉＮx膜によって形成することが好ましい。 【００５５】層間絶縁膜６をＳｉＯ2膜によって形成す
る場合には、例えば、常圧ＣＶＤ法により約４３０℃で
ＳｉＨ4ガスとＯ2ガスとを原料ガスとして用いて形成す
ることができる。或いは、スパッタ法、常圧ＣＶＤ法、
減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモートプラズ
マＣＶＤ法によって形成してもよい。また、ＴＥＯＳを
用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によって形
成されたＳｉＯ2膜を用いれば、段差被覆性に優れた層
間絶縁膜６を形成することができる。或いは、上述のＳ
ｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いはＴａ
2Ｏ5膜、またはこれらを組み合わせて用いても良い。 【００５６】このような層間絶縁膜６を形成すれば、ソ
ース／ドレイン配線２Ｓ及び２Ｄとゲート電極５との交
差箇所での絶縁耐圧が向上するとともに、上記箇所に生
じる寄生容量の値を低減することができる。 【００５７】さらに、層間絶縁膜６のうちでソース／ド
レイン配線２Ｓ及び２Ｄの上に相当する位置には、エッ
チングによってコンタクトホール７Ｓ及び７Ｄを形成す
る。このコンタクトホール７Ｓ及び７Ｄを介して、後述
のシリコン含有半導体膜３がゲート／ドレイン配線２Ｓ
及び２Ｄに接触している。 【００５８】層間絶縁膜６の上には、シリコン含有半導
体膜３が形成されている。ここで、シリコン含有半導体
膜３の材料としては、ＳｉやＳｉＧｅ、またはリンやボ
ロンを含むシリコン半導体を用いることができる。以下
では、シリコン含有半導体膜３として、最終的に多結晶
シリコン膜３を得る。なお、シリコン含有半導体膜３の
厚さは、典型的には約３０ｎｍ〜約１５０ｎｍとする。 【００５９】多結晶シリコン膜３は、非晶質相を含む状
態で成膜した後に、アニール処理によって結晶化させ
る。このとき、結晶化の前の段階で半導体膜３の全体が
非晶質相である必要はなく、非晶質相を微結晶半導体膜
や非晶質相を含む多結晶半導体膜として形成してもよ
い。 【００６０】非晶質相を有するシリコン含有半導体膜３
は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガスとして
用いてプラズマＣＶＤ法により基板温度約２００℃〜約
３００℃で成膜するか、または、ＳｉＨ4ガスやＳｉ2Ｈ
6ガスを原料ガスとして用いて、減圧ＣＶＤ法により基
板温度約４００℃〜約５７０℃で成膜することができ
る。その後にアニール処理を行って、結晶化のための触
媒元素を含んでいるソース／ドレイン配線２Ｓ及び２Ｄ
と接触している部分から、シリコン含有半導体膜３の結
晶化を進展させる。この結晶化に際して、ソース／ドレ
イン配線２Ｓ及び２Ｄに含まれていた触媒元素はシリコ
ン含有半導体膜３の中に取り込まれ、さらに結晶成長の
先端部に偏在して、シリコン含有半導体膜３の結晶化を
助長する。 【００６１】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３の特性にとって好ましい存在ではなく、濃度
が高すぎるとデバイス特性に悪影響を及ぼす。上述の結
晶成長プロセスでは、シリコン含有半導体膜３はソース
／ドレイン配線２Ｓ及び２Ｄとの接触部分から結晶成長
するので、その成長先端部は、最終的にはソース配線２
Ｓとの接触部及びドレイン配線２Ｄとの接触部の中間に
位置することになり、その部分で触媒材料元素の濃度が
極めて高くなる。そこで、そのように触媒元素濃度の高
い部分が、後述するＴＦＴ１００のチャネル領域３Ｃに
相当する箇所（ゲート電極５の下）に位置しないように
することが好ましい。例えば、ソース／ドレイン配線２
Ｓ及び２Ｄの位置とゲート電極５の形成位置とを調整し
たり、ソース／ドレイン配線２Ｓ及び２Ｄとシリコン含
有半導体膜３との接触面積をお互いに異なったものにし
て実質的に結晶成長を制御したりすることによって、触
媒材料元素濃度の高い部分をソース領域或いはドレイン
領域のいずれかの側にシフトさせることができる。 【００６２】結晶化されたシリコン含有半導体膜３にレ
ーザ光やランプ光などの強光を照射すれば、その結晶性
をさらに改善できる。その光源として短波長のパルスレ
ーザを用いれば、下地の絶縁性基板１にダメージを与え
ることがなく、好ましい。例えば、ＸｅＣｌレーザ（波
長３０８ｎｍ）、ＫｒＦレーザ（波長２４８ｎｍ）、或
いはＡｒＦレーザ（波長１９３ｎｍ）等のエキシマレー
ザを用いることができる。 【００６３】結晶化されたシリコン含有半導体膜３は、
ソース配線２Ｓからドレイン配線２Ｄに至る領域が残る
ように島状にパターニングされている。パターニングさ
れたシリコン含有半導体膜３を覆うように、厚さが約５
０ｎｍ〜約１５０ｎｍのゲート絶縁膜４が形成されてい
る。ゲート絶縁膜４としては、例えば、常圧ＣＶＤ法に
より約４３０℃でＳｉＨ4ガスとＯ2ガスとを原料ガスと
して用いて形成されるＳｉＯ2膜を用いることができ
る。或いは、スパッタ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法或いはリモートプラズマＣＶＤ法によって形成され
るＳｉＯ2膜を、ゲート絶縁膜４として用いることもで
きる。また、ＴＥＯＳを用いて常圧ＣＶＤ法或いはプラ
ズマＣＶＤ法によって形成されたＳｉＯ2膜を用いれ
ば、段差被覆性に優れたゲート絶縁膜４を形成すること
ができる。或いは、上述のＳｉＯ2膜に代えて、ＳｉＮX
膜、Ａｌ2Ｏ3膜、或いはＴａ2Ｏ5膜、またはこれらを組
み合わせて用いても良い。 【００６４】ゲート絶縁膜４の上には、ゲート電極５が
形成されている。ゲート電極５は、厚さが約２００ｎｍ
〜約５００ｎｍであり、例えば、減圧ＣＶＤ法によって
形成された多結晶シリコン半導体膜或いは非晶質シリコ
ン半導体膜、またはプラズマＣＶＤ法によって形成され
た非晶質シリコン半導体膜或いは結晶性シリコン半導体
膜から形成する。これらのシリコン半導体膜を用いる場
合には、不純物を導入して低抵抗化する。または、Ｔａ
膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳｃなどのＡｌ
を含む金属膜をスパッタリング法によって上記の厚さに
形成して、これによってゲート電極５を形成してもよ
い。特に、Ａｌを含む金属膜は、低抵抗電極配線を形成
できるという点で好ましい。 【００６５】結晶化かつパターニングされたシリコン含
有半導体膜３には、ゲート電極５をマスクとして用い
て、不純物が例えば濃度約１×１０15ｃｍ-2〜約５×１
０15ｃｍ-2にドーピングされている。この結果、ゲート
電極５にマスクされて不純物がドープされない領域が、
形成されるＴＦＴ２００のチャネル領域３Ｃになり、一
方マスクされずにドープされる領域がＴＦＴ２００のソ
ース領域３Ｓ及びドレイン領域３Ｄとなる。形成される
ＴＦＴ２００がＮ型である場合には、ソース領域３Ｓ及
びドレイン領域３ＤがＮ型半導体になるように、シリコ
ン含有半導体膜３にＮ型不純物、例えばリンなどの第Ｖ
族元素をドープする。一方、形成されるＴＦＴ２００が
Ｐ型である場合には、Ｐ型不純物、例えばボロンなどの
第III族元素をドープする。 【００６６】ソース配線２Ｓ及びドレイン配線２Ｄの電
気的な取り出しは、ゲート電極５をマスクとしてゲート
絶縁膜４をエッチング除去することによって、行うこと
ができる。 【００６７】上記のような構成とすることによって、作
製工程が簡単なＴＦＴ２００を形成することができる。
以上の工程で必要になるフォトリソグラフィのマスク
は、ソース／ドレイン配線２Ｓ及び２Ｄの形成のための
マスク、コンタクトホール７Ｓ及び７Ｄを形成するため
のマスク、シリコン含有半導体膜３のパターニングのた
めのマスク、及びゲート電極５のパターニングのための
マスクの計４枚である。 【００６８】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース／ドレイン配線２
Ｓ及び２Ｄの構成材料として与えられるので、結晶化工
程の終了後に触媒材料を含む構成要素を除去する工程が
不必要である。 【００６９】（第３の実施形態）図３を参照して、本発
明の第３の実施形態における薄膜トランジスタ（ＴＦ
Ｔ）３００を説明する。図３は、ＴＦＴ３００の構成を
示す断面図である。 【００７０】図３のＴＦＴ３００と、先に説明した第２
の実施形態におけるＴＦＴ２００との相違点は、ＴＦＴ
３００の絶縁性基板１の表面には、ソース配線２Ｓとド
レイン配線２Ｄとの間に遮光膜２ＳＨが設けられている
点である。この遮光膜２ＳＨは、基板１の側から入射す
る光が、形成されるＴＦＴ３００に影響を及ぼすことを
防ぐものである。なお、ＴＦＴ３００において、ＴＦＴ
２００と同じ構成要素には同じ参照符号を付けている。 【００７１】ＴＦＴ３００は、絶縁性基板１の上に形成
される。絶縁性基板１としては、ガラス基板や石英基
板、サファイア基板、或いは絶縁層を表面に形成した単
結晶シリコンウエハ基板などを使用することができる。 【００７２】絶縁性基板１の上には、所定の間隔をあけ
てソース配線２Ｓ及びドレイン配線２Ｄが設けられてい
る。また、ソース／ドレイン配線２Ｓ及び２Ｄの間に
は、さらに遮光膜２ＳＨが形成されている。これらのソ
ース／ドレイン配線２Ｓ及び２Ｄと遮光膜２ＳＨは、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及び白
金（Ｐｔ）のうちの少なくとも１種類の元素を含む材料
の単層膜、またはそのような材料の膜を最表面層として
含む多層膜であり、例えばＮｉ単層膜、Ｎｉ／Ｍｏ積層
膜、Ｎｉ／Ｔａ積層膜などとする。ソース／ドレイン配
線２Ｓ及び２Ｄならびに遮光膜２ＳＨに導入されるＮ
ｉ、Ｆｅ、Ｃｏ或いはＰｔは、後述するシリコンを含む
半導体膜の結晶化工程で、結晶化を助長する触媒元素と
して機能する。なお、これらのソース／ドレイン配線２
Ｓ及び２Ｄならびに遮光膜２ＳＨの厚さは、典型的には
約２００ｎｍ〜約５００ｎｍとする。 【００７３】絶縁性基板１の表面、ソース／ドレイン配
線２Ｓ及び２Ｄ、及び遮光膜２ＳＨを覆うように、厚さ
約１００ｎｍ〜約５００ｎｍの層間絶縁膜６が形成され
ている。層間絶縁膜６は、前述のように、基板１の中に
含まれる不純物による悪影響を防ぐためのコーティング
膜としての機能を兼ねるものである。なお、コーティン
グ膜としての機能を得るためには、層間絶縁膜６をＳｉ
Ｏ2膜或いはＳｉＮx膜によって形成することが好まし
い。 【００７４】層間絶縁膜６をＳｉＯ2膜によって形成す
る場合には、例えば、常圧ＣＶＤ法により約４３０℃で
ＳｉＨ4ガスとＯ2ガスとを原料ガスとして用いて形成す
ることができる。或いは、スパッタ法、常圧ＣＶＤ法、
減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモートプラズ
マＣＶＤ法によって形成してもよい。また、ＴＥＯＳを
用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によって形
成されたＳｉＯ2膜を用いれば、段差被覆性に優れた層
間絶縁膜６を形成することができる。或いは、上述のＳ
ｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いはＴａ
2Ｏ5膜、またはこれらを組み合わせて用いても良い。 【００７５】このような層間絶縁膜６を形成すれば、ソ
ース／ドレイン配線２Ｓ及び２Ｄとゲート電極５との交
差箇所での絶縁耐圧が向上するとともに、上記箇所に生
じる寄生容量の値を低減することができる。 【００７６】さらに、層間絶縁膜６のうちでソース／ド
レイン配線２Ｓ及び２Ｄの上に相当する位置には、エッ
チングによってコンタクトホール７Ｓ及び７Ｄを形成す
る。このコンタクトホール７Ｓ及び７Ｄを介して、後述
のシリコン含有半導体膜３がゲート／ドレイン配線２Ｓ
及び２Ｄに接触している。 【００７７】層間絶縁膜６の上には、シリコン含有半導
体膜３が形成されている。ここで、シリコン含有半導体
膜３の材料としては、ＳｉやＳｉＧｅ、またはリンやボ
ロンを含むシリコン半導体を用いることができる。以下
では、シリコン含有半導体膜３として、最終的に多結晶
シリコン膜３を得る。なお、シリコン含有半導体膜３の
厚さは、典型的には約３０ｎｍ〜約１５０ｎｍとする。 【００７８】多結晶シリコン膜３は、非晶質相を含む状
態で成膜した後に、アニール処理によって結晶化させ
る。このとき、結晶化の前の段階で半導体膜３の全体が
非晶質相である必要はなく、非晶質相を微結晶半導体膜
や非晶質相を含む多結晶半導体膜として形成してもよ
い。 【００７９】非晶質相を有するシリコン含有半導体膜３
は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガスとして
用いてプラズマＣＶＤ法により基板温度約２００℃〜約
３００℃で成膜するか、または、ＳｉＨ4ガスやＳｉ2Ｈ
6ガスを原料ガスとして用いて、減圧ＣＶＤ法により基
板温度約４００℃〜約５７０℃で成膜することができ
る。その後にアニール処理を行って、結晶化のための触
媒元素を含んでいるソース／ドレイン配線２Ｓ及び２Ｄ
と接触している部分から、シリコン含有半導体膜３の結
晶化を進展させる。この結晶化に際して、ソース／ドレ
イン配線２Ｓ及び２Ｄに含まれていた触媒元素はシリコ
ン含有半導体膜３の中に取り込まれ、さらに結晶成長の
先端部に偏在して、シリコン含有半導体膜３の結晶化を
助長する。 【００８０】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３の特性にとって好ましい存在ではなく、濃度
が高すぎるとデバイス特性に悪影響を及ぼす。上述の結
晶成長プロセスでは、シリコン含有半導体膜３はソース
／ドレイン配線２Ｓ及び２Ｄとの接触部分から結晶成長
するので、その成長先端部は、最終的にはソース配線２
Ｓとの接触部及びドレイン配線２Ｄとの接触部の中間に
位置することになり、その部分で触媒材料元素の濃度が
極めて高くなる。そこで、そのように触媒元素濃度の高
い部分が、後述するＴＦＴ３００のチャネル領域３Ｃに
相当する箇所（ゲート電極５の下）に位置しないように
することが好ましい。例えば、ソース／ドレイン配線２
Ｓ及び２Ｄの位置とゲート電極５の形成位置とを調整し
たり、ソース／ドレイン配線２Ｓ及び２Ｄとシリコン含
有半導体膜３との接触面積をお互いに異なったものにし
て実質的に結晶成長を制御したりすることによって、触
媒材料元素濃度の高い部分をソース領域或いはドレイン
領域のいずれかの側にシフトさせることができる。 【００８１】結晶化されたシリコン含有半導体膜３にレ
ーザ光やランプ光などの強光を照射すれば、その結晶性
をさらに改善できる。その光源として短波長のパルスレ
ーザを用いれば、下地の絶縁性基板１にダメージを与え
ることがなく、好ましい。例えば、ＸｅＣｌレーザ（波
長３０８ｎｍ）、ＫｒＦレーザ（波長２４８ｎｍ）、或
いはＡｒＦレーザ（波長１９３ｎｍ）等のエキシマレー
ザを用いることができる。 【００８２】結晶化されたシリコン含有半導体膜３は、
ソース配線２Ｓからドレイン配線２Ｄに至る領域が残る
ように島状にパターニングされている。そして、パター
ニングされたシリコン含有半導体膜３を覆うように、厚
さが約５０ｎｍ〜約１５０ｎｍのゲート絶縁膜４が形成
されている。ゲート絶縁膜４としては、例えば、常圧Ｃ
ＶＤ法により約４３０℃でＳｉＨ4ガスとＯ2ガスとを原
料ガスとして用いて形成されるＳｉＯ2膜を用いること
ができる。或いは、スパッタ法、減圧ＣＶＤ法、プラズ
マＣＶＤ法或いはリモートプラズマＣＶＤ法によって形
成されるＳｉＯ2膜を、ゲート絶縁膜４として用いるこ
ともできる。また、ＴＥＯＳを用いて常圧ＣＶＤ法或い
はプラズマＣＶＤ法によって形成されたＳｉＯ2膜を用
いれば、段差被覆性に優れたゲート絶縁膜４を形成する
ことができる。或いは、上述のＳｉＯ2膜に代えて、Ｓ
ｉＮX膜、Ａｌ2Ｏ3膜、或いはＴａ2Ｏ5膜、またはこれ
らを組み合わせて用いても良い。 【００８３】ゲート絶縁膜４の上には、ゲート電極５が
形成されている。ゲート電極５は、厚さが約２００ｎｍ
〜約５００ｎｍであり、例えば、減圧ＣＶＤ法によって
形成された多結晶シリコン半導体膜或いは非晶質シリコ
ン半導体膜、またはプラズマＣＶＤ法によって形成され
た非晶質シリコン半導体膜或いは結晶性シリコン半導体
膜から形成する。これらのシリコン半導体膜を用いる場
合には、不純物を導入して低抵抗化する。または、Ｔａ
膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳｃなどのＡｌ
を含む金属膜をスパッタリング法によって上記の厚さに
形成して、これによってゲート電極５を形成してもよ
い。特に、Ａｌを含む金属膜は、低抵抗電極配線を形成
できるという点で好ましい。 【００８４】結晶化かつパターニングされたシリコン含
有半導体膜３には、ゲート電極５をマスクとして用い
て、不純物が例えば濃度約１×１０15ｃｍ-2〜約５×１
０15ｃｍ-2にドーピングされている。この結果、ゲート
電極５にマスクされて不純物がドープされない領域が、
形成されるＴＦＴ２００のチャネル領域３Ｃになり、一
方マスクされずにドープされる領域がＴＦＴ２００のソ
ース領域３Ｓ及びドレイン領域３Ｄとなる。形成される
ＴＦＴ２００がＮ型である場合には、ソース領域３Ｓ及
びドレイン領域３ＤがＮ型半導体になるように、シリコ
ン含有半導体膜３にＮ型不純物、例えばリンなどの第Ｖ
族元素をドープする。一方、形成されるＴＦＴ２００が
Ｐ型である場合には、Ｐ型不純物、例えばボロンなどの
第III族元素をドープする。 【００８５】ソース配線２Ｓ及びドレイン配線２Ｄの電
気的な取り出しは、ゲート電極５をマスクとしてゲート
絶縁膜４をエッチング除去することによって、行うこと
ができる。 【００８６】上記のような構成とすることによって、作
製工程が簡単なＴＦＴ３００を形成することができる。
以上の工程で必要になるフォトリソグラフィのマスク
は、ソース／ドレイン配線２Ｓ及び２Ｄと遮光膜２ＳＨ
との形成のためのマスク、コンタクトホール７Ｓ及び７
Ｄを形成するためのマスク、シリコン含有半導体膜３の
パターニングのためのマスク、及びゲート電極５のパタ
ーニングのためのマスクの計４枚である。 【００８７】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース／ドレイン配線２
Ｓ及び２Ｄの構成材料として与えられるので、結晶化工
程の終了後に触媒材料を含む構成要素を除去する工程が
不必要である。 【００８８】さらに、ソース／ドレイン配線２Ｓ及び２
Ｄと同一工程で形成できる遮光膜２ＳＨを設けることに
よって、耐光性に優れたＴＦＴ３００を得ることができ
る。 【００８９】（第４の実施形態）図４（ａ）〜（ｇ）の
断面図を参照して、本発明に従ったＴＦＴ４００の製造
方法を説明する。図４（ａ）〜（ｇ）において、これま
でに説明した実施形態においてと同じ構成要素には、同
じ参照符号を付けている。 【００９０】ＴＦＴ４００は、絶縁性基板１の上に形成
される。絶縁性基板１としては、ガラス基板や石英基
板、サファイア基板、或いは絶縁層を表面に形成した単
結晶シリコンウエハ基板などを使用することができる。 【００９１】まず、絶縁性基板１の上に、ニッケル（Ｎ
ｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及び白金（Ｐｔ）
のうちの少なくとも１種類の元素を含む材料の単層膜、
またはそのような材料の膜を最表面層として含む多層
膜、例えばＮｉ単層膜、Ｎｉ／Ｍｏ積層膜、Ｎｉ／Ｔａ
積層膜などを、スパッタリング法や蒸着法によって形成
する。その後に、フォトリソグラフィ及びエッチングに
よって上記の単層膜或いは多層膜をパターニングして、
図４（ａ）に示すように所定の間隔をあけてソース配線
２Ｓ及びドレイン配線２Ｄを設ける。ソース／ドレイン
配線２Ｓ及び２Ｄに導入されるＮｉ、Ｆｅ、Ｃｏ或いは
Ｐｔは、後述するシリコンを含む半導体膜の結晶化工程
で、結晶化を助長する触媒元素として機能する。なお、
これらのソース／ドレイン配線２Ｓ及び２Ｄの厚さは、
典型的には約２００ｎｍ〜約５００ｎｍとする。 【００９２】続いて、図４（ｂ）に示すように、絶縁性
基板１の表面とソース／ドレイン配線２Ｓ及び２Ｄとを
覆うように、厚さ約１００ｎｍ〜約５００ｎｍの層間絶
縁膜６を形成する。層間絶縁膜６は、これまでの実施形
態の説明の中で述べたように、基板１の中に含まれる不
純物による悪影響を防ぐためのコーティング膜としての
機能を兼ねるものである。なお、コーティング膜として
の機能を得るためには、層間絶縁膜６をＳｉＯ2膜或い
はＳｉＮx膜によって形成することが好ましい。 【００９３】層間絶縁膜６をＳｉＯ2膜によって形成す
る場合には、例えば、常圧ＣＶＤ法により約４３０℃で
ＳｉＨ4ガスとＯ2ガスとを原料ガスとして用いて形成す
ることができる。或いは、スパッタ法、常圧ＣＶＤ法、
減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモートプラズ
マＣＶＤ法によって形成してもよい。また、ＴＥＯＳを
用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によって形
成されたＳｉＯ2膜を用いれば、段差被覆性に優れた層
間絶縁膜６を形成することができる。或いは、上述のＳ
ｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いはＴａ
2Ｏ5膜、またはこれらを組み合わせて用いても良い。 【００９４】このような層間絶縁膜６を形成すれば、ソ
ース／ドレイン配線２Ｓ及び２Ｄとゲート電極５との交
差箇所での絶縁耐圧が向上するとともに、上記箇所に生
じる寄生容量の値を低減することができる。 【００９５】さらに、図４（ｃ）に示すように、層間絶
縁膜６のうちでソース／ドレイン配線２Ｓ及び２Ｄの上
に相当する位置には、エッチングによってコンタクトホ
ール７Ｓ及び７Ｄを形成する。 【００９６】次に、図４（ｄ）に示すように、層間絶縁
膜６の上にシリコン含有半導体膜３を形成する。ここ
で、シリコン含有半導体膜３の材料としては、ＳｉやＳ
ｉＧｅ、またはリンやボロンを含むシリコン半導体を用
いることができる。以下では、シリコン含有半導体膜３
として、最終的に多結晶シリコン膜３を得る。なお、シ
リコン含有半導体膜３の厚さは、典型的には約３０ｎｍ
〜約１５０ｎｍとする。 【００９７】多結晶シリコン膜３は、非晶質相を含む状
態で成膜した後に、アニール処理によって結晶化させ
る。このとき、結晶化の前の段階で半導体膜３の全体が
非晶質相である必要はなく、非晶質相を微結晶半導体膜
や非晶質相を含む多結晶半導体膜として形成してもよ
い。 【００９８】非晶質相を有するシリコン含有半導体膜３
は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガスとして
用いてプラズマＣＶＤ法により基板温度約２００℃〜約
３００℃で成膜するか、または、ＳｉＨ4ガスやＳｉ2Ｈ
6ガスを原料ガスとして用いて、減圧ＣＶＤ法により基
板温度約４００℃〜約５７０℃で成膜することができ
る。その後にアニール処理を行って、結晶化のための触
媒元素を含んでいるソース／ドレイン配線２Ｓ及び２Ｄ
と接触している部分から、シリコン含有半導体膜３の結
晶化を進展させる。この結晶化に際して、ソース／ドレ
イン配線２Ｓ及び２Ｄに含まれていた触媒元素はシリコ
ン含有半導体膜３の中に取り込まれ、さらに結晶成長の
先端部に偏在して、シリコン含有半導体膜３の結晶化を
助長する。このような触媒元素を利用することによっ
て、通常の非晶質シリコンの結晶化温度（約６００℃）
よりも約２０℃〜約１５０℃低いアニール温度で、良好
な結晶性シリコン半導体膜を得ることができる。 【００９９】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３の特性にとって好ましい存在ではなく、濃度
が高すぎるとデバイス特性に悪影響を及ぼす。上述の結
晶成長プロセスでは、シリコン含有半導体膜３はソース
／ドレイン配線２Ｓ及び２Ｄとの接触部分から結晶成長
するので、その成長先端部は、最終的にはソース配線２
Ｓとの接触部及びドレイン配線２Ｄとの接触部の中間に
位置することになり、その部分で触媒材料元素の濃度が
極めて高くなる。そこで、そのように触媒元素濃度の高
い部分が、後述するＴＦＴ３００のチャネル領域３Ｃに
相当する箇所（ゲート電極５の下）に位置しないように
することが好ましい。例えば、ソース／ドレイン配線２
Ｓ及び２Ｄの位置とゲート電極５の形成位置とを調整し
たり、ソース／ドレイン配線２Ｓ及び２Ｄとシリコン含
有半導体膜３との接触面積をお互いに異なったものにし
て実質的に結晶成長を制御したりすることによって、触
媒材料元素濃度の高い部分をソース領域或いはドレイン
領域のいずれかの側にシフトさせることができる。 【０１００】結晶化されたシリコン含有半導体膜３にレ
ーザ光やランプ光などの強光を照射すれば、その結晶性
をさらに改善できる。その光源として短波長のパルスレ
ーザを用いれば、下地の絶縁性基板１にダメージを与え
ることがなく、好ましい。例えば、ＸｅＣｌレーザ（波
長３０８ｎｍ）、ＫｒＦレーザ（波長２４８ｎｍ）、或
いはＡｒＦレーザ（波長１９３ｎｍ）等のエキシマレー
ザを用いることができる。 【０１０１】その後に、ソース配線２Ｓからドレイン配
線２Ｄに至る領域が残るように、結晶性されたシリコン
含有半導体膜３を島状にパターニングする。なお、シリ
コン含有半導体膜３の結晶化工程とパターニング工程と
は、実施の順序をお互いに入れ換えることも可能であ
る。 【０１０２】次に、図４（ｅ）に示すように、パターニ
ングされたシリコン含有半導体膜３を覆うように、厚さ
が約５０ｎｍ〜約１５０ｎｍのゲート絶縁膜４を形成す
る。ゲート絶縁膜４としては、例えば、常圧ＣＶＤ法に
より約４３０℃でＳｉＨ4ガスとＯ2ガスとを原料ガスと
して用いて形成されるＳｉＯ2膜を用いることができ
る。或いは、スパッタ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法或いはリモートプラズマＣＶＤ法によって形成され
るＳｉＯ2膜を、ゲート絶縁膜４として用いることもで
きる。また、ＴＥＯＳを用いて常圧ＣＶＤ法或いはプラ
ズマＣＶＤ法によって形成されたＳｉＯ2膜を用いれ
ば、段差被覆性に優れたゲート絶縁膜４を形成すること
ができる。或いは、上述のＳｉＯ2膜に代えて、ＳｉＮX
膜、Ａｌ2Ｏ3膜、或いはＴａ2Ｏ5膜、またはこれらを組
み合わせて用いても良い。 【０１０３】その後に、図４（ｆ）に示すように、ゲー
ト絶縁膜４の上にゲート電極５を形成する。ゲート電極
５は、厚さが約２００ｎｍ〜約５００ｎｍであり、例え
ば、減圧ＣＶＤ法によって形成された多結晶シリコン半
導体膜或いは非晶質シリコン半導体膜、またはプラズマ
ＣＶＤ法によって形成された非晶質シリコン半導体膜或
いは結晶性シリコン半導体膜から形成する。これらのシ
リコン半導体膜を用いる場合には、不純物を導入して低
抵抗化する。または、Ｔａ膜や、Ａｌ、ＡｌＳｉ、Ａｌ
Ｔｉ、ＡｌＳｃなどのＡｌを含む金属膜をスパッタリン
グ法によって上記の厚さに形成して、これによってゲー
ト電極５を形成してもよい。特に、Ａｌを含む金属膜
は、低抵抗電極配線を形成できるという点で好ましい。
すなわち、ゲート電極５をＡｌを含む金属材料で形成す
れば、低抵抗なゲートやバスラインを形成することがで
きる。特に、形成されるＴＦＴを液晶ディスプレィに適
用する場合には、ＣＲ時定数による信号の遅延を小さく
するためにゲートやバスラインを低抵抗材料で形成する
ことが好ましく、その点からもＡｌ系金属材料の使用が
望ましい。 【０１０４】なお、ゲート電極５をＡｌ系金属材料で形
成する場合には、陽極酸化処理を施して、ゲート電極５
の表面を陽極酸化膜（不図示）で被覆することが好まし
い。すなわち、一般にＡｌ系の金属材料は、ＴＦＴの製
造工程におけるイオン注入工程やアニール工程によっ
て、その表面にヒロックと呼ばれる突起が成長すること
がある。これに対して、その表面を陽極酸化膜で被覆す
ることによって、ヒロックの成長を抑制することができ
る。 【０１０５】その後にゲート電極５をマスクとして用い
て、結晶化かつパターニングされたシリコン含有半導体
膜３に自己整合的に、不純物８を例えば濃度約１×１０
15ｃｍ-2〜約５×１０15ｃｍ-2にドーピングする。この
結果、ゲート電極５にマスクされて不純物がドープされ
ない領域が、形成されるＴＦＴ２００のチャネル領域３
Ｃになり、一方マスクされずにドープされる領域がＴＦ
Ｔ２００のソース領域３Ｓ及びドレイン領域３Ｄとな
る。 【０１０６】形成されるＴＦＴ２００がＮ型である場合
には、ソース領域３Ｓ及びドレイン領域３ＤがＮ型半導
体になるように、シリコン含有半導体膜３にＮ型不純物
をドープする。一方、形成されるＴＦＴ２００がＰ型で
ある場合には、Ｐ型不純物をドープする。Ｎ型不純物と
しては、例えばリンなどの第Ｖ族元素を用いることがで
き、一方、Ｐ型不純物としては、例えばボロンなどの第
III族元素を用いることができる。 【０１０７】例えば、リンをドープする場合には、ＰＨ
3ガスをドーピングガスとして用いて、加速電圧約６０
ｋＶ〜約１００ｋＶ、ドーズ量約１×１０15ｃｍ-2〜約
１×１０16ｃｍ-2で、イオン注入を行う。また、ボロン
をドープする場合には、Ｂ2Ｈ6ガスをドーピングガスと
して用いて、加速電圧約３０ｋＶ〜約８０ｋＶ、ドーズ
量約１×１０15ｃｍ-2〜約１×１０16ｃｍ-2で、イオン
注入を行う。 【０１０８】この後に、ドープした不純物を電気的に活
性化するために、活性化アニール処理を行う。具体的に
は、炉アニール、レーザアニール、ランプアニールなど
を用いることができる。これによって、図４（ｇ）に示
すような構造を有するＴＦＴが完成する。 【０１０９】ソース配線２Ｓ及びドレイン配線２Ｄの電
気的な取り出しは、ゲート電極５をマスクとしてゲート
絶縁膜４をエッチング除去することによって、行うこと
ができる。 【０１１０】上記によって、簡単な作製工程でＴＦＴを
形成することができる。以上の工程で必要になるフォト
リソグラフィのマスクは、ソース／ドレイン配線２Ｓ及
び２Ｄと遮光膜２ＳＨとの形成のためのマスク、コンタ
クトホール７Ｓ及び７Ｄを形成するためのマスク、シリ
コン含有半導体膜３のパターニングのためのマスク、及
びゲート電極５のパターニングのためのマスクの計４枚
である。 【０１１１】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料がソース／ドレイン配線２Ｓ及び２Ｄの構成材
料を兼ねているので、結晶化後に触媒材料の除去が不必
要である。 【０１１２】なお、上記のうちで図４（ａ）の工程で、
ソース／ドレイン配線２Ｓ及び２Ｄの形成と同時に、そ
れらの間に遮光膜２ＳＨを形成することもできる。これ
までに説明した実施形態に関連してすでに述べたよう
に、そのような遮光膜２ＳＨを設けることによって、基
板１の側から入射する光が形成されるＴＦＴに与える悪
影響を抑制することができて、耐光性に優れたＴＦＴを
得ることができる。 【０１１３】（第５の実施形態）ここでは、本発明のＴ
ＦＴを用いて形成される液晶表示装置、及びその製造方
法を説明する。 【０１１４】図５は、本実施例の液晶表示装置５００の
構成図であり、図６は、液晶表示装置５００のうちのデ
ィスプレイ部の斜視図である。また、図７（ａ）及び
（ｂ）、図８（ａ）及び（ｂ）、ならびに図９（ａ）及
び（ｂ）は、それぞれ液晶表示装置５００のディスプレ
イ部に含まれ得るＴＦＴの構成を示す平面図及び断面図
である。 【０１１５】液晶表示装置は、図５に示すように、ディ
スプレイ部１００１に複数（ｍ本）のゲート線（走査
線）１００４及び複数（ｎ本）のデータ線１００５が互
いに交差して形成されている。各交差部近傍には、ＴＦ
Ｔ１００６が液晶部１００７及び補助容量１００８に接
続して形成されている。このうち、ゲート線１００５
は、ＴＦＴ１００６のゲート５に接続されている。一
方、ディスプレイ部１００１の周辺には、ゲート線駆動
回路１００２及びデータ線駆動回路１００３が設けられ
ていて、それぞれゲート線１００４及びデータ線１００
５によりＴＦＴ１００６と接続されている。 【０１１６】図６に示すように、ＴＦＴ１００６、走査
線１００４、データ線１００５及び画素電極２００７
は、基板２００１の上に形成されている。ＴＦＴ１００
６のゲート電極５はゲー卜線１００４と接続され、ソー
スがデータ線１００５と接続され、ドレインが画素電極
２００７と接続されている。基板２００１には、さらに
液晶配向膜（不図示）が形成されている。 【０１１７】一方、対向電極２００２には、共通電極２
００８、カラーフィルター２００９、及び第２の液晶配
向膜（不図示）が形成されている。そして、基板２００
１と対向基板２００２とは液晶層２００３を介して対向
配設されており、液晶パネルを形成している。このよう
にして形成される液晶パネルにおいて、画素電極２００
７と共通電極２００８との対向部分が各絵素（液晶部１
００７）に相当する。 【０１１８】液晶パネルを構成する各基板２００１及び
２００２のそれぞれ外側には、偏光板２０１０及び２０
１１が設けられている。そして、基板２００１または２
００２のいずれか一方の側、図６では基板２００１の側
から白色光２０１２が照射されて、透過光によって表示
が行われる。 【０１１９】ＴＦＴ１００６では、基板２００１の上に
ソース領域、ドレイン領域及びチャネル領域を有する半
導体層が形成され、その上にゲート絶縁膜を間に介して
ゲート電極５が形成されている。基板２００１の上に
は、データ線１００５が形成されている。データ線１０
０５は、直接的に或いは層間絶縁膜に設けられたコンタ
クトホールを介して、ＴＦＴ１００６のソースに接続さ
れている。 【０１２０】図７（ａ）は、画素部の構成を示す平面図
であり、図７（ｂ）は（ａ）の線Ｂ−Ｂ’における断面
図である。 【０１２１】画素部の構成要素は、絶縁性基板３００１
の上に形成される。絶縁性基板３００１としては、ガラ
ス基板や石英基板、サファイア基板、或いは絶縁層を表
面に形成した単結晶シリコンウエハ基板などを使用する
ことができる。 【０１２２】絶縁性基板３００１としてガラス基板を用
いる場合には、基板３００１の中に含まれる不純物によ
る悪影響を防止するために、ＳｉＯ2膜やＳｉＮX膜等の
絶縁膜からなるコーティング膜３００１’で、基板３０
０１の表面を被覆することが好ましい。コーティング膜
３００１’の厚さは、例えば約１００ｎｍ〜約５００ｎ
ｍとする。コーティング膜３００１’としては、常圧Ｃ
ＶＤ法により約４３０℃でＳｉＨ4ガスとＯ2ガスと原料
ガスとして用いて形成されるＳｉＯ2膜や、スパッタ
法、減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモートプ
ラズマＣＶＤ法によって形成されるＳｉＯ2膜を用いる
ことができる。また、適切な方法で形成されたＳｉＮX
膜、Ａｌ2Ｏ3膜、或いはＴａ2Ｏ5膜を用いることもでき
る。さらには、上記の各種材料の膜を組み合わせて用い
ても良い。 【０１２３】コーティング膜３００１’の上には、ソー
ス配線３００２Ｓを設ける。このソース配線３００２Ｓ
は、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
及び白金（Ｐｔ）のうちの少なくとも１種類の元素を含
む材料の単層膜、またはそのような材料の膜を最表面層
として含む多層膜であり、例えばＮｉ単層膜、Ｎｉ／Ｍ
ｏ積層膜、Ｎｉ／Ｔａ積層膜などとする。ソース配線３
００２Ｓに導入されるＮｉ、Ｆｅ、Ｃｏ或いはＰｔは、
後述するシリコンを含む半導体膜の結晶化工程で、結晶
化を助長する触媒元素として機能する。なお、このソー
ス配線３００２Ｓの厚さは、典型的には約２００ｎｍ〜
約５００ｎｍとする。 【０１２４】コーティング膜３００１’の表面及びソー
ス配線３００２Ｓの上には、シリコン含有半導体膜３０
０３が形成されている。シリコン含有半導体膜３００３
の材料としては、ＳｉやＳｉＧｅ、またはリンやボロン
を含むシリコン半導体を用いることができる。以下で
は、シリコン含有半導体膜３００３として、最終的に多
結晶シリコン膜３００３を得る。なお、シリコン含有半
導体膜３００３の厚さは、典型的には約３０ｎｍ〜約１
５０ｎｍとする。 【０１２５】多結晶シリコン膜３００３は、非晶質相を
含む状態で成膜した後に、アニール処理によって結晶化
させる。このとき、結晶化の前の段階で半導体膜３００
３の全体が非晶質相である必要はなく、非晶質相を微結
晶半導体膜や非晶質相を含む多結晶半導体膜として形成
してもよい。 【０１２６】非晶質相を有するシリコン含有半導体膜３
００３は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガス
として用いてプラズマＣＶＤ法により基板温度約２００
℃〜約３００℃で成膜するか、または、ＳｉＨ4ガスや
Ｓｉ2Ｈ6ガスを原料ガスとして用いて、減圧ＣＶＤ法に
より基板温度約４００℃〜約５７０℃で成膜することが
できる。その後にアニール処理を行って、結晶化のため
の触媒元素を含んでいるソース配線３００２Ｓと接触し
ている部分から、シリコン含有半導体膜３００３の結晶
化を進展させる。この結晶化に際して、ソース配線３０
０２Ｓに含まれていた触媒元素はシリコン含有半導体膜
３００３の中に取り込まれ、さらに結晶成長の先端部に
偏在して、シリコン含有半導体膜３００３の結晶化を助
長する。 【０１２７】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３００３の特性にとって好ましい存在ではな
く、濃度が高すぎるとデバイス特性に悪影響を及ぼす。
上述の結晶成長プロセスでは、シリコン含有半導体膜３
００３はソース配線３００２Ｓとの接触部分から結晶成
長するので、その成長先端部は、最終的には隣接したソ
ース配線３００２Ｓの中間に位置することになり、その
部分で触媒材料元素の濃度が極めて高くなる。そこで、
そのように触媒元素濃度の高い部分が、後述するＴＦＴ
のチャネル領域３００３Ｃに相当する箇所（ゲート電極
３００５の下）に位置しないようにすることが好まし
い。 【０１２８】結晶化されたシリコン含有半導体膜３００
３にレーザ光やランプ光などの強光を照射すれば、その
結晶性をさらに改善できる。その光源として短波長のパ
ルスレーザを用いれば、下地の絶縁性基板３００１にダ
メージを与えることがなく、好ましい。例えば、ＸｅＣ
ｌレーザ（波長３０８ｎｍ）、ＫｒＦレーザ（波長２４
８ｎｍ）、或いはＡｒＦレーザ（波長１９３ｎｍ）等の
エキシマレーザを用いることができる。 【０１２９】結晶化されたシリコン含有半導体膜３００
３は、島状の形状にパターニングされる。パターニング
されたシリコン含有半導体膜３００３の上には、厚さが
約５０ｎｍ〜約１５０ｎｍのゲート絶縁膜３００４が形
成されている。ゲート絶縁膜３００４としては、例え
ば、常圧ＣＶＤ法により約４３０℃でＳｉＨ4ガスとＯ2
ガスとを原料ガスとして用いて形成されるＳｉＯ2膜を
用いることができる。或いは、スパッタ法、減圧ＣＶＤ
法、プラズマＣＶＤ法或いはリモートプラズマＣＶＤ法
によって形成されるＳｉＯ2膜を、ゲート絶縁膜３００
４として用いることもできる。また、ＴＥＯＳを用いて
常圧ＣＶＤ法或いはプラズマＣＶＤ法によって形成され
たＳｉＯ2膜を用いれば、段差被覆性に優れたゲート絶
縁膜３００４を形成することができる。或いは、上述の
ＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いはＴ
ａ2Ｏ5膜、またはこれらを組み合わせて用いても良い。 【０１３０】ゲート絶縁膜３００４の上には、ゲート電
極３００５が形成されている。ゲート電極３００５は、
厚さが約２００ｎｍ〜約５００ｎｍであり、例えば、減
圧ＣＶＤ法によって形成された多結晶シリコン半導体膜
或いは非晶質シリコン半導体膜、またはプラズマＣＶＤ
法によって形成された非晶質シリコン半導体膜或いは結
晶性シリコン半導体膜から形成する。これらのシリコン
半導体膜を用いる場合には、不純物を導入して低抵抗化
する。または、Ｔａ膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、
ＡｌＳｃなどのＡｌを含む金属膜をスパッタリング法に
よって上記の厚さに形成して、これによってゲート電極
３００５を形成してもよい。特に、Ａｌを含む金属膜
は、低抵抗電極配線を形成できるという点で好ましい。 【０１３１】結晶化かつパターニングされたシリコン含
有半導体膜３には、ゲート電極３００５をマスクとして
用いて、不純物が例えば濃度約１×１０15ｃｍ-2〜約５
×１０15ｃｍ-2にドーピングされている。この結果、ゲ
ート電極３００５にマスクされて不純物がドープされな
い領域が、形成されるＴＦＴのチャネル領域３００３Ｃ
になり、一方マスクされずにドープされる領域がＴＦＴ
のソース領域３００３Ｓ及びドレイン領域３００３Ｄと
なる。形成されるＴＦＴがＮ型である場合には、ソース
領域３００３Ｓ及びドレイン領域３００３ＤがＮ型半導
体になるように、シリコン含有半導体膜３にＮ型不純
物、例えばリンなどの第Ｖ族元素を高濃度にドープす
る。一方、形成されるＴＦＴがＰ型である場合には、Ｐ
型不純物、例えばボロンなどの第III族元素を高濃度に
ドープする。 【０１３２】ソース配線３００２Ｓ及びドレイン領域３
００３Ｄの電気的な取り出しは、ゲート電極３００５を
マスクとしてゲート絶縁膜３００４をエッチング除去す
ることによって、行うことができる。 【０１３３】さらに、隣接するゲート線３００５及びソ
ース配線３００２によって囲まれた所定の領域のコーテ
ィング膜３００１’の上には、ＩＴＯなどの透明金属膜
で画素電極３００９が形成されている。このとき、ゲー
ト電極３００５を陽極酸化してその表面に陽極酸化膜
（不図示）を形成し、この陽極酸化膜（絶縁膜）を誘電
体膜として、ゲート電極３００５を下部電極ならびに画
素電極３００９を上部電極として、補助容量３０１０
（Ｃｓ）が形成される。但し、補助容量３０１０は、他
の方法によって形成することもできる。 【０１３４】上記のような構成とすることによって、液
晶表示装置の構成要素の一つとしてのＴＦＴを、簡単な
作製工程で形成することができる。以上の工程で必要に
なるフォトリソグラフィのマスクは、ソース配線３００
２Ｓの形成のためのマスク、シリコン含有半導体膜３０
０３のパターニングのためのマスク、及びゲート電極３
００５のパターニングのためのマスクの計３枚である。 【０１３５】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース配線３００２Ｓの
構成材料として与えられる構成であり、結晶化工程の終
了後に触媒材料を含む構成要素を除去する工程が不必要
である。 【０１３６】図８（ａ）は、画素部の構成を示す平面図
であり、図８（ｂ）は（ａ）の線Ｂ−Ｂ’における断面
図である。 【０１３７】図８（ａ）の画素部と先に図７を参照して
説明した画素部との相違点は、図８の場合には絶縁性基
板３００１の表面にコーティング膜の機能をかねる層間
絶縁膜３００６が設けられている点である。これによっ
て、コーティング膜の形成を省略することが可能にな
る。なお、図８の構成において、図７と同じ構成要素に
は同じ参照符号を付けている。 【０１３８】画素部の構成要素は、絶縁性基板３００１
の上に形成される。絶縁性基板３００１としては、ガラ
ス基板や石英基板、サファイア基板、或いは絶縁層を表
面に形成した単結晶シリコンウエハ基板などを使用する
ことができる。 【０１３９】絶縁性基板３００１の上には、ソース配線
３００２Ｓが設けられている。このソース配線３００２
Ｓは、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃ
ｏ）及び白金（Ｐｔ）のうちの少なくとも１種類の元素
を含む材料の単層膜、またはそのような材料の膜を最表
面層として含む多層膜であり、例えばＮｉ単層膜、Ｎｉ
／Ｍｏ積層膜、Ｎｉ／Ｔａ積層膜などとする。ソース配
線３００２Ｓに導入されるＮｉ、Ｆｅ、Ｃｏ或いはＰｔ
は、後述するシリコンを含む半導体膜の結晶化工程で、
結晶化を助長する触媒元素として機能する。なお、この
ソース配線３００２Ｓの厚さは、典型的には約２００ｎ
ｍ〜約５００ｎｍとする。 【０１４０】絶縁性基板１の表面、及びソース配線３０
０２Ｓを覆うように、厚さ約１００ｎｍ〜約５００ｎｍ
の層間絶縁膜３００６が形成されている。層間絶縁膜３
００６は、前述のように、基板３００１の中に含まれる
不純物による悪影響を防ぐためのコーティング膜として
の機能を兼ねるものである。なお、コーティング膜とし
ての機能を得るためには、層間絶縁膜３００６をＳｉＯ
2膜或いはＳｉＮx膜によって形成することが好ましい。 【０１４１】層間絶縁膜３００６をＳｉＯ2膜によって
形成する場合には、例えば、常圧ＣＶＤ法により約４３
０℃でＳｉＨ4ガスとＯ2ガスとを原料ガスとして用いて
形成することができる。或いは、スパッタ法、常圧ＣＶ
Ｄ法、減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモート
プラズマＣＶＤ法によって形成してもよい。また、ＴＥ
ＯＳを用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によ
って形成されたＳｉＯ2膜を用いれば、段差被覆性に優
れた層間絶縁膜３００６を形成することができる。或い
は、上述のＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ
3膜、或いはＴａ2Ｏ5膜、またはこれらを組み合わせて
用いても良い。 【０１４２】このような層間絶縁膜３００６を形成すれ
ば、ソース配線３００２Ｓとゲート電極３００５との交
差箇所での絶縁耐圧が向上するとともに、上記箇所に生
じる寄生容量の値を低減することができる。 【０１４３】層間絶縁膜３００６のうちでソース配線３
００２Ｓの上に相当する位置には、エッチングによって
コンタクトホール３００７Ｓが形成されている。 【０１４４】層間絶縁膜３００６の上には、シリコン含
有半導体膜３００３が形成されている。シリコン含有半
導体膜３００３の材料としては、ＳｉやＳｉＧｅ、また
はリンやボロンを含むシリコン半導体を用いることがで
きる。以下では、シリコン含有半導体膜３００３とし
て、最終的に多結晶シリコン膜３００３を得る。なお、
シリコン含有半導体膜３００３の厚さは、典型的には約
３０ｎｍ〜約１５０ｎｍとする。 【０１４５】多結晶シリコン膜３００３は、非晶質相を
含む状態で成膜した後に、アニール処理によって結晶化
させる。このとき、結晶化の前の段階で半導体膜３００
３の全体が非晶質相である必要はなく、非晶質相を微結
晶半導体膜や非晶質相を含む多結晶半導体膜として形成
してもよい。 【０１４６】非晶質相を有するシリコン含有半導体膜３
００３は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガス
として用いてプラズマＣＶＤ法により基板温度約２００
℃〜約３００℃で成膜するか、または、ＳｉＨ4ガスや
Ｓｉ2Ｈ6ガスを原料ガスとして用いて、減圧ＣＶＤ法に
より基板温度約４００℃〜約５７０℃で成膜することが
できる。その後にアニール処理を行って、結晶化のため
の触媒元素を含んでいるソース配線３００２Ｓと接触し
ている部分から、シリコン含有半導体膜３００３の結晶
化を進展させる。この結晶化に際して、ソース配線３０
０２Ｓに含まれていた触媒元素はシリコン含有半導体膜
３００３の中に取り込まれ、さらに結晶成長の先端部に
偏在して、シリコン含有半導体膜３００３の結晶化を助
長する。 【０１４７】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３００３の特性にとって好ましい存在ではな
く、濃度が高すぎるとデバイス特性に悪影響を及ぼす。
上述の結晶成長プロセスでは、シリコン含有半導体膜３
００３はソース配線３００２Ｓとの接触部分から結晶成
長するので、その成長先端部は、最終的には隣接したソ
ース配線３００２Ｓの中間に位置することになり、その
部分で触媒材料元素の濃度が極めて高くなる。そこで、
そのように触媒元素濃度の高い部分が、後述するＴＦＴ
のチャネル領域３００３Ｃに相当する箇所（ゲート電極
３００５の下）に位置しないようにすることが好まし
い。 【０１４８】結晶化されたシリコン含有半導体膜３００
３にレーザ光やランプ光などの強光を照射すれば、その
結晶性をさらに改善できる。その光源として短波長のパ
ルスレーザを用いれば、下地の絶縁性基板３００１にダ
メージを与えることがなく、好ましい。例えば、ＸｅＣ
ｌレーザ（波長３０８ｎｍ）、ＫｒＦレーザ（波長２４
８ｎｍ）、或いはＡｒＦレーザ（波長１９３ｎｍ）等の
エキシマレーザを用いることができる。 【０１４９】結晶化されたシリコン含有半導体膜３００
３は、島状の形状にパターニングされている。パターニ
ングされたシリコン含有半導体膜３００３の上には、厚
さが約５０ｎｍ〜約１５０ｎｍのゲート絶縁膜３００４
が形成されている。ゲート絶縁膜３００４としては、例
えば、常圧ＣＶＤ法により約４３０℃でＳｉＨ4ガスと
Ｏ2ガスとを原料ガスとして用いて形成されるＳｉＯ2膜
を用いることができる。或いは、スパッタ法、減圧ＣＶ
Ｄ法、プラズマＣＶＤ法或いはリモートプラズマＣＶＤ
法のいずれかによって形成されるＳｉＯ2膜を、ゲート
絶縁膜３００４として用いることもできる。また、ＴＥ
ＯＳを用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によ
って形成されたＳｉＯ2膜を用いれば、段差被覆性に優
れたゲート絶縁膜３００４を形成することができる。或
いは、上述のＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3
膜、或いはＴａ2Ｏ5膜、またはこれらを組み合わせて用
いても良い。 【０１５０】ゲート絶縁膜３００４の上には、ゲート電
極３００５が形成されている。ゲート電極３００５は、
厚さが約２００ｎｍ〜約５００ｎｍであり、例えば、減
圧ＣＶＤ法によって形成された多結晶シリコン半導体膜
或いは非晶質シリコン半導体膜、またはプラズマＣＶＤ
法によって形成された非晶質シリコン半導体膜或いは結
晶性シリコン半導体膜から形成する。これらのシリコン
半導体膜を用いる場合には、不純物を導入して低抵抗化
する。または、Ｔａ膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、
ＡｌＳｃなどのＡｌを含む金属膜をスパッタリング法に
よって上記の厚さに形成して、これによってゲート電極
３００５を形成してもよい。特に、Ａｌを含む金属膜
は、低抵抗電極配線を形成できるという点で好ましい。 【０１５１】結晶化かつパターニングされたシリコン含
有半導体膜３００３には、ゲート電極３００５をマスク
として用いて、不純物が例えば濃度約１×１０15ｃｍ-2
〜約５×１０15ｃｍ-2にドーピングされている。この結
果、ゲート電極３００５にマスクされて不純物がドープ
されない領域が、形成されるＴＦＴのチャネル領域３０
０３Ｃになり、一方マスクされずにドープされる領域が
ＴＦＴのソース領域３００３Ｓ及びドレイン領域３００
３Ｄとなる。形成されるＴＦＴがＮ型である場合には、
ソース領域３００３Ｓ及びドレイン領域３００３ＤがＮ
型半導体になるように、シリコン含有半導体膜３にＮ型
不純物、例えばリンなどの第Ｖ族元素を高濃度にドープ
する。一方、形成されるＴＦＴがＰ型である場合には、
Ｐ型不純物、例えばボロンなどの第III族元素を高濃度
にドープする。 【０１５２】ソース配線３００２Ｓ及びドレイン領域３
００３Ｄの電気的な取り出しは、ゲート電極３００５を
マスクとしてゲート絶縁膜３００４をエッチング除去す
ることによって、行うことができる。 【０１５３】さらに、隣接するゲート線３００５及びソ
ース配線３００２によって囲まれた所定の領域のコーテ
ィング膜３００１’の上には、ＩＴＯなどの透明金属膜
で画素電極３００９が形成されている。このとき、ゲー
ト電極３００５を陽極酸化してその表面に陽極酸化膜
（不図示）を形成し、この陽極酸化膜（絶縁膜）を誘電
体膜として、ゲート電極３００５を下部電極ならびに画
素電極３００９を上部電極として、補助容量３０１０
（Ｃｓ）が形成される。但し、補助容量３０１０は、他
の方法によって形成することもできる。 【０１５４】上記のような構成とすることによって、液
晶表示装置の構成要素の一つとしてのＴＦＴを、簡単な
作製工程で形成することができる。以上の工程で必要に
なるフォトリソグラフィのマスクは、ソース配線３００
２Ｓの形成のためのマスク、コンタクトホール３００７
Ｓの形成のためのマスク、シリコン含有半導体膜３００
３のパターニングのためのマスク、及びゲート電極３０
０５のパターニングのためのマスクの計４枚である。 【０１５５】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース配線３００２Ｓの
構成材料として与えられるので、結晶化工程の終了後に
触媒材料を含む構成要素を除去する工程が不必要であ
る。 【０１５６】図９（ａ）は、画素部の構成を示す平面図
であり、図９（ｂ）は（ａ）の線Ｂ−Ｂ’における断面
図である。 【０１５７】図９の画素部と先に図８を参照して説明し
た画素部との相違点は、図９の場合には絶縁性基板３０
０１の表面にソース配線３００２Ｓに隣接して遮光膜３
００２ＳＨが設けられている点である。この遮光膜３０
０２ＳＨは、基板３００１の側から入射する光が、形成
される画素部のＴＦＴに影響を及ぼすことを防ぐもので
ある。なお、図９の構成において、図８と同じ構成要素
には同じ参照符号を付けている。 【０１５８】画素部の構成要素は、絶縁性基板３００１
の上に形成される。絶縁性基板３００１としては、ガラ
ス基板や石英基板、サファイア基板、或いは絶縁層を表
面に形成した単結晶シリコンウエハ基板などを使用する
ことができる。 【０１５９】絶縁性基板３００１の上には、ソース配線
３００２Ｓ及び遮光膜３００２ＳＨが設けられている。
このソース配線３００２Ｓ及び遮光膜３００２ＳＨは、
ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及び
白金（Ｐｔ）のうちの少なくとも１種類の元素を含む材
料の単層膜、またはそのような材料の膜を最表面層とし
て含む多層膜であり、例えばＮｉ単層膜、Ｎｉ／Ｍｏ積
層膜、Ｎｉ／Ｔａ積層膜などとする。ソース配線３００
２Ｓ及び遮光膜３００２ＳＨに導入されるＮｉ、Ｆｅ、
Ｃｏ或いはＰｔは、後述するシリコンを含む半導体膜の
結晶化工程で、結晶化を助長する触媒元素として機能す
る。なお、このソース配線３００２Ｓ及び遮光膜３００
２ＳＨの厚さは、典型的には約２００ｎｍ〜約５００ｎ
ｍとする。 【０１６０】絶縁性基板３００１の表面とソース配線３
００２Ｓ及び遮光膜３００２ＳＨとを覆うように、厚さ
約１００ｎｍ〜約５００ｎｍの層間絶縁膜３００６が形
成されている。層間絶縁膜３００６は、前述のように、
基板３００１の中に含まれる不純物による悪影響を防ぐ
ためのコーティング膜としての機能を兼ねるものであ
る。なお、コーティング膜としての機能を得るために
は、層間絶縁膜３００６をＳｉＯ2膜或いはＳｉＮx膜に
よって形成することが好ましい。 【０１６１】層間絶縁膜３００６をＳｉＯ2膜によって
形成する場合には、例えば、常圧ＣＶＤ法により約４３
０℃でＳｉＨ4ガスとＯ2ガスとを原料ガスとして用いて
形成することができる。或いは、スパッタ法、常圧ＣＶ
Ｄ法、減圧ＣＶＤ法、プラズマＣＶＤ法或いはリモート
プラズマＣＶＤ法によって形成してもよい。また、ＴＥ
ＯＳを用いて常圧ＣＶＤ法或いはプラズマＣＶＤ法によ
って形成されたＳｉＯ2膜を用いれば、段差被覆性に優
れた層間絶縁膜３００６を形成することができる。或い
は、上述のＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ
3膜、或いはＴａ2Ｏ5膜、またはこれらを組み合わせて
用いても良い。 【０１６２】このような層間絶縁膜３００６を形成すれ
ば、ソース配線３００２Ｓとゲート電極３００５との交
差箇所での絶縁耐圧が向上するとともに、上記箇所に生
じる寄生容量の値を低減することができる。 【０１６３】さらに、層間絶縁膜３００６のうちでソー
ス配線３００２Ｓの上に相当する位置には、エッチング
によってコンタクトホール３００７Ｓが形成されてい
る。 【０１６４】次に、層間絶縁膜３００６の上には、シリ
コン含有半導体膜３００３が形成されている。シリコン
含有半導体膜３００３の材料としては、ＳｉやＳｉＧ
ｅ、またはリンやボロンを含むシリコン半導体を用いる
ことができる。以下では、シリコン含有半導体膜３００
３として、最終的に多結晶シリコン膜３００３を得る。
なお、シリコン含有半導体膜３００３の厚さは、典型的
には約３０ｎｍ〜約１５０ｎｍとする。 【０１６５】多結晶シリコン膜３００３は、非晶質相を
含む状態で成膜した後に、アニール処理によって結晶化
させる。このとき、結晶化の前の段階で半導体膜３００
３の全体が非晶質相である必要はなく、非晶質相を微結
晶半導体膜や非晶質相を含む多結晶半導体膜として形成
してもよい。 【０１６６】非晶質相を有するシリコン含有半導体膜３
００３は、例えば、ＳｉＨ4ガスとＨ2ガスとを原料ガス
として用いてプラズマＣＶＤ法により基板温度約２００
℃〜約３００℃で成膜するか、または、ＳｉＨ4ガスや
Ｓｉ2Ｈ6ガスを原料ガスとして用いて、減圧ＣＶＤ法に
より基板温度約４００℃〜約５７０℃で成膜することが
できる。その後にアニール処理を行って、結晶化のため
の触媒元素を含んでいるソース配線３００２Ｓと接触し
ている部分から、シリコン含有半導体膜３００３の結晶
化を進展させる。この結晶化に際して、ソース配線３０
０２Ｓに含まれていた触媒元素はシリコン含有半導体膜
３００３の中に取り込まれ、さらに結晶成長の先端部に
偏在して、シリコン含有半導体膜３００３の結晶化を助
長する。 【０１６７】上記の過程において、結晶成長の先端部で
は、触媒材料元素の濃度が高くなる。ここで、触媒材料
元素自身は、結晶化の結果として得られるシリコン含有
半導体膜３００３の特性にとって好ましい存在ではな
く、濃度が高すぎるとデバイス特性に悪影響を及ぼす。
上述の結晶成長プロセスでは、シリコン含有半導体膜３
００３はソース配線３００２Ｓとの接触部分から結晶成
長するので、その成長先端部は、最終的には隣接したソ
ース配線３００２Ｓの中間に位置することになり、その
部分で触媒材料元素の濃度が極めて高くなる。そこで、
そのように触媒元素濃度の高い部分が、後述するＴＦＴ
のチャネル領域３００３Ｃに相当する箇所（ゲート電極
３００５の下）に位置しないようにすることが好まし
い。 【０１６８】結晶化されたシリコン含有半導体膜３００
３にレーザ光やランプ光などの強光を照射すれば、その
結晶性をさらに改善できる。その光源として短波長のパ
ルスレーザを用いれば、下地の絶縁性基板３００１にダ
メージを与えることがなく、好ましい。例えば、ＸｅＣ
ｌレーザ（波長３０８ｎｍ）、ＫｒＦレーザ（波長２４
８ｎｍ）、或いはＡｒＦレーザ（波長１９３ｎｍ）等の
エキシマレーザを用いることができる。 【０１６９】結晶化されたシリコン含有半導体膜３００
３は、島状の形状にパターニングされている。パターニ
ングされたシリコン含有半導体膜３００３の上には、厚
さが約５０ｎｍ〜約１５０ｎｍのゲート絶縁膜３００４
が形成されている。ゲート絶縁膜３００４としては、例
えば、常圧ＣＶＤ法により約４３０℃でＳｉＨ4ガスと
Ｏ2ガスとを原料ガスとして用いて形成されるＳｉＯ2膜
を用いることができる。或いは、スパッタ法、減圧ＣＶ
Ｄ法、プラズマＣＶＤ法或いはリモートプラズマＣＶＤ
法によって形成されるＳｉＯ2膜を、ゲート絶縁膜３０
０４として用いることもできる。また、ＴＥＯＳを用い
て常圧ＣＶＤ法或いはプラズマＣＶＤ法によって形成さ
れたＳｉＯ2膜を用いれば、段差被覆性に優れたゲート
絶縁膜３００４を形成することができる。或いは、上述
のＳｉＯ2膜に代えて、ＳｉＮX膜、Ａｌ2Ｏ3膜、或いは
Ｔａ2Ｏ5膜、またはこれらを組み合わせて用いても良
い。 【０１７０】ゲート絶縁膜３００４の上には、ゲート電
極３００５が形成されている。ゲート電極３００５は、
厚さが約２００ｎｍ〜約５００ｎｍであり、例えば、減
圧ＣＶＤ法によって形成された多結晶シリコン半導体膜
或いは非晶質シリコン半導体膜、またはプラズマＣＶＤ
法によって形成された非晶質シリコン半導体膜或いは結
晶性シリコン半導体膜から形成する。これらのシリコン
半導体膜を用いる場合には、不純物を導入して低抵抗化
する。または、Ｔａ膜や、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、
ＡｌＳｃなどのＡｌを含む金属膜をスパッタリング法に
よって上記の厚さに形成して、これによってゲート電極
３００５を形成してもよい。特に、Ａｌを含む金属膜
は、低抵抗電極配線を形成できるという点で好ましい。 【０１７１】結晶化且つパターニングされたシリコン含
有半導体膜３００３には、ゲート電極３００５をマスク
として用いて、不純物が例えば濃度約１×１０15ｃｍ-2
〜約５×１０15ｃｍ-2にドーピングされている。この結
果、ゲート電極３００５にマスクされて不純物がドープ
されない領域が、形成されるＴＦＴのチャネル領域３０
０３Ｃになり、一方マスクされずにドープされる領域が
ＴＦＴのソース領域３００３Ｓ及びドレイン領域３００
３Ｄとなる。形成されるＴＦＴがＮ型である場合には、
ソース領域３００３Ｓ及びドレイン領域３００３ＤがＮ
型半導体になるように、シリコン含有半導体膜３にＮ型
不純物、例えばリンなどの第Ｖ族元素を高濃度にドープ
する。一方、形成されるＴＦＴがＰ型である場合には、
Ｐ型不純物、例えばボロンなどの第III族元素を高濃度
にドープする。 【０１７２】ソース配線３００２Ｓ及びドレイン領域３
００３Ｄの電気的な取り出しは、ゲート電極３００５を
マスクとしてゲート絶縁膜３００４をエッチング除去す
ることによって、行うことができる。 【０１７３】さらに、隣接するゲート線３００５及びソ
ース配線３００２によって囲まれた所定の領域のコーテ
ィング膜３００１’の上には、ＩＴＯなどの透明金属膜
で画素電極３００９が形成されている。このとき、ゲー
ト電極３００５を陽極酸化してその表面に陽極酸化膜
（不図示）を形成し、この陽極酸化膜（絶縁膜）を誘電
体膜として、ゲート電極３００５を下部電極ならびに画
素電極３００９を上部電極として、補助容量３０１０
（Ｃｓ）が形成される。但し、補助容量３０１０は、他
の方法によって形成することもできる。 【０１７４】上記のような構成とすることによって、液
晶表示装置の構成要素の一つとしてのＴＦＴを、簡単な
作製工程で形成することができる。以上の工程で必要に
なるフォトリソグラフィのマスクは、ソース配線３００
２Ｓ及び遮光膜３００２ＳＨの形成のためのマスク、コ
ンタクトホール３００７Ｓの形成のためのマスク、シリ
コン含有半導体膜３００３のパターニングのためのマス
ク、及びゲート電極３００５のパターニングのためのマ
スクの計４枚である。 【０１７５】さらに、Ｎｉ、Ｆｅ、Ｃｏ及びＰｔの少な
くとも１つを触媒元素として利用してシリコンを含む結
晶性半導体膜を形成できるので、非常に結晶性の良い多
結晶半導体膜が得られる。従って、それを利用して形成
されるＴＦＴの動作特性も、非常に良好である。また、
触媒材料が最終製品に含まれるソース配線３００２Ｓの
構成材料として与えられるので、結晶化工程の終了後に
触媒材料を含む構成要素を除去する工程が不必要であ
る。 【０１７６】さらに、ソース配線３００２Ｓと同一工程
で形成できる遮光膜３００２ＳＨを設けることによっ
て、耐候性に優れたＴＦＴを得ることができる。 【０１７７】このようにして、表示品位の高い液晶表示
装置を得ることができる。 【０１７８】 【発明の効果】以上のように、本発明の半導体装置或い
は薄膜トランジスタは、上記構成を有することによっ
て、少ない作製工程で簡単に製造できる。例えば、製造
工程で必要になるフォトリソグラフィのマスク枚数も少
なくてすむ。 【０１７９】さらに、配線を、ニッケル、鉄、コバルト
及び白金の少なくとも１つを含む材料からなる単層膜或
いは多層膜とすることによって、シリコンを含有する非
晶質相を含む半導体膜の結晶化アニール処理において、
これらの配線と接触している部分から上記の材料を触媒
として作用させて結晶化させて、良好な結晶性半導体膜
を得ることができる。上記の構造では、結晶化のための
触媒材料が配線の構成材料を兼ねているので、半導体装
置或いは薄膜トランジスタの製造後に触媒材料を除去す
る工程を行う必要がない。そのために、製造工程を簡単
にできる。また、触媒材料の導入濃度を微妙に制御する
必要がなく、形成されるデバイスの均一性に優れるとと
もに再現性もよくなり、量産に適している。また、上記
のような触媒元素を用いることによって、通常の非晶質
シリコンの結晶化温度より約２０℃〜約１５０℃低い温
度でのアニール処理によって、良好な結晶性シリコン含
有半導体膜を得ることができる。アニール温度を下げる
ことができれば、耐熱性の低い安価なガラス基板を用い
ることができる。 【０１８０】さらに、上記のような簡単な構成で結晶性
が良く動作特性の良好な薄膜トランジスタを用いること
により、安価で表示品位の高い液晶表示装置を容易かつ
安価に得ることができる。
【図面の簡単な説明】 【図１】本発明の第１の実施形態における薄膜トランジ
スタの構成を示す断面図である。 【図２】本発明の第２の実施形態における薄膜トランジ
スタの構成を示す断面図である。 【図３】本発明の第３の実施形態における薄膜トランジ
スタの構成を示す断面図である。 【図４】（ａ）〜（ｇ）は、本発明に従った薄膜トラン
ジスタの製造工程を示す断面図である。 【図５】本発明に従った液晶表示装置の構成を示す平面
図である。 【図６】図５の液晶表示装置のディスプレイ部の斜視図
である。 【図７】（ａ）は、図６のディスプレイ部の画素部に含
まれ得る薄膜トランジスタのある構成を示す平面図であ
り、（ｂ）は、（ａ）の線Ｂ−Ｂ’における断面図であ
る。 【図８】（ａ）は、図６のディスプレイ部の画素部に含
まれ得る薄膜トランジスタの他の構成を示す平面図であ
り、（ｂ）は、（ａ）の線Ｂ−Ｂ’における断面図であ
る。 【図９】（ａ）は、図６のディスプレイ部の画素部に含
まれ得る薄膜トランジスタのさらに他の構成を示す平面
図であり、（ｂ）は、（ａ）の線Ｂ−Ｂ’における断面
図である。 【符号の説明】 １ 絶縁性基板 ２Ｓ ソース配線 ２Ｄ ドレイン配線 ２ＳＨ 遮光膜 ３ シリコン含有半導体膜 ３Ｓ ソース領域 ３Ｃ チャネル領域 ３Ｄ ドレイン領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜 ７Ｓ、７Ｄ コンタクトホール １００、２００、３００、４００ 薄膜トランジスタ
（ＴＦＴ） ５００ 液晶表示装置 １００１ ディスプレイ部 １００２ ゲート線駆動回路 １００３ データ線駆動回路 １００４ ゲート線 １００５ データ線 １００６ ＴＦＴ １００７ 液晶部 １００８ 補助容量 ２００１ 基板 ２００２ 対向基板 ２００３ 液晶層 ２００７ 画素電極 ２００８ 共通電極 ２００９ カラーフィルタ ２０１０、２０１１ 偏光板 ２０１２ 白色光 ３００１ 絶縁性基板 ３００１’ コーティング膜 ３００２Ｓ ソース配線 ３００２ＳＨ 遮光膜 ３００３ シリコン含有半導体膜 ３００３Ｓ ソース領域 ３００３Ｃ チャネル領域 ３００３Ｄ ドレイン領域 ３００４ ゲート絶縁膜 ３００５ ゲート電極 ３００６ 層間絶縁膜 ３００７Ｓ コンタクトホール ３００９ 画素電極 ３０１０ 補助容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/20 H01L 21/336 G02F 1/1368

Claims (1)

  1. (57)【特許請求の範囲】 【請求項１】 基板と、 該基板の上に形成された配線と、 該配線に接続されている、シリコンを含有する結晶性半
    導体膜と、 を備える半導体装置であって、 該結晶性半導体膜は該配線の構成材料を触媒とするアニ
    ール工程によって結晶化されている、半導体装置。 【請求項２】 前記配線の上に形成された絶縁膜をさら
    に備えており、前記結晶性半導体膜は該絶縁膜に形成さ
    れたコンタクトホールを介して該配線に接続されてい
    る、請求項１に記載の半導体装置。 【請求項３】 前記配線は、ニッケル、鉄、コバルト及
    び白金からなるグループから選択された少なくとも1つ
    の材料を含む構成材料からなる単層膜或いは多層膜であ
    る、請求項１または２に記載の半導体装置。 【請求項４】 基板と、 該基板の上に形成された配線と、 該配線に接続されている、シリコンを含有する結晶性半
    導体膜と、 該結晶性半導体膜の上に形成されているゲート絶縁膜
    と、 該ゲート絶縁膜の上に形成されているゲート電極と、 を備える薄膜トランジスタであって、 該結晶性半導体膜は該配線の構成材料を触媒とするアニ
    ール工程によって結晶化されている、薄膜トランジス
    タ。 【請求項５】 前記配線の上に形成された絶縁膜をさら
    に備えており、前記結晶性半導体膜は該絶縁膜に形成さ
    れたコンタクトホールを介して該配線に接続されてい
    る、請求項４に記載の薄膜トランジスタ。 【請求項６】 前記結晶性半導体膜はソース領域及びド
    レイン領域を含み、該ソース領域及び該ドレイン領域に
    は第III族元素或いは第Ｖ族元素が不純物として選択的
    にドーピングされている、請求項４または５に記載の薄
    膜トランジスタ。 【請求項７】 前記不純物は前記ゲート電極をマスクと
    して自己整合的にドーピングされている、請求項６に記
    載の薄膜トランジスタ。 【請求項８】 前記基板の上に前記配線と同一の工程で
    形成された遮光膜をさらに備える、請求項４〜７のいず
    れかに記載の薄膜トランジスタ。 【請求項９】 前記配線は、ニッケル、鉄、コバルト及
    び白金からなるグループから選択された少なくとも１つ
    材料を含む構成材料からなる単層膜或いは多層膜であ
    る、請求項４〜８のいずれかに記載の薄膜トランジス
    タ。 【請求項ｌ０】 請求項４〜９のいずれかに記載の薄膜
    トランジスタを備える液晶表示装置。 【請求項１１】 基板の上に配線を形成する工程と、 該配線に接続するように、シリコンを含有する非晶質相
    を含む半導体膜を形成する工程と、 該配線の構成材料を触媒として該非晶質相を含む半導体
    膜の結晶化アニール処理を行って、シリコンを含有する
    結晶性半導体膜を得る工程と、 該結晶性半導体膜の上にゲート絶縁膜を形成する工程
    と、 該ゲート絶縁膜の上にゲート電極を形成する工程と、 を包含する薄膜トランジスタの製造方法。 【請求項１２】 前記配線の上に絶縁膜を形成する工程
    と、 該絶縁膜にコンタクトホールを形成して、該コンタクト
    ホールを介して前記結晶性半導体膜と該配線とを接続す
    る工程と、 をさらに包含する、請求項１１に記載の薄膜トランジス
    タの製造方法。 【請求項１３】 前記結晶性半導体膜の所定の領域に第
    III族元素或いは第Ｖ族元素を不純物として選択的にド
    ーピングして、ソース領域及びドレイン領域を形成する
    工程をさらに包含する、請求項１１または１２に記載の
    薄膜トランジスタの製造方法。 【請求項１４】 前記不純物は前記ゲート電極をマスク
    として自己整合的にドーピングされている、請求項１３
    に記載の薄膜トランジスタの製造方法。 【請求項１５】 前記配線形成工程で前記基板の上に遮
    光膜をさらに形成する、請求項１１〜１４のいずれかに
    記載の薄膜トランジスタの製造方法。 【請求項１６】 前記結晶化アニール処理の処理温度
    が、４５０℃〜５８０ ℃である、請求項１１〜１５のい
    ずれかに記載の薄膜トランジスタの製造方法。 【請求項１７】 前記配線は、ニッケル、鉄、コバルト
    及び白金からなるグループから選択された少なくとも１
    つの材料を含む構成材料からなる単層膜或いは多層膜で
    ある、請求項１１〜１６のいずれかに記載の薄膜トラン
    ジスタの製造方法。 【請求項１８】 請求項１１〜１７のいずれかに記載の
    薄膜トランジスタの製造方法を包含する、液晶表示装置
    の製造方法。
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