JP3199603B2 - コードサイズ縮小化マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムに従ってデ
ータ処理を実行するマイクロプロセッサに関し、特にプ
ログラムのコードサイズの縮小化を支援するマイクロプ
ロセッサに関する。

【０００２】

【従来の技術】近年、マイクロプロセッサを用いた製品
は、ますます高機能化が求められ、それに伴ってプログ
ラムは大規模化してきている。ところが、マイクロプロ
セッサ組み込み型の製品においては、プログラムをＲＯ
Ｍ化して実装する必要があるため、そのコードサイズの
増大は実装すべきＲＯＭの容量や個数の増大をもたら
し、低価格な製品の開発を阻害する。従って、このよう
な製品の開発においては、コードサイズを可能な限り圧
縮することが望まれる。

【０００３】コードサイズを圧縮するための従来の技術
として、マイクロプロセッサが実行する個々の命令の語
長を縮小する方法がある（例えば、ＮＥＣ社製Ｖ８００
シリーズ、日立社製ＳＨ７０００シリーズ）。これらの
マイクロプロセッサは、一度に扱うデータ長、即ちデー
タバスや内部の演算器、レジスタのビット幅（以下、
「演算幅」という。）よりも小さい語長からなる命令の
セットを備えている。具体的には、演算幅が３２ビット
であるにも拘らず１６ビットからなる命令を備えてい
る。

【０００４】このような技術によって、必ずしも３２ビ
ットも必要としない命令を１６ビットで構成したり、使
用頻度の高い命令を１６ビットで構成することが可能と
なり、命令を構成する無駄なビットが排除され、同一内
容のプログラムであっても全体のコードサイズは効率よ
く圧縮される。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の技術には次のような問題点があった。即
ち、演算幅よりも小さい語長からなる命令を備えていて
も、それらの語長は、マイクロプロセッサが有する命令
解読器のビット幅と同じかその整数倍である。例えば、
命令解読器のビット幅が８ビットであれば、命令の語長
は、８、１６、２４、３２、、、のいずれかである。そ
のために、命令の語長を縮小化しても、８ビットよりも
小さい単位では縮小化することができず、例えば、８ビ
ットも必要としない数値を指定する場合であっても８ビ
ットを用いて指定せざる得ないために、依然としてコー
ドサイズの点において無駄が存在した。

【０００６】図１０は、従来のマイクロプロセッサにお
ける命令のビット構成を説明するための図である。
今、”レジスタｄ０に格納された値に即値４を加算す
る”という命令”ａｄｄ ＃４，ｄ０”を考える。この
命令の語長は、オペコード”ａｄｄ＃ｎ，ｄ０”を特定
する８ビットと、即値＃ｎを指定する８ビット、即ち合
計１６ビットである。ここでは、８ビットを用いて即
値”４”を指定しているが、例えば、−８から＋７の範
囲の整数を指定するのであれば４ビットあれば足りる。
即ち、従来のマイクロプロセッサによれば、合計１２ビ
ットあれば特定できる命令であっても、１６ビットで構
成していたために、依然としてコードサイズの点におけ
る無駄があった。

【０００７】そこで、本発明はかかる問題点に鑑みてな
されたものであり、マイクロプロセッサが有する命令解
読器のビット幅の整数倍に制限されることなく、効率よ
く語長が縮小化された命令セットを有するマイクロプロ
セッサを提供し、これによって、同一内容であってもコ
ードサイズが圧縮されたプログラムの作成を可能とする
ことを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載のマイクロプロセッサは、コード化され
た命令を逐一に解読する解読器と、前記解読器による解
読結果に基づいてデータ処理を実行する実行手段とを備
えるマイクロプロセッサであって、前記命令の語長ｗ
は、前記解読器が一度に解読するコードの語長をａと
し、ａよりも小さい語長をｂとした場合に、ｗ＝ａ＋ｎ
ｂ （但し、ｎは０及び１を含む正の整数とする） で
表され、前記実行手段は、少なくとも語長がａである命
令と語長が（ａ＋ｂ）である命令を実行することを特徴
とする。

【０００９】請求項２記載のマイクロプロセッサは、請
求項１記載のマイクロプロセッサにおいて、前記ｂは、
前記ａを１ワードとした場合に、ハーフワードであるこ
とを特徴とする。請求項３のマイクロプロセッサは、請
求項２記載のマイクロプロセッサにおいてさらに、先読
みした命令を保持する命令バッファと、前記解読器で解
読する１ワードのコードをハーフワードずつ分割して保
持する上位側解読レジスタと下位側解読レジスタと、前
記解読器による解読結果に基づいて、次に新たに前記解
読レジスタに転送すべきコードの語長がハーフワードで
あるか１ワードであるかを判断する第１の判断手段と、
前記第１の判断手段においてハーフワードと判断された
場合、前記下位側解読レジスタに格納されたコードを前
記上位側解読レジスタに転送するともに、前記命令バッ
ファに格納された次に転送すべきハーフワードのコード
を前記下位側解読レジスタに転送する選択手段とを備え
ることを特徴とする。請求項４記載のマイクロプロセッ
サは、請求項２記載のマイクロプロセッサにおいてさら
に、先読みした命令を保持する命令バッファと、前記命
令バッファにおける命令のハーフワード単位での格納状
態を記憶する記憶手段と、前記解読器による解読結果に
基づいて、次に解読すべきコードの語長がハーフワード
であるか１ワードであるかを判断する第１の判断手段
と、判断された語長と前記格納状態とに基づいて、前記
命令バッファに格納されたコードを前記解読器に取り込
むよう前記命令バッファを制御すると共に前記格納状態
を更新する制御手段とを備えることを特徴とする。

【００１０】請求項５記載のマイクロプロセッサは、請
求項２記載のマイクロプロセッサにおいてさらに、先読
みした命令を保持する命令バッファと、前記命令バッフ
ァにおける命令のハーフワード単位での格納状態を記憶
する記憶手段と、前記解読器で解読する１ワードのコー
ドをハーフワードずつ分割して保持する上位側解読レジ
スタと下位側解読レジスタと、前記格納状態に基づい
て、前記命令バッファに格納されたコードを前記解読レ
ジスタに取り込むよう前記命令バッファを制御すると共
に前記格納状態を更新する制御手段と、前記解読器によ
る解読結果に基づいて、次に新たに前記解読レジスタに
転送すべきコードの語長がハーフワードであるか１ワー
ドであるかを判断する第１の判断手段と、前記第１の判
断手段においてハーフワードと判断された場合、前記下
位側解読レジスタに格納されたコードを前記上位側解読
レジスタに転送するともに、前記命令バッファに格納さ
れた次に転送すべきハーフワードのコードを前記下位側
解読レジスタに転送する選択手段とを備えることを特徴
とする。請求項６記載のマイクロプロセッサは、請求項
５記載のマイクロプロセッサにおいて、前記命令バッフ
ァは、最新にフェッチした１ワードのコードを保持する
第１レジスタと、その直前にフェッチした１ワードのコ
ードを保持する第２レジスタとからなり、前記第１のレ
ジスタは、１ワードのコードをハーフワードずつ分割し
て保持する上位側第１レジスタと下位側第１レジスタと
からなり、前記第２のレジスタは、１ワードのコードを
ハーフワードずつ分割して保持する上位側第２レジスタ
と下位側第２レジスタとからなり、前記選択手段は、少
なくとも前記上位側第２レジスタと前記下位側第２レジ
スタと前記下位側解読レジスタとから選択した１つのレ
ジスタに保持されているコードを前記上位側解読レジス
タに転送する上位側選択手段と、少なくとも前記下位側
第１レジスタと前記上位側第２レジスタと前記下位側第
２レジスタとから選択した１つのレジスタに保持されて
いるコードを前記下位側解読レジスタに転送する下位側
選択手段とからなり、前記記憶手段は、前記上位側第２
レジスタ及び前記下位側第２レジスタのいずれにもコー
ドが保持されていない第１の状態と、前記上位側第２レ
ジスタにはコードが保持されているが前記下位側第２レ
ジスタにはコードが保持されていない第２の状態と、前
記上位側第２レジスタ及び前記下位側第２レジスタにコ
ードが保持されている第３の状態のいずれかの格納状態
を記憶することを特徴とする。

【００１１】請求項７記載のマイクロプロセッサは、請
求項６記載のマイクロプロセッサにおいて、前記制御手
段は、前記記憶手段に記憶されている状態が第２の状態
であり、かつ前記第１の判断手段により次に解読すべき
コードの語長が１ワードであると判断された場合には、
前記上位側選択手段が前記上位側第２レジスタに保持さ
れているコードを前記上位側解読レジスタに転送し、前
記下位側選択手段が前記下位側第１レジスタに保持され
ているコードを前記下位側解読レジスタに転送するよう
前記選択手段を制御することを特徴とする。

【００１２】請求項８記載のマイクロプロセッサは、請
求項６記載のマイクロプロセッサにおいて、前記制御手
段は、前記記憶手段に記憶されている状態が第３の状態
であり、かつ前記第１の判断手段により次に解読すべき
コードの語長がハーフワードであると判断された場合に
は、前記上位側選択手段が前記下位側解読レジスタに保
持されているコードを前記上位側解読レジスタに転送
し、前記下位側選択手段が前記下位側第２レジスタに保
持されているコードを前記下位側解読レジスタに転送す
るよう前記選択手段を制御すると共に、前記記憶手段に
記憶する状態を第２の状態に更新することを特徴とす
る。

【００１３】請求項９記載のマイクロプロセッサは、請
求項６記載のマイクロプロセッサにおいて、前記制御手
段は、前記記憶手段に記憶されている状態が第２の状態
であり、かつ前記第１の判断手段により次に解読すべき
コードの語長がハーフワードであると判断された場合に
は、前記上位側選択手段が前記下位側解読レジスタに保
持されているコードを前記上位側解読レジスタに転送
し、前記下位側選択手段が前記上位側第２レジスタに保
持されているコードを前記下位側解読レジスタに転送す
るよう前記選択手段を制御すると共に、前記記憶手段に
記憶する状態を第３の状態に更新することを特徴とす
る。

【００１４】請求項１０記載のマイクロプロセッサは、
請求項４記載のマイクロプロセッサにおいてさらに、前
記記憶手段に記憶された格納状態と前記解読器での解読
結果とに基づいて、前記解読器によって解読された命令
がハーフワードで終了するメモリ上の位置に置かれてい
たサブルーチン分岐命令であるかどうかを判断する第２
の判断手段を備え、前記実行手段は、前記命令がハーフ
ワードで終了するメモリ上の位置に置かれていたサブル
ーチン分岐命令であると判断された場合には、その位置
に該当するメモリ番地にハーフワードのコードに相当す
る番地を加算したメモリ番地をサブルーチンからの戻り
番地とみなしてサブルーチンへの分岐処理を実行するこ
とを特徴とする。請求項１１記載のマイクロプロセッサ
は、先読みした命令を保持する命令バッファと、コード
化された命令を１ワードずつ解読する解読器と、前記解
読器で解読する１ワードのコードをハーフワードずつ分
割して保持する上位側解読レジスタと下位側解読レジス
タと、前記解読器による解読結果に基づいて、次に新た
に前記解読レジスタに転送すべきコードの語長がハーフ
ワードであるか１ワードであるかを判断する第１の判断
手段と、前記第１の判断手段においてハーフワードと判
断された場合、前記下位側解読レジスタに格納されたコ
ードを前記上位側解読レジスタに転送するともに、前記
命令バッファに格納された次に転送すべきハーフワード
のコードを前記下位側解読レジスタに転送する選択手段
とを備えることを特徴とする。

【００１５】

【作用】上記のように構成された請求項１及び２記載の
マイクロプロセッサによれば、解読器が解読する対象と
なる命令の語長は、解読器が一度に解読するコードの語
長ａの整数倍に限定されない。従って、語長ａよりも小
さい語長ｂを単位として、命令の語長を拡張して定義す
ることができる。

【００１６】請求項３記載のマイクロプロセッサによれ
ば、請求項２記載のマイクロプロセッサにおいて、ｂ＝
ａ／２の関係となる。従って、命令の語長ｗは、ａ，
１．５ａ，２ａ，２．５ａ，３ａ，・・・のいずれかと
なる。即ち、命令の語長は、解読器が一度に解読するコ
ードの語長ａの半分の語長を単位として最小語長ａに付
加された値となる。これは、語長ａを単位として拡張さ
れた命令の場合に比較し、コードを指定する際の情報量
は、語長ａの上半分か下半分かを特定するためのビット
数、即ち、１ビット分の増加で済む。

【００１７】請求項３、４及び１１記載のマイクロプロ
セッサによれば、先読みされた命令は命令バッファに保
持され、命令バッファにおける命令のハーフワード単位
での格納状態が記記憶され更新される。さらに、次に解
読すべきコードの語長がハーフワードであるか１ワード
であるかが判断される。これによって、次に命令バッフ
ァから取り込んで解読すべきコードの位置と語長が判明
する。

【００１８】請求項５及び６記載のマイクロプロセッサ
によれば、フェッチされた１ワードのコードは、ハーフ
ワード単位で分割して命令バッファに保持されると共
に、それらの中から選択されたコードは、ハーフワード
単位で独立して解読レジスタに転送される。また、記憶
手段には、解読レジスタに転送される直前の命令バッフ
ァでのコードの格納状態が記憶されている。これによっ
て、命令バッファに保持された必要なコードは、ハーフ
ワード単位で解読レジスタに転送されて解読される。

【００１９】請求項７記載のマイクロプロセッサによれ
ば、第１レジスタと第２レジスタに跨って保持された１
ワード長のコードが解読レジスタに転送されて実行され
る。請求項８記載のマイクロプロセッサによれば、下位
側第２レジスタに保持されたハーフワードのコードだけ
が解読レジスタに転送され、既に解読されたハーフワー
ドのコードと共に解読され実行される。

【００２０】請求項９記載のマイクロプロセッサによれ
ば、上位側第２レジスタに保持されたハーフワードのコ
ードだけが解読レジスタに転送され、既に解読されたハ
ーフワードのコードと共に解読され実行される。請求項
１０記載のマイクロプロセッサによれば、解読器によっ
て解読された命令がハーフワードで終了するメモリ上の
位置に置かれていたサブルーチン分岐命令であるかどう
かが判断され、該命令であると判断された場合には、そ
の位置に該当するメモリ番地にハーフワードのコードに
相当する番地を加算したメモリ番地をサブルーチンから
の戻り番地とみなしてサブルーチンへの分岐処理が実行
される。

【００２１】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （マイクロプロセッサの構成）図１は、本発明の第１実
施例に係るマイクロプロセッサの構成を示すブロック図
である。本マイクロプロセッサは、大きく分けてデータ
パスブロック２００及び命令解読ブロック１００からな
り、１６ビットの外部アドレスバス２１２と８ビットの
外部データバス２１３を有する。尚、実行の対象となる
命令が置かれている外部メモリは、図示されていない
が、これらのバスを通じて本マイクロプロセッサと接続
されている。

【００２２】データパスブロック２００は、データの転
送や演算を行うブロックであり、セレクタ（ＳＥＬ）２
０１、レジスタ群２０２、内部Ａバス２０３、内部Ｂバ
ス２０４、解読用カウンタ（ＤＥＣＰＣ）２０５、プリ
フェッチカウンタ（ＰＦＣ）２０６、インクリメンタ
（ＩＮＣ）２０７、演算器（ＡＬＵ）２０８、アドレス
バッファ（ＡＤＢ）２０９、ストアデータバッファ（Ｓ
ＴＢ）２１０及びロードデータバッファ（ＬＤＢ）２１
１からなり、それらの機能は通常のマイクロプロセッサ
と異なるところはない。

【００２３】尚、スタックポインタ（ＳＰ）２０２ａ、
解読用カウンタ（ＤＥＣＰＣ）２０５、プリフェッチカ
ウンタ（ＰＦＣ）２０６、インクリメンタ（ＩＮＣ）２
０７及びアドレスバッファ（ＡＤＢ）２０９は、アドレ
ス情報を保持する構成部であり、１６ビット幅である。
一方、汎用レジスタ（ＲＥＧ）２０２ｂ、ストアデータ
バッファ（ＳＴＢ）２１０及びロードデータバッファ
（ＬＤＢ）２１１は、データ情報を保持する構成部であ
り、８ビット幅である。データパスブロック２００と命
令解読ブロック１００とは、内部Ｂバス２０４によって
接続されている。

【００２４】図２は、命令解読ブロック１００の詳細な
構成を示すブロック図である。命令解読ブロック１００
は、外部メモリからフェッチした命令を解読するブロッ
クであり、命令フェッチバッファ（ＩＦＢ）１０１、命
令バッファ（ＩＢ）１０２、命令セレクタ（ＳＩ）１０
３、命令レジスタ（ＩＲ）１０４、解読部１０５、実行
部１０８、制御部１０９及び記憶部１１０から構成され
る。

【００２５】ＩＦＢ１０１は、外部メモリから外部デー
タバスを通じてフェッチした１ワードのコードを格納す
るレジスタである。ここで、ワードとは、命令を解読す
る際の単位をいい、本マイクロプロセッサにおいては８
ビット、即ち１バイトである。従って、本実施例では、
１６ビットのアドレスバスによって特定される外部メモ
リの一つの番地には１ワード、即ち１バイト分のコード
が置かれている。

【００２６】また、命令とは、本マイクロプロセッサに
対する論理的なひとまとまりの指示をいい、例えば、”
ａｄｄ ＃４，ｄ０”等が該当する。一方、コードと
は、命令が符号化されたビット並びの全体又は部分をい
い、例えば、命令”ａｄｄ ＃４，ｄ０”に対応するビ
ット並び”０ｃ２（ｈｅｘ）”や、その部分である”０
ｃ”等が該当する。

【００２７】ＩＦＢ１０１は、フェッチしたコードの上
位４ビット（以下、４ビットの単位を「ニブル」とい
う。）を格納する上位側命令フェッチバッファ（ＩＦＢ
Ｈ）１０１ａと下位の１ニブルを格納する下位側命令フ
ェッチバッファ（ＩＦＢＬ）１０１ｂからなる。尚、デ
ータパスブロック２００のプリフェッチカウンタ（ＰＦ
Ｃ）２０６には、このＩＦＢ１０１にフェッチされてい
るコードが置かれていた外部メモリの番地が保持され
る。

【００２８】ＩＢ１０２は、ＩＦＢ１０１から出力され
たコードを格納するレジスタであり、ＩＦＢ１０１と同
様に上位側命令バッファ（ＩＢＨ）１０２ａと下位側命
令バッファ（ＩＢＬ）１０２ｂからなる。尚、ＩＦＢ１
０１とＩＢ１０２に保持されたコードは、後述する実行
部１０８からの指示に従って図示されていないセレクタ
を介して内部Ｂバス２０４に出力されデータパスブロッ
ク２００に転送される。

【００２９】ＩＲ１０４は、解読する対象となる１バイ
トのコードを格納するレジスタであり、上位１ニブルの
コードを格納する上位側命令レジスタ（ＩＲＨ）１０４
ａと下位１ニブルのコードを格納する下位側命令レジス
タ（ＩＲＬ）１０４ｂからなる。尚、データパスブロッ
ク２００の解読用カウンタ（ＤＥＣＰＣ）２０５には、
このＩＲ１０４にフェッチされているコードが置かれて
いた外部メモリの番地が保持される。

【００３０】上記のＩＦＢ１０１、ＩＢ１０２及びＩＲ
１０４によって、３段の命令パイプラインが形成され、
先読みされた２バイトのコードと解読されている１バイ
トのコードを併せた合計３バイトのコードがこの命令パ
イプラインに格納される。ＳＩ１０３は、後述する制御
部１０９からの指示に従って、ＩＢＨ１０２ａ、ＩＢＬ
１０２ｂ及びＩＲＬ１０４ｂから選択した１つのレジス
タに格納されている１ニブルのコードをＩＲＨ１０４ａ
に転送する上位側命令セレクタ（ＳＩＨ）１０３ａと、
ＩＦＢＬ１０１ｂ、ＩＢＨ１０２ａ及びＩＢＬ１０２ｂ
から選択した１つのレジスタに格納されている１ニブル
のコードをＩＲＬ１０４ｂに転送する下位側命令セレク
タ（ＳＩＬ）１０３ｂとからなり、これらは独立して動
作する。

【００３１】記憶部１１０は、ＩＢ１０２に格納されて
いるコードの格納状態を数値に対応させて記憶してい
る。具体的には、図３に示される３つの状態のいずれか
の状態を記憶している。ステートＳ０はＩＢＨ１０２ａ
とＩＢＬ１０２ｂにはコードが格納されていない状態を
示し、ステートＳ１はＩＢＨ１０２ａにはコードが格納
されているがＩＢＬ１０２ｂにはコードが格納されてい
ない状態を示し、ステートＳ２はＩＢＨ１０２ａとＩＢ
Ｌ１０２ｂにコードが格納されている状態を示す。

【００３２】解読部１０５は、記憶部１１０に記憶され
ている状態を参照すると共に、ＩＲ１０４に格納されて
いる１バイトのコードを解読し、その結果を実行部１０
８及び制御部１０９に通知する。解読部１０５は、コー
ドを複号する一般的な機能を有する他に、特定の判断を
行うためのコードサイズ判断部１０７及びワードアライ
ン判断部１０６を有する。

【００３３】コードサイズ判断部１０７は、次に解読す
べきコードの語長が１ニブルであるか１バイトであるか
を判断し、その結果を制御部１０９に通知する。制御部
１０９は、コードサイズ判断部１０７からの通知と記憶
部１１０に記憶されている状態に基づいて、ＳＩ１０３
を制御すると共に記憶部１１０に記憶させる状態を更新
する。

【００３４】ワードアライン判断部１０６は、解読した
命令が外部メモリ上のハーフバイト境界に置かれていた
サブルーチン分岐命令であるかどうかを判断し、その結
果を実行部１０８に通知する。ここで、ハーフバイト境
界とは、バイト境界に対する用語であり、外部メモリ上
の１つの番地に対応する記憶領域、即ち１バイトの記憶
領域の中央の位置、即ち上位ニブルと下位ニブルとの境
界をいう。一方、バイト境界とは、外部メモリ上の１つ
の番地に対応する１バイトの記憶領域とその隣の番地に
対応する１バイトの記憶領域との境界をいう。

【００３５】実行部１０８は、解読部１０５での解読結
果に従って、命令解読ブロック１００やデータパスブロ
ック２００の各構成部を制御し、データ転送や演算を行
う。尚、実行部１０８から出力される制御信号は各構成
部に送られるが、その接続は図１及び図２には示されて
いない。また、実行部１０８を含む全ての構成部は、図
示されていないクロック信号に同期して動作し、クロッ
クサイクルを単位として動作内容が変化する。 （命令フォーマット）次に、以上のように構成されたマ
イクロプロセッサの命令フォーマットについて説明す
る。図４は、その命令フォーマットを説明するためのビ
ットの構成図である。本マイクロプロセッサが解読して
実行できる全ての命令は、フォーマット１（図４
（ａ））又はフォーマット２（図４（ｂ））のいずれか
に分類される。

【００３６】フォーマット１に分類される命令は、１バ
イト長の基本命令語に１ニブル単位で拡張語が付加され
る可変長の構成となる。全ての命令は、基本命令語とそ
れに続く拡張語から構成されるが、拡張語を有しない場
合もある。ここで、基本命令語とは、命令の種類を特定
するオペレーションコードであり、解読部１０５が解読
する対象となるものをいう。拡張語とは、基本命令語に
よる演算等の操作の対象となるデータ（ディスプレース
メントや即値等）をいい、解読部１０５が解読する対象
とはならない。

【００３７】例えば、”即値２をレジスタｄ０に格納さ
れた値に加算する”という命令”ａｄｄ ＃２，ｄ０”
は、基本命令語”０ｃ（ｈｅｘ）”と拡張語”２”から
なる”０ｃ２（ｈｅｘ）”というコードで表現される。
基本命令語”０ｃ”は、”続く１ニブルの拡張語の値を
レジスタｄ０の値に加算する”という演算操作を意味す
る。この例のように、本マイクロプロセッサによれば、
１ニブルで表現できる数値とレジスタの値との演算を指
示する命令であれば、合計３ニブル、即ち、１２ビット
あれば足りる。ところが、１バイトを命令の拡張単位と
する従来のマイクロプロセッサであれば、上述と同一内
容の命令であっても、拡張語を”０２”（ｈｅｘ）”と
せざるを得ないために、合計１６ビットが必要とされ
る。

【００３８】従って、フォーマット１に示される命令で
あれば、無駄な情報が排除されるので、同一内容の指示
をする命令であってもより少ないビット数で構成でき
る。一方、フォーマット２に分類される命令は、３ニブ
ル長の基本命令語に１ニブル単位で拡張語が付加される
可変長の構成となる。例えば、”即値ｆｆ（ｈｅｘ）と
レジスタｄ０に格納された値との排他的論理和をとる”
という命令”ＸＯＲ＃ｆｆ，ｄ０”は、基本命令語”２
０８（ｈｅｘ）”と拡張語”ｆｆ（ｈｅｘ）”からな
り、”２０８ｆｆ（ｈｅｘ）”というコードで表現され
る。基本命令語”２０８”は、”続く１バイトの拡張語
の値とレジスタｄ０の値との排他的論理和をとる”とい
う演算操作を意味する。この命令の場合には、基本命令
語の３ニブルが解読部１０５によって解読される。

【００３９】尚、フォーマット２の基本命令語は、第１
ニブルのコードを”２”又は”３”に定義している。即
ち、基本命令語のコードが”２ｘｘ（ｈｅｘ）”又は”
３ｘｘ（ｈｅｘ）”となるよう定義している。これは、
第１ニブルの値のみによって、その命令が２種類の命令
フォーマットのいずれであるかを区別するためである。

【００４０】以上の説明から明らかなように、本マイク
ロプロセッサの命令セットは、８、１２、１６、２０、
２４、、、というように、最小が８ビット長であり、こ
れに４ビット単位で拡張された語長になっている。即
ち、各命令の語長は、命令解読器のビット幅（８ビッ
ト）よりも小さいビット数（４ビット）を単位として拡
張された値に定義されている。従って、これらの命令セ
ットを用いることによって、命令解読器のビット幅（８
ビット）の単位で拡張された命令を用いる場合に比べ、
同一内容のプログラムであっても、無駄なコードを排除
することができるので、全体のコードサイズを圧縮する
ことができる。 （マイクロプロセッサの動作）次に、以上のように定義
された命令セットを備える本マイクロプロセッサの動作
について説明する。

【００４１】尚、本マイクロプロセッサは、命令の語長
が、解読部１０５の入力の語長（８ビット）よりも小さ
い語長（４ビット）の単位で拡張されている点に特徴が
あるあるので、この点に起因する特徴的な動作について
説明し、８ビット単位で拡張された命令セットを備える
従来のマイクロプロセッサと異ならない動作についての
説明は省略する。データパスブロック２００における動
作は、従来のマイクロプロセッサの場合と同様であるの
でその説明は省略し、命令解読ブロック１００の動作を
中心に説明する。 （解読例１）先ず、命令が外部メモリのバイト境界に置
かれている場合における命令解読ブロック１００の動作
について説明する。

【００４２】図５は、５ニブル長の命令が本マイクロプ
ロセッサによって解読されて実行される場合の動作を説
明するための図である。図５（ａ）は、その命令のフォ
ーマットを示す図であり、３ニブルの基本命令語と２ニ
ブルの拡張語からなる。ここでは説明の便宜上、命令を
構成するコードをニブル単位で、Ａ，Ｂ，Ｃ，Ｄ，Ｅと
表している。図５（ｂ）は、この命令が外部メモリに置
かれている場合の各コードの配置を示す図である。尚、
基本命令語と拡張語では、外部メモリに置かれていると
きの各コードの配置順序が異なる。

【００４３】図５（ｃ）は、この命令が命令解読ブロッ
ク１００に読み込まれた場合の、各クロックサイクルに
おける命令パイプライン、即ちＩＦＢ１０１、ＩＢ１０
２、ＩＲ１０４に格納される各１バイト分のコードと記
憶部１１０に記憶される状態を示す表である。尚、図５
（ｃ）の表に書かれている記号”−”は、この命令の実
行とは無関係であることを示している。

【００４４】クロックサイクル１において、命令の最初
の１バイトのコード”ＢＡ”がＩＦＢ１０１にフェッチ
される。続いて、クロックサイクル２において、続く１
バイトのコード”ＥＣ”がＩＦＢ１０１にフェッチされ
ると共にＩＦＢ１０１に格納されていたコード”ＢＡ”
はＩＢ１０２に転送される。尚、コードのフェッチや命
令パイプラインにおける転送は、クロックサイクルごと
に送られてくる実行部１０８からの指示に従って行われ
る。クロックサイクル２においては、この命令の直前の
命令の解読が終了しているので、状態はＳ２になってい
る。

【００４５】クロックサイクル３が開始されると、先
ず、制御部１０９は、記憶部１１０に記憶されている状
態がＳ２であることを知ると共に、コードサイズ判断部
１０７から”次に解読すべきコードの語長は１バイトで
ある”旨の通知を受ける。その結果、制御部１０９は、
ＩＢ１０２に格納されている１バイト分のコードをＩＲ
１０４に転送するようＳＩ１０３に選択信号を出力する
と共に、状態Ｓ２を記憶部１１０に書き込む。その選択
信号に基づいて、ＳＩＨ１０３ａは、ＩＢＬ１０２ｂに
格納されていたコード”Ａ”をＩＲＨ１０４ａに転送
し、ＳＩＬ１０３ｂは、ＩＢＨ１０２ａに格納されてい
たコード”Ｂ”をＩＲＬ１０４ｂに転送する。

【００４６】その結果、ＩＲ１０４に転送されたコー
ド”ＡＢ”は、解読部１０５によって解読される。コー
ドサイズ判断部１０７は、この命令の第１ニブルのコー
ド”Ａ”を解読することによって、この命令はフォーマ
ット２、即ち基本命令語は３ニブル長であることを知
り、”次に解読すべきコードの語長は、残る基本命令語
の語長、即ち１ニブルである”と判断する。

【００４７】クロックサイクル４においては、制御部１
０９は、記憶部１１０に記憶されている状態がＳ２であ
ることを知ると共に、コードサイズ判断部１０７から”
次に解読すべきコードの語長は１ニブルである”旨の通
知を受ける。その結果、制御部１０９は、ＩＢＬ１０２
ｂに格納されているコードをＩＲＬ１０４ｂに転送する
ようＳＩ１０３に選択信号を出力すると共に、状態Ｓ１
を記憶部１１０に書き込む。その選択信号に基づいて、
ＳＩＨ１０３ａは、ＩＲＬ１０４ｂに格納されていたコ
ード”Ｂ”をＩＲＨ１０４ａに転送し、ＳＩＬ１０３ｂ
は、ＩＢＬ１０２ｂに格納されていたコード”Ｃ”をＩ
ＲＬ１０４ｂに転送する。

【００４８】その結果、ＩＲ１０４に転送されたコー
ド”ＢＣ”は、解読部１０５によって解読される。実行
部１０８は、解読部１０５での解読結果に基づいて、Ｉ
ＦＢ１０１及びＩＢ１０２に格納されている拡張語”Ｄ
Ｅ”を内部Ｂバス２０４を介してデータパスブロック２
００に転送し、必要なデータ処理を行うことによってこ
の５ニブル長の命令の実行を終了する。

【００４９】ここで、基本命令語の第１ニブル”Ａ”
は、この命令が３ニブル長であるという情報だけを有
し、続く命令”ＢＣ”が、この命令の実質的な内容（例
えば、”レジスタの値と即値を加算する”等）を有する
ように定義されている。従って、実行部１０８は、コー
ド”ＢＣ”の解読結果に基づいて実行する際には、既に
行ったコード”ＡＢ”の解読結果を必要としない。

【００５０】以上のようにして、３ニブル長の基本命令
語は、その語長が解読部１０５の入力語長の１．５倍で
あるにも拘らず、解読部１０５によって正しく解読され
実行される。 （解読例２）次に、命令が外部メモリのハーフバイト境
界に置かれている場合における命令解読ブロック１００
の動作について説明する。

【００５１】この命令のフォーマットは、図５（ａ）に
示された解読例１におけるフォーマットと同一とする。
図６（ａ）は、この命令が外部メモリに置かれている場
合の配置を、ニブル単位で示す図である。命令は、バイ
トの境界ではなく、ハーフバイト境界に置かれている点
が、図５（ｂ）に示された解読例１の場合と異なる。以
下、解読例１と異なる点を中心に説明する。

【００５２】図６（ｂ）は、命令パイプラインの流れを
示す表であり、解読例１における図５（ｃ）に対応す
る。クロックサイクル１において、第１ニブルのコー
ド”Ａ”がＩＦＢ１０１にフェッチされ、続くクロック
サイクル２において、１バイトのコード”ＢＣ”がＩＦ
Ｂ１０１にフェッチされる。このクロックサイクル２に
おいては、この命令の直前の命令の最終ニブルがハーフ
バイト境界に置かれていたので、状態はＳ１になってい
る。

【００５３】クロックサイクル３が開始されると、先
ず、制御部１０９は、記憶部１１０に記憶されている状
態がＳ１であることを知ると共に、コードサイズ判断部
１０７から”次に解読すべきコードの語長は１バイトで
ある”旨の通知を受ける。その結果、制御部１０９は、
ＩＦＢ１０１とＩＢ１０２とに跨って格納されている１
バイトのコードをＩＲ１０４に転送するようＳＩ１０３
に選択信号を出力すると共に、状態Ｓ１を記憶部１１０
に書き込む。その選択信号に基づいて、ＳＩＨ１０３ａ
は、ＩＢＨ１０２ａに格納されていたコード”Ａ”をＩ
ＲＨ１０４ａに転送し、ＳＩＬ１０３ｂは、ＩＦＢＬ１
０１ｂに格納されていたコード”Ｂ”をＩＲＬ１０４ｂ
に転送する。

【００５４】その結果、ＩＲ１０４に転送されたコー
ド”ＡＢ”は、解読部１０５によって解読される。コー
ドサイズ判断部１０７は、この命令の第１ニブルのコー
ド”Ａ”を解読することによって、この命令はフォーマ
ット２、即ち基本命令語は３ニブル長であることを知
り、”次に解読すべきコードの語長は、残る基本命令語
の語長、即ち１ニブルである”と判断する。

【００５５】クロックサイクル４においては、制御部１
０９は、記憶部１１０に記憶されている状態がＳ１であ
ることを知ると共に、コードサイズ判断部１０７から”
次に解読すべきコードの語長は１ニブルである”旨の通
知を受ける。その結果、制御部１０９は、ＩＢＨ１０２
ａに格納されているコードをＩＲＬ１０４ｂに転送する
ようＳＩ１０３に選択信号を出力すると共に、状態Ｓ２
を記憶部１１０に書き込む。その選択信号に基づいて、
ＳＩＨ１０３ａは、ＩＲＬ１０４ｂに格納されていたコ
ード”Ｂ”をＩＲＨ１０４ａに転送し、ＳＩＬ１０３ｂ
は、ＩＢＨ１０２ａに格納されていたコード”Ｃ”をＩ
ＲＬ１０４ｂに転送する。

【００５６】その結果、ＩＲ１０４に転送されたコー
ド”ＢＣ”は、解読部１０５によって解読される。実行
部１０８は、解読部１０５での解読結果に基づいて、Ｉ
Ｂ１０２に格納されている拡張語”ＤＥ”を内部Ｂバス
２０４を介してデータパスブロック２００に転送し、必
要なデータ処理を行うことによってこの５ニブル長の命
令の実行を終了する。

【００５７】以上のようにして、外部メモリのハーフバ
イト境界に置かれている命令であっても、本マイクロプ
ロセッサによって正しく解読され実行される。 （分岐例１）次に、ハーフバイト境界から始まるプログ
ラムに分岐するための、分岐命令のフォーマット及び本
プロセッサの動作について説明する。

【００５８】図７は、無条件分岐命令ｊｍｐのフォーマ
ットを示す。この命令は、８ビットの基本命令語と１６
ビットの拡張語を併せた６ニブル長のコードからなる。
ところで、本マイクロプロセッサにおいては、命令が外
部メモリのハーフバイト境界から始まる位置に置かれる
場合があるので、分岐先のメモリ番地を特定するために
は１６ビットでは足りない。即ち、１６ビットで特定さ
れるメモリ番地であっても、その番地の上位ニブル又は
下位ニブルのいずれに置かれた命令に分岐すべきかを指
定する必要がある。そのために、無条件分岐命令である
ことを特定するための８ビットの基本命令語に、分岐先
番地を特定するための１７ビット以上の拡張語を併せた
語長、即ち７ニブル長の命令とすることもできる。

【００５９】しかし、７ニブル長のコードを用いてｊｍ
ｐ命令を定義したのでは、このコードの中に実質的に使
用されない３ビット分の無駄なコードが含まれることに
なり、コードサイズの縮小化が阻害される。そこで、図
７に示されるように、ｊｍｐ命令の基本命令語の最下位
ビットを、分岐先の命令が外部メモリ上のハーフバイト
境界に置かれているか否かを示すための情報として定義
している。即ち、基本命令語の最下位１ビットと拡張語
の２バイトを併せた合計１７ビットによって、分岐先の
メモリ番地が特定されるようｊｍｐ命令のコードを定義
している。これによって、無条件分岐命令ｊｍｐは、７
ニブル長ではなく６ニブル長のコードに圧縮して定義さ
れるので、無駄なコードの発生が回避される。

【００６０】次に、このｊｍｐ命令が実行された場合
の、本マイクロプロセッサの動作を説明する。今、この
３バイト長のｊｍｐ命令が外部メモリからフェッチされ
て、ＩＦＢ１０１、ＩＢ１０２及びＩＲ１０４に保持さ
れているとする。解読部１０５は、ＩＲ１０４に格納さ
れている基本命令語の最下位ビットの情報だけを制御部
１０９に送る。制御部１０９は、送られてきた情報が”
１”である場合には状態Ｓ１を記憶部１１０に書き込
み、”０”である場合には状態Ｓ２を書き込む。

【００６１】同時に、解読部１０５は、ＩＲ１０４に格
納されている基本命令語の上位７ビット分のコードを解
読することによって、この命令が無条件分岐命令である
ことを実行部１０８に通知する。この通知を受けた実行
部１０８は、ＩＦＢ１０１及びＩＢ１０２に格納されて
いる１６ビット分の分岐先番地をデータパスブロック２
００に転送し、さらに外部アドレスバス２１２に出力さ
せる。その結果、外部アドレスバス２１２によって指定
されたメモリ番地から始まる外部メモリ上の命令が、１
バイト単位で命令解読ブロック１００に取り込まれてい
く。

【００６２】分岐先の先頭の１バイト分のコードがＩＢ
１０２に転送されると、制御部１０９は、次のクロック
サイクルにおいて解読すべきコードを決定するために、
記憶部１１０に記憶されている状態に従ってＳＩ１０３
を制御する。具体的には、記憶部１１０に状態Ｓ２が記
憶されていた場合には、制御部１０９は、ＩＢ１０２に
保持されている１バイト分のコードをＩＲ１０４に転送
するようＳＩ１０３を制御する。この制御は、上述の解
読例１のクロックサイクル３での制御と同様であり、外
部メモリ上に置かれていたバイト境界から始まる命令を
解読することに相当する。即ち、この場合は、バイト境
界への分岐処理に該当する。

【００６３】一方、記憶部１１０に状態Ｓ１が記憶され
ていた場合には、制御部１０９は、ＩＦＢ１０１とＩＢ
１０２とに跨る１バイト分のコードをＩＲ１０４に転送
するようＳＩ１０３を制御する。この制御は、上述の解
読例２のクロックサイクル３での制御と同様であり、外
部メモリ上に置かれていたハーフバイト境界から始まる
命令を解読することに相当する。即ち、この場合は、ハ
ーフバイト境界への分岐処理に該当する。

【００６４】以上の動作によって、３バイト長の無条件
分岐命令ｊｍｐによる、バイト境界又はハーフバイト境
界への分岐処理が終了する。 （分岐例２）次に、分岐後に戻るべきメモリ番地がハー
フバイト境界である場合における、サブルーチン分岐命
令（以下、「ｊｓｒ命令」という。）を実行した本プロ
セッサの動作について説明する。

【００６５】ここで、ｊｓｒ命令とは、指定されたメモ
リ番地への分岐処理に先立ち、この命令が置かれている
メモリ番地の次の番地を戻り番地としてスタックポイン
タ（ＳＰ）２０２ａが示す記憶領域（以下、単に「スタ
ック」という。）に退避しておく処理を伴うような分岐
命令をいう。この命令は、サブルーチンの終了を指示す
るリターン命令と対で用いられる。リターン命令が実行
されると、スタックに退避していた戻り番地を読み出
し、その番地に戻る処理が行われる。

【００６６】ところで、外部メモリ上のハーフバイト境
界に戻る場合を考慮すると、分岐例１で説明したよう
に、戻り番地を指定するには１７ビットが必要とされ
る。従って、スタックに退避する戻り番地のコードは、
２バイトでは足りず３バイトが必要とされる。即ち、ｊ
ｓｒ命令やリターン命令を実行するたびに、スタックに
対して３回ずつアクセスする必要が生じる。

【００６７】しかしながら、同一内容のプログラムであ
っても、スタックへのアクセスの頻度が多くなると、そ
の処理に要する時間だけマイクロプロセッサによるスル
ープットが低下する。特に、Ｃ言語で作成されたプログ
ラムにおいては、一般にスタックを使用する頻度が多い
ため、そのスループットは、スタックへのアクセス回数
の影響を強く受ける。

【００６８】そこで、本マイクロプロセッサでは、戻り
番地がハーフバイト境界となる場合であっても、スタッ
クへの退避が２バイトで済むように工夫している。以下
に、その内容について説明する。ｊｓｒ命令のフォーマ
ットは、図７に示された無条件分岐命令と同一である。
即ち、この命令は、１バイトの基本命令語に２バイトの
拡張語を付加した合計３バイトからなり、分岐先番地
は、基本命令語の最下位ビットと拡張語の１６ビットを
併せた合計１７ビットにより特定される。従って、分岐
先が外部メモリのバイト境界であってもハーフバイト境
界であっても分岐例１の場合と同様に実行される。

【００６９】次に、ｊｓｒ命令が実行された場合におけ
る、本マイクロプロセッサの動作について図８に示され
たフローチャートを用いて説明する。この命令の基本命
令語がＩＲ１０４に格納されると、ワードアライン判断
部１０６は、この命令がｊｓｒ命令であることを認識す
ると同時に、記憶部１１０に記憶されている状態を参照
することにより、この命令が外部メモリ上のバイト境界
に置かれていたかハーフバイト境界に置かれていたかを
判断し、その結果を実行部１０８に通知する（ステップ
Ｓ８１）。

【００７０】この命令が外部メモリ上のバイト境界に置
かれていた旨の通知を受けた実行部１０８は、この命令
自体の語長は上述の定義通り６ニブルであると認識し
（ステップＳ８２）、この命令の直後に置かれている命
令のメモリ番地、即ち、１６ビットで表わされるバイト
境界を示すメモリ番地をスタックに退避する（ステップ
Ｓ８４）。図９（ａ）は、外部メモリ上のバイト境界に
置かれているｊｓｒ命令と、戻り番地の関係を示す図で
ある。

【００７１】一方、この命令が外部メモリ上のハーフバ
イト境界に置かれていた旨の通知を受けた実行部１０８
は、この命令自体の語長は６ニブルではなく７ニブルで
あるとみなし（ステップＳ８３）、この７ニブル長の命
令の直後に置かれている命令のメモリ番地、即ち、１６
ビットで表わされるバイト境界を示すメモリ番地をスタ
ックに退避する（ステップＳ８４）。具体的には、実行
部１０８は、この命令が置かれていたメモリ番地を解読
用カウンタ（ＤＥＣＰＣ）２０５から読み出して演算器
（ＡＬＵ）２０８に送り、この命令自体が７ニブル長で
あるとした場合の戻り番地を算出し、スタックに書き込
むよう各構成部を制御する。図９（ｂ）は、外部メモリ
上のハーフバイト境界に置かれているｊｓｒ命令と、戻
り番地の関係を示す図である。

【００７２】戻り番地をスタックに退避した後の動作は
分岐例１での動作と同様であり、実行部１０８は、この
命令の下位１７ビットで特定されるサブルーチンの先頭
番地に分岐するための処理を行う（ステップＳ８５）。
以上のようにして、このｊｓｒ命令が外部メモリ上のバ
イト境界又はハーフバイト境界のいずれの位置に配置さ
れている場合であっても、スタックに退避する戻り番地
は、２バイトで済む。

【００７３】尚、サブルーチンの処理を終えて、リター
ン命令を実行した場合には、実行部１０８は、スタック
に退避されていた２バイトの戻り番地を読み出してアド
レスバッファ（ＡＤＢ）２０９に格納し、その番地から
始まる命令を実行するよう各構成部を制御する。ところ
で、以上のようにｊｓｒ命令が実行される前提として、
ｊｓｒ命令とその次の命令が、上述の動作と整合して外
部メモリ上に配置されている必要がある。即ち、ｊｓｒ
命令を外部メモリ上のハーフバイト境界に配置した場合
には、その次の命令は、そのｊｓｒ命令が６ニブル長で
はなく７ニブル長の命令であるとみなして、外部メモリ
上に配置しておく必要があるのは言うまでもない。その
処理は、一般にリンカーと呼ばれるメモリ番地割付プロ
グラムによって実現されるものであり、本マイクロプロ
セッサの動作とは直接には関係しないので、その説明は
省略する。

【００７４】以上の説明から明らかなように、本マイク
ロプロセッサにおいては、ｊｓｒ命令が実行された場合
には、その命令が置かれているメモリ番地の境界に拘ら
ず、常に２バイトの戻り番地を退避するだけで済む。従
って、３バイトの戻り番地を退避する場合に比べ、プロ
グラムの処理時間が短縮される。以上、本発明に係るマ
イクロプロセッサについて、実施例に基づいて説明した
が、本発明はこれら実施例に限られないことは勿論であ
る。即ち、 （１）本実施例では、命令を解読する際の単位、即ち、
１ワードが８ビットであったが、このビット数に限定さ
れるものではない。例えば、１ワードが１２ビットであ
ってもよい。その場合には、命令解読ブロック１００及
びデータパスブロック２００において、８ビットで構成
されている全ての構成部のビット幅を１２ビットし、さ
らに、外部メモリに配置するコードを１２ビット単位と
すればよい。 （２）本実施例では、ＩＢ１０２におけるコードの格納
状態が記憶部１１０に記憶されたが、ＩＢ１０２に限定
されるものではない。例えば、ＩＦＢ１０１とＩＢ１０
２におけるコードの格納状態が記憶されてもよい。これ
によって、ＩＢ１０２だけでなく、ＩＦＢ１０１でのコ
ードの有無による柔軟な制御が可能になる。 （３）本実施例における命令パイプラインは、ＩＦＢ１
０１、ＩＢ１０２及びＳＩ１０３からなる３段である
が、この段数に限定されるものではない。

【００７５】

【発明の効果】以上の説明から明らかなように、請求項
１及び２記載のマイクロプロセッサによれば、命令の語
長は、１ワード、即ち解読器が一度に解読するコードの
語長の整数倍に限定されない。従って、命令を構成する
コードの中に、使用されない無駄なビットが含まれる割
合を低減することができる。

【００７６】これによって、同一内容のプログラムであ
っても、コードサイズが縮小されたプログラムの作成が
可能になるという効果がある。請求項３記載のマイクロ
プロセッサによれば、命令の語長は、ハーフワードを単
位として拡張された値となる。従って、ハーフワードを
単位としてきめ細かく命令を定義したり、データを指定
したりできる。

【００７７】請求項４記載のマイクロプロセッサによれ
ば、次に解読すべきコードが命令バッファにどのように
配置されているかを、ハーフワード単位で判断すること
ができる。請求項５記載のマイクロプロセッサによれ
ば、命令バッファに保持されたコードを、ハーフワード
単位で独立して解読レジスタに転送し、解読することが
できる。

【００７８】請求項６記載のマイクロプロセッサによれ
ば、外部メモリ上の２つの番地に跨って置かれた１ワー
ド長のコードであっても正しく解読され実行される。請
求項７記載のマイクロプロセッサによれば、外部メモリ
上の下位の位置に置かれたハーフワード長のコードであ
っても正しく解読され実行される。請求項８記載のマイ
クロプロセッサによれば、外部メモリ上の上位の位置に
置かれたハーフワード長のコードであっても正しく解読
され実行される。

【００７９】請求項９記載のマイクロプロセッサによれ
ば、外部メモリ上のハーフワード境界に置かれたサブル
ーチン分岐命令を実行する場合であっても、その命令が
ワード境界に置かれていた場合と同じビット数からなる
戻り番地を退避するだけで済む。従って、スタックへの
アクセス頻度が減少すると共に、スタックの無駄な消費
を回避できる。

【００８０】これによって、同一内容のプログラムを実
行した場合であっても、そのスループットを向上させる
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例に係るマイクロプロセッサの構
成を示すブロック図である。

【図２】同実施例に係るマイクロプロセッサの命令解読
ブロック１００の詳細な構成を示すブロック図である。

【図３】同実施例に係るマイクロプロセッサのＩＢ１０
２におけるコードの格納状態を示す図である。

【図４】同実施例に係るマイクロプロセッサが実行する
命令の２種類のフォーマットを示す図である。

【図５】図５（ａ）は、同実施例における５ニブル長の
命令のフォーマットを示す図である。図５（ｂ）は、図
５（ａ）に示された命令が外部メモリ上のバイト境界に
置かれている場合の各コードの配置を示す図である。図
５（ｃ）は、図５（ａ）に示された命令が命令解読ブロ
ック１００に読み込まれた場合の、各クロックサイクル
における命令パイプラインの流れを示す図である。

【図６】図６（ａ）は、図５（ａ）に示された命令が外
部メモリ上のハーフバイト境界に置かれている場合の各
コードの配置を示す図である。図６（ｂ）は、図５
（ａ）に示された命令が命令解読ブロック１００に読み
込まれた場合の、各クロックサイクルにおける命令パイ
プラインの流れを示す図である。

【図７】同実施例における無条件分岐命令ｊｍｐのフォ
ーマットを示す図である。

【図８】同実施例において、ｊｓｒ命令が実行された場
合における、本マイクロプロセッサの動作を示すフロー
チャートである。

【図９】図９（ａ）は、同実施例において、外部メモリ
上のバイト境界に置かれているｊｓｒ命令と戻り番地の
関係を示す図である。図９（ｂ）は、同実施例におい
て、外部メモリ上のハーフバイト境界に置かれているｊ
ｓｒ命令と、戻り番地の関係を示す図である。

【図１０】従来のマイクロプロセッサにおける命令のビ
ット構成を示す図である。

【符号の説明】

１０１ａ ＩＦＢＨ １０１ｂ ＩＦＢＬ １０２ａ ＩＢＨ １０２ｂ ＩＢＬ １０３ａ ＳＩＨ １０３ｂ ＳＩＬ １０４ａ ＩＲＨ １０４ｂ ＩＲＬ １０５ 解読部 １０６ ワードアライン判断部 １０７ コードサイズ判断部 １０８ 実行部 １０９ 制御部 １１０ 記憶部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−97031（ＪＰ，Ａ) 特開 昭54−122043（ＪＰ，Ａ) 特開 平４−101230（ＪＰ，Ａ) 特開 平３−33931（ＪＰ，Ａ) 特開 昭61−33545（ＪＰ，Ａ) 特開 昭63−244233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 コード化された命令を逐一に解読する解
   読器と、前記解読器による解読結果に基づいてデータ処
   理を実行する実行手段とを備えるマイクロプロセッサで
   あって、 前記命令の語長ｗは、前記解読器が一度に解読するコー
   ドの最小語長をａとし、ａよりも小さい語長をｂとした
   場合に、 ｗ＝ａ＋ｎｂ （但し、ｎは０及び１を含む正の整数と
   する） で表され、 前記実行手段は、少なくとも語長がａである命令と語長
   が（ａ＋ｂ）である命令を実行することを特徴とするマ
   イクロプロセッサ。
2. 【請求項２】 前記ｂは、前記ａを１ワードとした場合
   に、ハーフワードであることを特徴とする請求項１記載
   のマイクロプロセッサ。
3. 【請求項３】 前記マイクロプロセッサはさらに、 先読みした命令を保持する命令バッファと、 前記解読器で解読する１ワードのコードをハーフワード
   ずつ分割して保持する上位側解読レジスタと下位側解読
   レジスタと、 前記解読器による解読結果に基づいて、次に新たに前記
   解読レジスタに転送すべきコードの語長がハーフワード
   であるか１ワードであるかを判断する第１の判断手段
   と、 前記第１の判断手段においてハーフワードと判断された
   場合、前記下位側解読レジスタに格納されたコードを前
   記上位側解読レジスタに転送するともに、前記命令バッ
   ファに格納された次に転送すべきハーフワードのコード
   を前記下位側解読レジスタに転送する選択手段とを備え
   ることを特徴とする請求項２記載のマイクロプロセッ
   サ。
4. 【請求項４】 前記マイクロプロセッサはさらに、 先読みした命令を保持する命令バッファと、 前記命令バッファにおける命令のハーフワード単位での
   格納状態を記憶する記憶手段と、 前記解読器による解読結果に基づいて、次に解読すべき
   コードの語長がハーフワードであるか１ワードであるか
   を判断する第１の判断手段と、 判断された語長と前記格納状態とに基づいて、前記命令
   バッファに格納されたコードを前記解読器に取り込むよ
   う前記命令バッファを制御すると共に前記格納状態を更
   新する制御手段とを備えることを特徴とする請求項２記
   載のマイクロプロセッサ。
5. 【請求項５】 前記マイクロプロセッサはさらに、 先読みした命令を保持する命令バッファと、 前記命令バッファにおける命令のハーフワード単位での
   格納状態を記憶する記憶手段と、 前記解読器で解読する１ワードのコードをハーフワード
   ずつ分割して保持する上位側解読レジスタと下位側解読
   レジスタと、 前記格納状態に基づいて、前記命令バッファに格納され
   たコードを前記解読レジスタに取り込むよう前記命令バ
   ッファを制御すると共に前記格納状態を更新する制御手
   段と、 前記解読器による解読結果に基づいて、次に新たに前記
   解読レジスタに転送すべきコードの語長がハーフワード
   であるか１ワードであるかを判断する第１の判断手段
   と、 前記第１の判断手段においてハーフワードと判断された
   場合、前記下位側解読レジスタに格納されたコードを前
   記上位側解読レジスタに転送するともに、前記命令バッ
   ファに格納された次に転送すべきハーフワードのコード
   を前記下位側解読レジスタに転送する選択手段とを備え
   ることを特徴とする請求項２記載のマイクロプロセッ
   サ。
6. 【請求項６】 前記命令バッファは、最新にフェッチし
   た１ワードのコードを保持する第１レジスタと、その直
   前にフェッチした１ワードのコードを保持する第２レジ
   スタとからなり、 前記第１のレジスタは、１ワードのコードをハーフワー
   ドずつ分割して保持する上位側第１レジスタと下位側第
   １レジスタとからなり、 前記第２のレジスタは、１ワードのコードをハーフワー
   ドずつ分割して保持する上位側第２レジスタと下位側第
   ２レジスタとからなり、 前記選択手段は、少なくとも前記上位側第２レジスタと
   前記下位側第２レジスタと前記下位側解読レジスタとか
   ら選択した１つのレジスタに保持されているコードを前
   記上位側解読レジスタに転送する上位側選択手段と、少
   なくとも前記下位側第１レジスタと前記上位側第２レジ
   スタと前記下位側第２レジスタとから選択した１つのレ
   ジスタに保持されているコードを前記下位側解読レジス
   タに転送する下位側選択手段とからなり、 前記記憶手段は、前記上位側第２レジスタ及び前記下位
   側第２レジスタのいずれにもコードが保持されていない
   第１の状態と、前記上位側第２レジスタにはコードが保
   持されているが前記下位側第２レジスタにはコードが保
   持されていない第２の状態と、前記上位側第２レジスタ
   及び前記下位側第２レジスタにコードが保持されている
   第３の状態のいずれかの格納状態を記憶することを特徴
   とする請求項５記載のマイクロプロセッサ。
7. 【請求項７】 前記制御手段は、前記記憶手段に記憶さ
   れている状態が第２の状態であり、かつ前記第１の判断
   手段により次に解読すべきコードの語長が１ワードであ
   ると判断された場合には、前記上位側選択手段が前記上
   位側第２レジスタに保持されているコードを前記上位側
   解読レジスタに転送し、前記下位側選択手段が前記下位
   側第１レジスタに保持されているコードを前記下位側解
   読レジスタに転送するよう前記選択手段を制御すること
   を特徴とする請求項６記載のマイクロプロセッサ。
8. 【請求項８】 前記制御手段は、前記記憶手段に記憶さ
   れている状態が第３の状態であり、かつ前記第１の判断
   手段により次に解読すべきコードの語長がハーフワード
   であると判断された場合には、前記上位側選択手段が前
   記下位側解読レジスタに保持されているコードを前記上
   位側解読レジスタに転送し、前記下位側選択手段が前記
   下位側第２レジスタに保持されているコードを前記下位
   側解読レジスタに転送するよう前記選択手段を制御する
   と共に、前記記憶手段に記憶する状態を第２の状態に更
   新することを特徴とする請求項６記載のマイクロプロセ
   ッサ。
9. 【請求項９】 前記制御手段は、前記記憶手段に記憶さ
   れている状態が第２の状態であり、かつ前記第１の判断
   手段により次に解読すべきコードの語長がハーフワード
   であると判断された場合には、前記上位側選択手段が前
   記下位側解読レジスタに保持されているコードを前記上
   位側解読レジスタに転送し、前記下位側選択手段が前記
   上位側第２レジスタに保持されているコードを前記下位
   側解読レジスタに転送するよう前記選択手段を制御する
   と共に、前記記憶手段に記憶する状態を第３の状態に更
   新することを特徴とする請求項６記載のマイクロプロセ
   ッサ。
10. 【請求項１０】 前記プロセッサはさらに、 前記記憶手段に記憶された格納状態と前記解読器での解
    読結果とに基づいて、前記解読器によって解読された命
    令がハーフワードで終了するメモリ上の位置に置かれて
    いたサブルーチン分岐命令であるかどうかを判断する第
    ２の判断手段を備え、 前記実行手段は、前記命令がハーフワードで終了するメ
    モリ上の位置に置かれていたサブルーチン分岐命令であ
    ると判断された場合には、その位置に該当するメモリ番
    地にハーフワードのコードに相当する番地を加算したメ
    モリ番地をサブルーチンからの戻り番地とみなしてサブ
    ルーチンへの分岐処理を実行することを特徴とする請求
    項４記載のマイクロプロセッサ。
11. 【請求項１１】 先読みした命令を保持する命令バッフ
    ァと、 コード化された命令を１ワードずつ解読する解読器と、 前記解読器で解読する１ワードのコードをハーフワード
    ずつ分割して保持する上位側解読レジスタと下位側解読
    レジスタと、 前記解読器による解読結果に基づいて、次に新たに前記
    解読レジスタに転送すべきコードの語長がハーフワード
    であるか１ワードであるかを判断する第１の判断手段
    と、 前記第１の判断手段においてハーフワードと判断された
    場合、前記下位側解読レジスタに格納されたコードを前
    記上位側解読レジスタに転送するともに、前記命令バッ
    ファに格納された次に転送すべきハーフワードのコード
    を前記下位側解読レジスタに転送する選択手段とを備え
    ることを特徴とするマイクロプロセッサ。