JP3196931B2 - パーティショニング方法および装置、ならびにエミュレーション方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーティショニン
グ方法および装置、ならびにエミュレーション方法およ
び装置に関する。

【０００２】

【従来の技術】エミュレーションについては、特開平９
−５０４５３号公報に開示された技術が知られている。
エミュレーション装置は、ＬＳＩの論理検証を行うもの
である。エミュレーション装置は、検証対象のＬＳＩの
論理（Ｌｏｇｉｃ）をフィールド・プログラマブル・ゲ
ートアレイ（ＦＰＧＡ）等のプログラマブルデバイスに
マッピングして、前記プログラマブルデバイス上でＬＳ
Ｉの論理検証を行うものである。

【０００３】エミュレーション装置は、前記プログラマ
ブルデバイスが複数搭載されるエミュレーションボード
（以下、単にボードという）を、複数枚備えている。エ
ミュレーション装置において検証対象となるＬＳＩの回
路（論理）を示すデータ（回路データ）は、複数のデー
タブロック（回路ブロック）に分割され、それぞれのデ
ータブロックが前記複数のボードのそれぞれに割り当て
られる。この割り当て作業を、パーティショニングとい
う。なお、ここで、前記ＬＳＩの回路（論理）を示すデ
ータとは、一般的にネットリストと呼ばれるものに相当
する。

【０００４】１枚のボードに搭載可能なデータ（前記回
路ブロック）量には、一定の限界がある（これを最大搭
載ゲート数という）。したがって、前記パーティショニ
ングは、前記複数のボードのそれぞれに割り当てられる
前記回路ブロックのデータ量（回路規模、ゲート数）
が、前記限界を超えないように行われる必要がある。

【０００５】前記複数のボードのそれぞれに割り当てら
れた前記回路ブロック同士の電気的接続は、前記複数の
ボード間に接続された信号線（配線）によって行われ
る。この場合、１枚のボードに接続可能な信号線の数
（信号数）には、一定の制約がある。これは、前記エミ
ュレーション装置の物理的な構成上の制約で、前記エミ
ュレーション装置の仕様により決定される。したがっ
て、前記パーティショニングに際して、前記１枚のボー
ドに前記回路ブロックが割り当てられるときに、前記回
路ブロックから引き出される信号線の数が、前記制約の
数（最大ボード間信号数）を超えないようになされる必
要がある。

【０００６】前記パーティショニングが行われた後、前
記複数のボードのそれぞれにコンパイル処理が行われ
る。その後、前記回路データの全体のコンパイル処理が
行われる。ここで、前記エミュレーション装置における
前記コンパイル処理とは、ユーザーの設計する回路の基
本単位である論理ゲート（後述する）を接続したものと
して記載された回路データを、前記エミュレーション装
置のＦＰＧＡ上にマッピング可能な回路データに変換す
る処理を意味している。なお一般に、前記論理ゲートの
バリエーションの集合は、プリミティブライブラリと呼
ばれるものに相当する。

【０００７】以下、図９を参照して、前記パーティショ
ニングを行うパーティショニングシステムについて説明
する。

【０００８】従来のパーティショニングシステムは、入
力部５と、データ処理部６と、データ格納部７と、出力
部８とを備えている。

【０００９】入力部５は、例えば、作業者によって操作
されるキーボードである。データ処理部６は、ゲート数
検出部５１と、階層展開部５２と、信号検出部５３と、
パーティション生成部５４とを備えている。

【００１０】データ格納部７は、回路データ格納部７１
と、ゲート数換算ライブラリ格納部７２と、モジュール
ゲート数格納部７３と、信号数格納部７４と、パーティ
ションデータ格納部７５とを備えている。出力部８は、
データ処理部６によるパーティショニング処理の結果を
出力する。

【００１１】次に、図３を参照して、前記パーティショ
ニング処理を行う対象である前記回路データについて説
明する。

【００１２】図３に示すように、前記回路データは、複
数のモジュールＭ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，…
から構成されている。前記複数のモジュールＭ１，Ｍ
２，Ｍ３，Ｍ１１，Ｍ１２，…は、１または２以上の階
層Ａ，Ｂ，Ｃ，Ｄを形成することが多い。図３に示され
るように、階層構造を形成する複数のモジュールＭ１，
Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，…において、最下位階層
Ｃ，Ｄに相当するモジュールＭ３０，Ｍ３１，Ｍ３２，
Ｍ３３，Ｍ１２１，…Ｍ１２Ｙは、ゲートのレベルで記
載されている。

【００１３】ここで、「ゲート」とは、ＡＮＤゲートや
ＯＲゲートなどの二入力型または三入力型の論理ゲート
の意味である。ここでいう「ゲートのレベル」とは、前
記基本単位となる前記論理ゲート（ＡＮＤゲートやＯＲ
ゲートなど）同士を接続したものとして記載されたレベ
ルである。「モジュール」とは、一の機能を実現する単
位であり、複数のプリミティブブロックからなるもので
ある。１つのモジュールは、複数のモジュールを含む場
合がある。

【００１４】「プリミティブブロック」とは、前記ゲー
トと同じ意味である。前記プリミティブブロック（＝前
記ゲート）のバリエーションの集合として、前記プリミ
ティブライブラリが用意される。前記最下位階層Ｃ，Ｄ
に相当する機能ブロック（最下位階層ブロック）は、１
または２以上の前記ゲートからなり、前記ＦＰＧＡ上に
マッピング可能な最小機能単位である。すなわち、前記
回路データの構成を整理すると、前記階層の上位から下
位に向けて、上位階層ブロック−…−前記最下位階層ブ
ロック−前記ゲート（＝前記プリミティブブロック）と
いう関係になる。前記ボードにマッピング可能な最小単
位が前記最下位階層ブロックであり、前記最下位階層ブ
ロックの構成要素として、前記ゲート（＝プリミティブ
ブロック）がある。以下、前記ゲート（＝プリミティブ
ブロック）を基本単位という。前記最下位階層ブロック
を前記ＦＰＧＡにマッピングする上での最小単位とい
う。機能記述（ＨＤＬ記述）されたもの（前記機能ブロ
ック）が論理合成されてゲート記述されることにより、
前記プリミティブブロック（＝前記ゲート）に変換され
る。

【００１５】図９において、前記回路データ格納部７１
には、予め、論理検証の対象となるＬＳＩの回路データ
が複数格納されている。前記回路データは、その前記最
小単位を、前記最下位階層の機能ブロック（前記最下位
階層ブロック）として、前記回路データ格納部７１に格
納されている。前記機能記述（ＨＤＬ記述）されたもの
（前記機能ブロック）が論理合成されてゲート記述化さ
れたものが、前記回路データとして前記回路データ格納
部７１に格納されている。

【００１６】前記ゲート数換算ライブラリ格納部７２に
は、予め、複数の前記プリミティブブロックのそれぞれ
のゲート規模を示すデータが格納されている。前述した
ように、前記プリミティブブロックとは、前記ゲートの
意味であるが、ここでいう前記ゲート規模とは、例え
ば、２入力ＮＡＮＤの前記ゲートは１ゲートとなり、３
入力ＮＡＮＤの前記ゲートは２ゲートとなるというよう
に、各ゲートの規模（ゲート数）を示すものである。

【００１７】次に、図９に示したパーティショニングシ
ステムの動作について説明する。

【００１８】まず、前記入力部５から前記データ処理部
６に、制御コマンドが出力される。この制御コマンド
は、論理検証の対象とすべき回路データを、前記回路デ
ータ格納部７１に格納された前記複数の回路データの中
から指定する旨の内容を示している。

【００１９】前記ゲート数検出部５１の動作について説
明する。

【００２０】前記ゲート数検出部５１は、前記制御コマ
ンドを入力し、前記入力した制御コマンドにより指定さ
れた回路データを、前記回路データ格納部７１から読み
出す。

【００２１】前記ゲート数検出部５１は、前記ゲート数
換算ライブラリ格納部７２に格納された前記データを参
照する。前記ゲート数検出部５１は、前記参照された前
記データに基づいて、前記読み出された前記回路データ
に含まれる全体の前記ゲート数（前記回路データを構成
する全てのモジュールの前記ゲート数）を検出する。

【００２２】このとき、前記ゲート数検出部５１は、前
記回路データを構成する前記複数のモジュールのそれぞ
れに含まれる前記ゲート数を検出する。この場合、前記
ゲート数検出部５１は、階層構造を形成する前記複数の
モジュールのうち、最下位階層に含まれる前記モジュー
ルから上位の階層に向かう順に、それぞれの階層に含ま
れるそれぞれの前記モジュールに含まれる前記ゲート数
を検出していく。

【００２３】前記ゲート数検出部５１は、上記のような
順序（ボトムアップ）で前記ゲート数を検出することに
より、前記複数のモジュールのそれぞれに含まれる前記
ゲート数の他、前記複数の階層のそれぞれに含まれる全
モジュールの前記ゲート数や、前記回路データの全体に
含まれる前記ゲート数を検出することができる。

【００２４】前記ゲート数検出部５１は、前記検出され
たゲート数を示すデータを、前記モジュールゲート数格
納部７３に格納する。この場合、前記ゲート数検出部５
１により検出された前記ゲート数を示すデータは、前記
複数のモジュールのそれぞれに含まれるゲート数が分か
る状態で、前記モジュールゲート数格納部７３に格納さ
れる。

【００２５】次に、前記階層展開部５２の動作について
説明する。

【００２６】前記階層展開部５２は、前記モジュールゲ
ート数格納部７３から、前記回路データを構成する前記
複数のモジュールのそれぞれに含まれる前記ゲートの数
を示すデータを読み出す。

【００２７】前記階層展開部５２は、前記複数のモジュ
ールのそれぞれに含まれる前記ゲートの数が、前記ボー
ド１枚あたりの前記最大搭載ゲート数よりも大きいか否
かを判断する。前記階層展開部５２は、前記判断の結
果、そのモジュールの前記ゲート数が前記最大搭載ゲー
ト数よりも大きい場合には、前記そのモジュールについ
て階層を展開する。

【００２８】前記階層展開部５２による、前記判断、お
よび前記判断結果に基づく前記階層展開は、前記回路デ
ータを構成する前記複数のモジュールのうち、上位の階
層に含まれるモジュールから下位の階層に向かう順序
（トップダウン）で、行われる。

【００２９】上記において、「階層を展開する」とは、
例えば、階層ＡのモジュールＭ３に含まれるゲート数が
前記最大搭載ゲート数よりも大きいと判断された場合
に、モジュールＭ３の下位に階層Ｃを設けて、モジュー
ルＭ３に含まれる複数のゲートを、階層Ｃの複数のモジ
ュールＭ３０，３１，３２，３３に分割することであ
る。そして、階層展開された各モジュールＭ３０，３
１，３２，３３を単位として、後述するパーティショニ
ングが行われる。一方、例えば、モジュールＭ１に含ま
れるゲート数が前記最大搭載ゲート数以下であると判断
された場合には、モジュールＭ１の階層展開を行わず
に、パーティショニングの際には、モジュールＭ１をそ
の単位とする。

【００３０】次に、前記信号検出部５３の動作について
説明する。

【００３１】前記階層展開部５２による前記モジュール
の階層展開が終わると、前記信号検出部５３は、前記複
数のモジュールのそれぞれの前記外部信号数を検出す
る。前記信号検出部５３は、その検出結果を示すデータ
を前記信号数格納部７４に格納する。

【００３２】ここで、「モジュールの外部信号数」と
は、当該モジュールが他のモジュールと接続するために
必要とされる端子（接続部）の数である。

【００３３】次に、前記パーティション生成部５４の動
作について説明する。

【００３４】前記パーティション生成部５４は、前記エ
ミュレーション装置が有する前記複数のボードのそれぞ
れに、前記回路データの一部（前記回路ブロック）を割
り当てる。この場合、前記パーティション生成部５４の
具体的な動作は、以下の通りである。

【００３５】前記パーティション生成部５４は、まず、
前記複数のボードのうちの１枚目のボードに、前記最大
搭載ゲート数を超える直前まで、前記複数のモジュール
のそれぞれを単位として搭載していく。このとき、前記
複数のモジュールのそれぞれは、前記階層展開部５２に
よる処理を経た後のものであるから、それぞれのモジュ
ールのゲート数は、いずれも前記最大搭載ゲート数以下
である。

【００３６】前記１枚目のボードに、前記最大搭載ゲー
ト数の直前まで前記モジュールが搭載されたときに、前
記パーティション生成部５４は、前記１枚目のボードへ
の前記割り当てを終了し、次は２枚目の前記ボードに、
前記最大搭載ゲート数を超える直前まで、前記モジュー
ルを搭載していく。３枚目の前記ボード以降についても
同様であり、この動作は、前記回路データを構成する前
記複数のモジュールの全てが前記ボードに搭載されるま
で行われる。

【００３７】上記のように、前記パーティション生成部
５４は、前記ボードの使用枚数が少なくなるように、前
記ボードの１枚目から順に、当該ボードが最大搭載ゲー
ト数の直前になるまで、前記モジュールを搭載してい
く。したがって、回路に含まれるゲートの数が少ない
（回路規模が小さい）ものを論理検証の対象とする場合
は、前記エミュレーション装置が有する全てのボードが
使用されるとは限らない。

【００３８】また、前記パーティション生成部５４で
は、前記信号検出部５３により検出された前記モジュー
ルごとの前記外部信号数を示すデータに基づいて、前記
ボード間(パーティション間)の信号数が最小になるよう
に、前記パーティショニングを行う。ここで、「ボード
間の接続信号数」とは、前記ボードと前記ボードとの間
で、それぞれの前記ボードに搭載された前記回路ブロッ
ク同士の電気的接続を行うためのインターフェースとな
る信号線の数を示す。前述したように、前記ボード間の
接続信号数は、前記最大搭載ゲート数と同様に物理的な
制約を受ける。

【００３９】

【発明が解決しようとする課題】ところで、上記パーテ
ィショニングシステムでは、前述したように、前記エミ
ュレーション装置が有する前記複数のボードの１枚目か
ら順に、前記最大搭載ゲート数を超える直前まで、前記
複数のモジュールのそれぞれが単位として搭載されてい
く。

【００４０】ここで、前記モジュールの階層展開は、前
記最大搭載ゲート数を基準になされているため、前記階
層展開された、パーティショニングの単位として扱われ
る、それぞれのモジュールごとのゲート数は、大きく異
なっている。このように、それぞれの搭載ゲート数が大
きく異なっているモジュールを、前記ボードに搭載して
いくため、パーティショニング終了時の各ボード間での
搭載ゲート数の差は大きい。

【００４１】また、前記回路データを構成する前記複数
のモジュールのそれぞれの割り当てが、前記複数のボー
ドの１枚目から順に、前記最大搭載ゲート数を超える直
前までを基準に行われるため、最終枚目のボードには、
前記最大搭載ゲート数を大きく下回ったゲート（「最終
枚−１枚」目のボードまでで搭載されずに残ったゲー
ト）しか搭載されない場合がある。

【００４２】上記のことから、前記パーティショニング
の結果として、前記複数のボードのそれぞれに搭載され
るゲートの数は、前記最大搭載ゲート数のほぼ１００％
を占めるものから、１％に満たないものまでと、大きく
異なる。

【００４３】前記コンパイルの処理時間は、前記ボード
に搭載された前記ゲート数に影響される。前記コンパイ
ル処理は、前記複数のボードのそれぞれについて、並行
して（パラレルに）行われる。前述したように、前記複
数のボードのそれぞれの搭載ゲート数が大きく異なるこ
とから、前記コンパイル処理の実行時間も、前記複数の
ボードのそれぞれで大きく異なる（例えば、数秒で済む
ものから、数時間を要するものまでと、大きく異なる）
場合がある。

【００４４】一般的なエミュレーション装置では、前述
したように、前記複数のボードのそれぞれについての前
記コンパイル処理が終了した後に、前記回路データの全
体についての前記コンパイル処理が行われる。したがっ
て、前記複数のボードのそれぞれの前記コンパイル処理
時間（搭載ゲート数）の大差は、全体の処理時間の増大
につながってしまう。

【００４５】また、上記のコンパイルの処理時間の問題
に加えて、コンパイルエラーの問題がある。すなわち、
従来は、前記複数のボードのそれぞれに、前記最大搭載
ゲート数近くの前記ゲート数が搭載されている場合があ
ったため、その分、前記コンパイルのエラーが発生する
可能性が高いという問題があった。一般に、前記エミュ
レーション装置の前記ＦＰＧＡに前記回路データを前記
マッピングする場合、前記搭載ゲート数（搭載ゲート規
模）が大きいほど、前記複数のプリミティブブロック
（前記ゲート）間の接続信号の総数が大きくなるため、
その接続を実現するための前記ＦＰＧＡで消費する資産
が大きくなり、前記コンパイルエラーとなる可能性が高
くなる。

【００４６】本発明は、上記の事情に鑑みてなされたも
ので、全体の処理時間を短縮化することができ、コンパ
イル等の処理でエラーが発生する可能性を最小限に抑え
ることのできる、パーティショニング方法および装置、
ならびにエミュレーション方法および装置を提供するこ
とを目的としている。

【００４７】

【課題を解決するための手段】本発明のパーティショニ
ング方法は、被検査対象データ（回路データ）を複数に
分割して前記分割の結果としての複数のデータブロック
（回路ブロック，１パーティション）を生成するパーテ
ィショニング方法であって、少なくとも一つの要素デー
タ（ゲート）を備えた処理単位データ（モジュールＭ３
０，Ｍ３１，Ｍ３２，Ｍ３３）を複数備えて構成される
データを前記被検査対象データ（Ｍ３）として提供する
ステップと、前記被検査対象データ（Ｍ３）を構成する
前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，
Ｍ３３）にそれぞれ含まれる前記要素データの数を検出
するステップ（Ｂ１）と、前記検出結果に基づいて、前
記被検査対象データ（Ｍ３）を構成する前記複数の処理
単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）から複
数の前記処理単位データ（Ｍ３３，Ｍ３０）を選択して
前記選択された複数の処理単位データ（Ｍ３３，Ｍ３
０）により候補ブロック（新モジュールＭ３３，Ｍ３
０）を生成するステップ（Ｂ２，Ｂ３）と、前記生成さ
れた候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要
素データの数と設定値との比較を行うステップ（Ｂ４）
と、前記比較結果に基づいて、前記候補ブロック（Ｍ３
３，Ｍ３０）を前記データブロックとするか否かを決定
するステップ（Ｂ４，Ｂ７）とを備えている。

【００４８】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、前記比較を行うステ
ップ（Ｂ４）は、前記被検査対象データに含まれる全て
の前記要素データの数を前記複数のデータブロックのそ
れぞれを割り当てるための全ての前記ボードの数で割っ
た数に対応する平均搭載要素データ数、に基づいて設定
される数を前記設定値とする。

【００４９】本発明のパーティショニング方法におい
て、前記データを前記被検査対象データ（Ｍ３）として
提供するステップは、入力データに含まれる前記要素デ
ータの数を検出するステップと、前記検出された前記入
力データに含まれる要素データの数と、所定値との比較
検討を行なうステップ（Ａ３）と、前記比較検討結果に
基づいて、前記処理単位データを生成するステップ（Ａ
５，Ａ８）とを備えたものである。

【００５０】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、前記比較検討を行う
ステップ（Ａ３）は、前記被検査対象データに含まれる
全ての前記要素データの数を前記複数のデータブロック
のそれぞれを割り当てるための全ての前記ボードの数で
割った数に対応する平均搭載要素データ数、に基づいて
設定される数を前記所定値とするものである。

【００５１】本発明のパーティショニング方法におい
て、前記比較検討を行なうステップ（Ａ３）は、前記被
検査対象データの前記分割を行なうことができないと判
断されたときに、前記所定値の値を自動的に更新するも
のである。

【００５２】本発明のパーティショニング方法におい
て、前記比較を行うステップ（Ｂ４）は、前記被検査対
象データの前記分割を行なうことができないと判断され
たときに、前記設定値の値を自動的に更新するものであ
る。

【００５３】本発明のパーティショニング方法におい
て、更に、前記決定するステップの結果、前記候補ブロ
ック（Ｍ３３，Ｍ３０）を前記データブロックとしない
と決定した場合に、前記検出結果に基づいて、前記被検
査対象データ（Ｍ３）を構成する前記複数の処理単位デ
ータ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）の中から、前
記候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記複数
の処理単位データ（Ｍ３３，Ｍ３０）のうちの少なくと
も一の前記処理単位データ（Ｍ３０）に代わる前記処理
単位データ（Ｍ３１）を選択し、前記選択された前記処
理単位データ（Ｍ３１）により第２の候補ブロック（Ｍ
３１，Ｍ３３）を生成するステップ（Ｂ４−Ｎ，Ｂ１０
−Ｎ，Ｂ３）を備え、前記比較を行うステップは、前記
生成された第２の候補ブロック（Ｍ３１，Ｍ３３）に含
まれる前記要素データの数と前記設定値との比較を行
い、前記決定するステップは、前記比較結果に基づい
て、前記第２の候補ブロック（Ｍ３１，Ｍ３３）を前記
データブロックとするか否かを決定するものである。

【００５４】本発明のパーティショニング方法におい
て、更に、前記決定するステップの結果、前記候補ブロ
ック（Ｍ３３，Ｍ３０）が前記データブロックとして決
定されたときに、前記被検査対象データ（Ｍ３）を構成
する前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３
２，Ｍ３３）のうちの前記データブロックとして決定さ
れた前記候補ブロック（Ｍ３３，Ｍ３０）以外の複数の
前記処理単位データ（Ｍ３１，Ｍ３２）から複数の前記
処理単位データ（Ｍ３１，Ｍ３２）を選択して前記選択
された複数の処理単位データ（Ｍ３１，Ｍ３２）により
第３の候補ブロック（新モジュールＭ３１，Ｍ３２）を
生成するステップ（Ｂ８，Ｂ１，Ｂ２，Ｂ３）を備え、
前記比較を行うステップは、前記生成された第３の候補
ブロック（Ｍ３１，Ｍ３２）に含まれる前記要素データ
の数と前記設定値との比較を行い、前記決定するステッ
プは、前記比較結果に基づいて、前記第３の候補ブロッ
ク（Ｍ３１，Ｍ３２）を前記データブロックとするか否
かを決定するものである。

【００５５】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要素
データの数と、前記ボードに割り当て可能な前記要素デ
ータの最大数を示す最大搭載要素データ数との対比を行
うステップ（Ｂ５）を備え、前記決定するステップ（Ｂ
４，Ｂ５，Ｂ７）は、前記比較結果および前記対比結果
に基づいて前記決定を行うものである。

【００５６】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）における他の前記複
数のデータブロックのそれぞれとの間の電気的接続を行
うための外部信号の数を検出するステップと、前記検出
された前記候補ブロック（Ｍ３３，Ｍ３０）の前記外部
信号の数と、前記ボードに接続可能な前記外部信号の最
大数を示す最大ボード間信号数との対比を行うステップ
（Ｂ６）を備え、前記決定するステップ（Ｂ４，Ｂ６，
Ｂ７）は、前記比較結果および前記対比結果に基づいて
前記決定を行うものである。

【００５７】本発明のパーティショニング方法におい
て、更に、前記対比の結果、前記検出された前記候補ブ
ロック（Ｍ３３，Ｍ３０）の前記外部信号の数が、前記
最大ボード間信号数を超えていると判断した場合（Ｂ６
−Ｎ）に、前記被検査対象データ（Ｍ３）を構成する前
記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ
３３）の中から、前記候補ブロック（Ｍ３３，Ｍ３０）
に含まれる前記複数の処理単位データ（Ｍ３３，Ｍ３
０）のうちの少なくとも一の前記処理単位データ（Ｍ３
０）に代わる前記処理単位データ（Ｍ３１）を選択し、
前記選択された前記処理単位データ（Ｍ３１）により第
４の候補ブロック（Ｍ３１，Ｍ３３）を生成するステッ
プ（Ｂ６−Ｎ，Ｂ９−Ｎ，Ｂ３）を備え、前記比較を行
うステップは、前記生成された第４の候補ブロック（Ｍ
３１，Ｍ３３）に含まれる前記要素データの数と前記設
定値との比較を行い、前記決定するステップは、前記比
較結果に基づいて、前記第４の候補ブロック（Ｍ３１，
Ｍ３３）を前記データブロックとするか否かを決定する
ものである。

【００５８】本発明のパーティショニング方法は、被検
査対象データ（回路データ）を複数に分割して前記分割
の結果としての複数のデータブロック（回路ブロック，
１パーティション）を生成するパーティショニング方法
であって、少なくとも一つの要素データ（ゲート）を備
えた処理単位データ（モジュールＭ１，Ｍ２，Ｍ３，Ｍ
３０，Ｍ３１，Ｍ３２，Ｍ３３）を複数提供するステッ
プと、前記提供された複数の処理単位データ（Ｍ１，Ｍ
２，Ｍ３，Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）を複数の
グループ（階層Ａ，Ｃ）に分類して前記分類された結果
としての前記複数の処理単位データ（Ｍ１，Ｍ２，Ｍ
３，Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）を前記被検査対
象データとして提供するステップと、前記複数のグルー
プ（階層Ａ，Ｃ）のうちの第１のグループ（階層Ｃ）に
帰属する前記複数の処理単位データ（Ｍ３０，Ｍ３１，
Ｍ３２，Ｍ３３）にそれぞれ含まれる前記要素データの
数を検出するステップ（Ｂ１）と、前記検出結果に基づ
いて、前記第１のグループ（階層Ｃ）に帰属する前記複
数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３
３）から複数の前記処理単位データ（Ｍ３３，Ｍ３０）
を選択して前記選択された前記複数の処理単位データ
（Ｍ３３，Ｍ３０）により候補ブロック（新モジュール
Ｍ３３，Ｍ３０）を生成するステップ（Ｂ２，Ｂ３）
と、前記生成された候補ブロック（Ｍ３３，Ｍ３０）に
含まれる前記要素データの数と設定値との比較を行うス
テップ（Ｂ４）と、前記比較結果に基づいて、前記候補
ブロック（Ｍ３３，Ｍ３０）を前記データブロックとす
るか否かを決定するステップ（Ｂ４，Ｂ７）とを備えた
ものである。

【００５９】本発明のパーティショニング方法におい
て、更に、前記決定するステップの結果、前記候補ブロ
ック（Ｍ３３，Ｍ３０）を前記データブロックとしない
と決定した場合（Ｂ４−Ｎ）に、前記検出結果に基づい
て、前記第１のグループ（階層Ｃ）に帰属する前記複数
の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）
の中から、前記候補ブロック（Ｍ３３，Ｍ３０）に含ま
れる前記複数の処理単位データ（Ｍ３３，Ｍ３０）のう
ちの少なくとも一の前記処理単位データ（Ｍ３０）に代
わる前記処理単位データ（Ｍ３１）を選択し、前記選択
された前記処理単位データ（Ｍ３１）により第２の候補
ブロック（Ｍ３１，Ｍ３３）を生成するステップ（Ｂ
３）を備え、前記比較を行うステップは、前記生成され
た第２の候補ブロック（Ｍ３１，Ｍ３３）に含まれる前
記要素データの数と前記設定値との比較を行い、前記決
定を行うステップは、前記比較結果に基づいて、前記第
２の候補ブロック（Ｍ３１，Ｍ３３）を前記データブロ
ックとするか否かを決定するものである。

【００６０】本発明のパーティショニング方法におい
て、更に、前記決定するステップの結果、前記候補ブロ
ック（Ｍ３３，Ｍ３０）を前記データブロックとしない
と決定した場合（Ｂ４−Ｎ）に、前記第１のグループ
（階層Ｃ）に帰属する前記複数の処理単位データ（Ｍ３
０，Ｍ３１，Ｍ３２，Ｍ３３）を用いて前記候補ブロッ
ク（Ｍ３３，Ｍ３０）に代わる第２の候補ブロックを生
成できないとき（Ｂ１０−Ｙ）に、前記第１のグループ
（階層Ｃ）に帰属する前記複数の処理単位データ（Ｍ３
０，Ｍ３１，Ｍ３２，Ｍ３３）の少なくとも一部の処理
単位データを前記複数のグループのうちの第２のグルー
プ（階層Ａ）に帰属させるステップ（Ｂ１２）を備えた
ものである。

【００６１】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要素
データの数と、前記ボードに割り当て可能な前記要素デ
ータの最大数を示す最大搭載要素データ数との対比を行
うステップ（Ｂ５）と、前記対比の結果、前記候補ブロ
ック（Ｍ３３，Ｍ３０）に含まれる前記要素データの数
が前記最大搭載要素データ数を超えていると判断した場
合（Ｂ５−Ｎ）には、前記候補ブロック（Ｍ３３，Ｍ３
０）に含まれる前記複数の処理単位データ（Ｍ３３，Ｍ
３０）のうちの少なくとも一の前記処理単位データ（Ｍ
３３）を、前記複数のグループのうちの第２のグループ
（階層Ａ）に帰属させるステップ（Ｂ１４）を備えたも
のである。

【００６２】本発明のパーティショニング方法におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）における他の前記複
数のデータブロックのそれぞれとの間の電気的接続を行
うための外部信号の数を検出するステップと、前記検出
された前記候補ブロック（Ｍ３３，Ｍ３０）の前記外部
信号の数と、前記ボードに接続可能な前記外部信号の最
大数を示す最大ボード間信号数との対比を行うステップ
（Ｂ６）と、前記対比の結果、前記検出された前記候補
ブロック（Ｍ３３，Ｍ３０）の前記外部信号の数が、前
記最大ボード間信号数を超えていると判断した場合（Ｂ
６−Ｎ）に、前記第１のグループ（階層Ｃ）に帰属する
前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，
Ｍ３３）を用いて前記候補ブロック（Ｍ３３，Ｍ３０）
に代わる第２の候補ブロックを生成できないとき（Ｂ９
−Ｙ）に、前記候補ブロック（Ｍ３３，Ｍ３０）の少な
くとも一の前記処理単位データ（Ｍ３３）を、前記複数
のグループのうちの第２のグループ（階層Ａ）に帰属さ
せるステップ（Ｂ１４）を備えたものである。

【００６３】本発明のパーティショニング方法におい
て、前記複数のグループ（階層Ａ，Ｃ）は、階層を形成
し、前記第２のグループ（階層Ａ）に帰属させるステッ
プ（Ｂ１２，Ｂ１４）は、前記第２のグループ（階層
Ａ）として、前記第１のグループ（階層Ｃ）よりも前記
階層において上位にあるグループを選択するものであ
る。

【００６４】本発明のパーティショニング方法におい
て、更に、前記第１のグループ（階層Ｃ）が前記階層に
おいて最上位にあるか否かを判断するステップ（Ｂ１
１，Ｂ１３）と、前記判断の結果、前記第１のグループ
（階層Ｃ）が前記最上位にあると判断された場合には、
前記第２のグループ（階層Ａ）に帰属させるステップ
（Ｂ１２）に代えて、前記被検査対象データの前記分割
を行うことができない旨を報知するステップ（Ｂ１５）
を備えたものである。

【００６５】被検査対象データ（回路データ）を複数に
分割して前記分割の結果としての複数のデータブロック
（回路ブロック，１パーティション）を生成した後に、
前記被検査対象データのエミュレーションを行うエミュ
レーション方法であって、少なくとも一つの要素データ
（ゲート）を備えた処理単位データ（モジュールＭ３
０，Ｍ３１，Ｍ３２，Ｍ３３）を複数備えて構成される
データを前記被検査対象データ（Ｍ３）として提供する
ステップと、前記被検査対象データ（Ｍ３）を構成する
前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，
Ｍ３３）にそれぞれ含まれる前記要素データの数を検出
するステップ（Ｂ１）と、前記検出結果に基づいて、前
記被検査対象データ（Ｍ３）を構成する前記複数の処理
単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）から複
数の前記処理単位データ（Ｍ３３，Ｍ３０）を選択して
前記選択された複数の処理単位データ（Ｍ３３，Ｍ３
０）により候補ブロック（新モジュールＭ３３，Ｍ３
０）を生成するステップ（Ｂ２，Ｂ３）と、前記生成さ
れた候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要
素データの数と設定値との比較を行うステップ（Ｂ４）
と、前記比較結果に基づいて、前記候補ブロック（Ｍ３
３，Ｍ３０）を前記データブロックとするか否かを決定
するステップ（Ｂ４，Ｂ７）と、複数の前記決定された
前記データブロックのそれぞれに並行してデータ処理を
行うステップとを備えたものである。

【００６６】本発明のパーティショニング方法は、被検
査対象データを複数に分割して前記分割の結果としての
複数のデータブロックを生成するパーティショニング装
置であって、少なくとも一つの要素データを備えた処理
単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）を複数
備えて構成されるデータを前記被検査対象データ（Ｍ
３）として提供する手段と、前記被検査対象データ（Ｍ
３）を構成する前記複数の処理単位データ（Ｍ３０，Ｍ
３１，Ｍ３２，Ｍ３３）にそれぞれ含まれる前記要素デ
ータの数を検出する手段（Ｂ１）と、前記検出結果に基
づいて、前記被検査対象データ（Ｍ３）を構成する前記
複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３
３）から複数の前記処理単位データ（Ｍ３３，Ｍ３０）
を選択して前記選択された複数の処理単位データ（Ｍ３
３，Ｍ３０）により候補ブロック（新モジュールＭ３
３，Ｍ３０）を生成する手段（Ｂ２，Ｂ３）と、前記生
成された候補ブロック（Ｍ３３，Ｍ３０）に含まれる前
記要素データの数と設定値との比較を行う手段（Ｂ４）
と、前記比較結果に基づいて、前記候補ブロック（Ｍ３
３，Ｍ３０）を前記データブロックとするか否かを決定
する手段（Ｂ４，Ｂ７）とを備えたものである。

【００６７】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、前記比較を行う手段
（Ｂ４）は、前記被検査対象データに含まれる全ての前
記要素データの数を前記複数のデータブロックのそれぞ
れを割り当てるための全ての前記ボードの数で割った数
に対応する平均搭載要素データ数、に基づいて設定され
る数を前記設定値とするものである。

【００６８】本発明のパーティショニング装置におい
て、前記データを前記被検査対象データ（Ｍ３）として
提供する手段は、入力データに含まれる前記要素データ
の数を検出する手段と、前記検出された前記入力データ
に含まれる要素データの数と、所定値との比較検討を行
なう手段（Ａ３）と、前記比較検討結果に基づいて、前
記処理単位データを生成する手段（Ａ５，Ａ８）とを備
えたものである。

【００６９】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、前記比較検討を行う
手段（Ａ３）は、前記被検査対象データに含まれる全て
の前記要素データの数を前記複数のデータブロックのそ
れぞれを割り当てるための全ての前記ボードの数で割っ
た数に対応する平均搭載要素データ数、に基づいて設定
される数を前記所定値とするものである。

【００７０】本発明のパーティショニング装置におい
て、前記比較検討を行なう手段（Ａ３）は、前記被検査
対象データの前記分割を行なうことができないと判断さ
れたときに、前記所定値の値を自動的に更新するもので
ある。

【００７１】本発明のパーティショニング装置におい
て、前記比較を行う手段（Ｂ４）は、前記被検査対象デ
ータの前記分割を行なうことができないと判断されたと
きに、前記設定値の値を自動的に更新するものである。

【００７２】本発明のパーティショニング装置におい
て、更に、前記決定する手段の結果、前記候補ブロック
（Ｍ３３，Ｍ３０）を前記データブロックとしないと決
定した場合に、前記検出結果に基づいて、前記被検査対
象データ（Ｍ３）を構成する前記複数の処理単位データ
（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）の中から、前記候
補ブロック（Ｍ３３，Ｍ３０）に含まれる前記複数の処
理単位データ（Ｍ３３，Ｍ３０）のうちの少なくとも一
の前記処理単位データ（Ｍ３０）に代わる前記処理単位
データ（Ｍ３１）を選択し、前記選択された前記処理単
位データ（Ｍ３１）により第２の候補ブロック（Ｍ３
１，Ｍ３３）を生成する手段（Ｂ４−Ｎ，Ｂ１０−Ｎ，
Ｂ３）を備え、前記比較を行う手段は、前記生成された
第２の候補ブロック（Ｍ３１，Ｍ３３）に含まれる前記
要素データの数と前記設定値との比較を行い、前記決定
する手段は、前記比較結果に基づいて、前記第２の候補
ブロック（Ｍ３１，Ｍ３３）を前記データブロックとす
るか否かを決定するものである。

【００７３】本発明のパーティショニング装置におい
て、更に、前記決定する手段の結果、前記候補ブロック
（Ｍ３３，Ｍ３０）が前記データブロックとして決定さ
れたときに、前記被検査対象データ（Ｍ３）を構成する
前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，
Ｍ３３）のうちの前記データブロックとして決定された
前記候補ブロック（Ｍ３３，Ｍ３０）以外の複数の前記
処理単位データ（Ｍ３１，Ｍ３２）から複数の前記処理
単位データ（Ｍ３１，Ｍ３２）を選択して前記選択され
た複数の処理単位データ（Ｍ３１，Ｍ３２）により第３
の候補ブロック（新モジュールＭ３１，Ｍ３２）を生成
する手段（Ｂ８，Ｂ１，Ｂ２，Ｂ３）を備え、前記比較
を行う手段は、前記生成された第３の候補ブロック（Ｍ
３１，Ｍ３２）に含まれる前記要素データの数と前記設
定値との比較を行い、前記決定する手段は、前記比較結
果に基づいて、前記第３の候補ブロック（Ｍ３１，Ｍ３
２）を前記データブロックとするか否かを決定するもの
である。

【００７４】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要素
データの数と、前記ボードに割り当て可能な前記要素デ
ータの最大数を示す最大搭載要素データ数との対比を行
う手段（Ｂ５）を備え、前記決定する手段（Ｂ４，Ｂ
５，Ｂ７）は、前記比較結果および前記対比結果に基づ
いて前記決定を行うものである。

【００７５】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）における他の前記複
数のデータブロックのそれぞれとの間の電気的接続を行
うための外部信号の数を検出する手段と、前記検出され
た前記候補ブロック（Ｍ３３，Ｍ３０）の前記外部信号
の数と、前記ボードに接続可能な前記外部信号の最大数
を示す最大ボード間信号数との対比を行う手段（Ｂ６）
を備え、前記決定する手段（Ｂ４，Ｂ６，Ｂ７）は、前
記比較結果および前記対比結果に基づいて前記決定を行
うものである。

【００７６】本発明のパーティショニング装置におい
て、更に、前記対比の結果、前記検出された前記候補ブ
ロック（Ｍ３３，Ｍ３０）の前記外部信号の数が、前記
最大ボード間信号数を超えていると判断した場合（Ｂ６
−Ｎ）に、前記被検査対象データ（Ｍ３）を構成する前
記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ
３３）の中から、前記候補ブロック（Ｍ３３，Ｍ３０）
に含まれる前記複数の処理単位データ（Ｍ３３，Ｍ３
０）のうちの少なくとも一の前記処理単位データ（Ｍ３
０）に代わる前記処理単位データ（Ｍ３１）を選択し、
前記選択された前記処理単位データ（Ｍ３１）により第
４の候補ブロック（Ｍ３１，Ｍ３３）を生成する手段
（Ｂ６−Ｎ，Ｂ９−Ｎ，Ｂ３）を備え、前記比較を行う
手段は、前記生成された第４の候補ブロック（Ｍ３１，
Ｍ３３）に含まれる前記要素データの数と前記設定値と
の比較を行い、前記決定する手段は、前記比較結果に基
づいて、前記第４の候補ブロック（Ｍ３１，Ｍ３３）を
前記データブロックとするか否かを決定するものであ
る。

【００７７】本発明のパーティショニング装置は、被検
査対象データ（回路データ）を複数に分割して前記分割
の結果としての複数のデータブロック（回路ブロック，
１パーティション）を生成するパーティショニング装置
であって、少なくとも一つの要素データ（ゲート）を備
えた処理単位データ（モジュールＭ１，Ｍ２，Ｍ３，Ｍ
３０，Ｍ３１，Ｍ３２，Ｍ３３）を複数提供する手段
と、前記提供された複数の処理単位データ（Ｍ１，Ｍ
２，Ｍ３，Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）を複数の
グループ（階層Ａ，Ｃ）に分類して前記分類された結果
としての前記複数の処理単位データ（Ｍ１，Ｍ２，Ｍ
３，Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）を前記被検査対
象データとして提供する手段と、前記複数のグループ
（階層Ａ，Ｃ）のうちの第１のグループ（階層Ｃ）に帰
属する前記複数の処理単位データ（Ｍ３０，Ｍ３１，Ｍ
３２，Ｍ３３）にそれぞれ含まれる前記要素データの数
を検出する手段（Ｂ１）と、前記検出結果に基づいて、
前記第１のグループ（階層Ｃ）に帰属する前記複数の処
理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）から
複数の前記処理単位データ（Ｍ３３，Ｍ３０）を選択し
て前記選択された前記複数の処理単位データ（Ｍ３３，
Ｍ３０）により候補ブロック（新モジュールＭ３３，Ｍ
３０）を生成する手段（Ｂ２，Ｂ３）と、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要素
データの数と設定値との比較を行う手段（Ｂ４）と、前
記比較結果に基づいて、前記候補ブロック（Ｍ３３，Ｍ
３０）を前記データブロックとするか否かを決定する手
段（Ｂ４，Ｂ７）とを備えたものである。

【００７８】本発明のパーティショニング装置におい
て、更に、前記決定する手段の結果、前記候補ブロック
（Ｍ３３，Ｍ３０）を前記データブロックとしないと決
定した場合（Ｂ４−Ｎ）に、前記検出結果に基づいて、
前記第１のグループ（階層Ｃ）に帰属する前記複数の処
理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）の中
から、前記候補ブロック（Ｍ３３，Ｍ３０）に含まれる
前記複数の処理単位データ（Ｍ３３，Ｍ３０）のうちの
少なくとも一の前記処理単位データ（Ｍ３０）に代わる
前記処理単位データ（Ｍ３１）を選択し、前記選択され
た前記処理単位データ（Ｍ３１）により第２の候補ブロ
ック（Ｍ３１，Ｍ３３）を生成する手段（Ｂ３）を備
え、前記比較を行う手段は、前記生成された第２の候補
ブロック（Ｍ３１，Ｍ３３）に含まれる前記要素データ
の数と前記設定値との比較を行い、前記決定を行う手段
は、前記比較結果に基づいて、前記第２の候補ブロック
（Ｍ３１，Ｍ３３）を前記データブロックとするか否か
を決定するものである。

【００７９】本発明のパーティショニング装置におい
て、更に、前記決定する手段の結果、前記候補ブロック
（Ｍ３３，Ｍ３０）を前記データブロックとしないと決
定した場合（Ｂ４−Ｎ）に、前記第１のグループ（階層
Ｃ）に帰属する前記複数の処理単位データ（Ｍ３０，Ｍ
３１，Ｍ３２，Ｍ３３）を用いて前記候補ブロック（Ｍ
３３，Ｍ３０）に代わる第２の候補ブロックを生成でき
ないとき（Ｂ１０−Ｙ）に、前記第１のグループ（階層
Ｃ）に帰属する前記複数の処理単位データ（Ｍ３０，Ｍ
３１，Ｍ３２，Ｍ３３）の少なくとも一部の処理単位デ
ータを前記複数のグループのうちの第２のグループ（階
層Ａ）に帰属させる手段（Ｂ１２）を備えたものであ
る。

【００８０】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）に含まれる前記要素
データの数と、前記ボードに割り当て可能な前記要素デ
ータの最大数を示す最大搭載要素データ数との対比を行
う手段（Ｂ５）と、前記対比の結果、前記候補ブロック
（Ｍ３３，Ｍ３０）に含まれる前記要素データの数が前
記最大搭載要素データ数を超えていると判断した場合
（Ｂ５−Ｎ）には、前記候補ブロック（Ｍ３３，Ｍ３
０）に含まれる前記複数の処理単位データ（Ｍ３３，Ｍ
３０）のうちの少なくとも一の前記処理単位データ（Ｍ
３３）を、前記複数のグループのうちの第２のグループ
（階層Ａ）に帰属させる手段（Ｂ１４）を備えたもので
ある。

【００８１】本発明のパーティショニング装置におい
て、前記分割の結果としての複数のデータブロックのそ
れぞれは、ボードに割り当てられ、更に、前記生成され
た候補ブロック（Ｍ３３，Ｍ３０）における他の前記複
数のデータブロックのそれぞれとの間の電気的接続を行
うための外部信号の数を検出する手段と、前記検出され
た前記候補ブロック（Ｍ３３，Ｍ３０）の前記外部信号
の数と、前記ボードに接続可能な前記外部信号の最大数
を示す最大ボード間信号数との対比を行う手段（Ｂ６）
と、前記対比の結果、前記検出された前記候補ブロック
（Ｍ３３，Ｍ３０）の前記外部信号の数が、前記最大ボ
ード間信号数を超えていると判断した場合（Ｂ６−Ｎ）
に、前記第１のグループ（階層Ｃ）に帰属する前記複数
の処理単位データ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）
を用いて前記候補ブロック（Ｍ３３，Ｍ３０）に代わる
第２の候補ブロックを生成できないとき（Ｂ９−Ｙ）
に、前記候補ブロック（Ｍ３３，Ｍ３０）の少なくとも
一の前記処理単位データ（Ｍ３３）を、前記複数のグル
ープのうちの第２のグループ（階層Ａ）に帰属させる手
段（Ｂ１４）を備えたものである。

【００８２】本発明のパーティショニング装置におい
て、前記複数のグループ（階層Ａ，Ｃ）は、階層を形成
し、前記第２のグループ（階層Ａ）に帰属させる手段
（Ｂ１２，Ｂ１４）は、前記第２のグループ（階層Ａ）
として、前記第１のグループ（階層Ｃ）よりも前記階層
において上位にあるグループを選択するものである。

【００８３】本発明のパーティショニング装置におい
て、更に、前記第１のグループ（階層Ｃ）が前記階層に
おいて最上位にあるか否かを判断する手段（Ｂ１１，Ｂ
１３）と、前記判断の結果、前記第１のグループ（階層
Ｃ）が前記最上位にあると判断された場合には、前記第
２のグループ（階層Ａ）に帰属させる手段（Ｂ１２）に
代えて、前記被検査対象データの前記分割を行うことが
できない旨を報知する手段（Ｂ１５）を備えたものであ
る。

【００８４】本発明のパーティショニング装置は、被検
査対象データ（回路データ）を複数に分割して前記分割
の結果としての複数のデータブロック（回路ブロック，
１パーティション）を生成した後に、前記被検査対象デ
ータのエミュレーションを行うエミュレーション装置で
あって、少なくとも一つの要素データ（ゲート）を備え
た処理単位データ（モジュールＭ３０，Ｍ３１，Ｍ３
２，Ｍ３３）を複数備えて構成されるデータを前記被検
査対象データ（Ｍ３）として提供する手段と、前記被検
査対象データ（Ｍ３）を構成する前記複数の処理単位デ
ータ（Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３）にそれぞれ含
まれる前記要素データの数を検出する手段（Ｂ１）と、
前記検出結果に基づいて、前記被検査対象データ（Ｍ
３）を構成する前記複数の処理単位データ（Ｍ３０，Ｍ
３１，Ｍ３２，Ｍ３３）から複数の前記処理単位データ
（Ｍ３３，Ｍ３０）を選択して前記選択された複数の処
理単位データ（Ｍ３３，Ｍ３０）により候補ブロック
（新モジュールＭ３３，Ｍ３０）を生成する手段（Ｂ
２，Ｂ３）と、前記生成された候補ブロック（Ｍ３３，
Ｍ３０）に含まれる前記要素データの数と設定値との比
較を行う手段（Ｂ４）と、前記比較結果に基づいて、前
記候補ブロック（Ｍ３３，Ｍ３０）を前記データブロッ
クとするか否かを決定する手段（Ｂ４，Ｂ７）と、複数
の前記決定された前記データブロックのそれぞれに並行
してデータ処理を行う手段とを備えたものである。

【００８５】

【発明の実施の形態】以下、図面を参照して、本発明の
パーティショニング方法の第１の実施形態について説明
する。

【００８６】なお、以下、用いられる用語の定義は、前
記従来技術で行った定義と同じである。

【００８７】本実施形態に係るパーティショニング方法
は、前記エミュレーション装置に適用することが可能で
ある。ここで、前記エミュレーション装置とは、ＬＳＩ
などの回路データ（被検査対象データ）を、ＦＰＧＡ
（フィールド・プログラマブル・ゲートアレイ）にマッ
ピングして、ＦＰＧＡ上で前記回路データの論理検証を
行うための装置である。

【００８８】前記エミュレーション装置は、複数枚のエ
ミュレーションボード（以下ボードという）と、前記複
数枚のボードのそれぞれに搭載される複数のＦＰＧＡと
を備えている。

【００８９】本実施形態のパーティショニング方法は、
前記エミュレーション装置において、前記複数のボード
間の接続信号数を考慮しながら、各ボードにマッピング
される前記回路データの回路規模（前記ゲート数、前記
ゲート規模）を、従来に比べて均等化するためのもので
ある。

【００９０】すなわち、本実施形態のパーティショニン
グシステムでは、前記回路データを前記複数のボードの
それぞれにマッピングする（前記回路データの一部を前
記回路ブロックとして前記複数のボードのそれぞれに割
り当てる）ときに、１枚のボードにマッピングされるゲ
ート数（搭載ゲート数）が、ボード1枚あたりの前記最
大搭載ゲート数および、前記最大ボード間信号数の制限
を満たし、かつ予め設定される搭載基準ゲート数（設定
値）に近い数となるように、前記パーティショニングが
行われる。

【００９１】本実施形態において、前記搭載基準ゲート
数に近い数とは、前記搭載基準ゲート数をわずかに超え
ている数を示す。なお、上記に関わらず、本発明におい
ては、前記搭載基準ゲート数に近い数とは、前記搭載基
準ゲート数±Ｃにおいて、Ｃがなるべく小さい値をとる
という意味である。

【００９２】このように、前記複数のボードのそれぞれ
について搭載される前記ゲート（要素データ）の数（前
記搭載ゲート数）を、一定の値（前記搭載基準ゲート
数）の近傍に集めることができるため、前記複数のボー
ドのそれぞれの前記搭載ゲート数の最大値と最小値の差
が小さくなる。これにより、前記搭載ゲート数の前記最
大値をなるべく小さい値にすることができる。よって、
前記複数のボードのそれぞれについて並行して行われる
コンパイル（データ処理）の処理時間が従来に比べて均
一化し、全体の処理時間の短縮化を図ることができる。

【００９３】図1を参照して、本実施形態の構成につい
て説明する。

【００９４】本実施形態のパーティショニングシステム
は、キーボード等の外部からデータを入力するための入
力部１と、プログラム制御で動作するデータ処理部２
と、データを格納するデータ格納部３と、外部にデータ
を出力するための出力部４とを備えている。

【００９５】前記データ処理部２は、ゲート数検出部２
１と、平均搭載ゲート算出部２２と、階層展開部２３
と、信号検出部２４と、パーティション生成部２５とを
備えている。

【００９６】前記データ格納部３は、回路データ格納部
３１と、ゲート数換算ライブラリ格納部３２と、モジュ
ールゲート数格納部３３と、パーティションパラメータ
格納部３４と、階層データ格納部３５と、信号データ格
納部３６と、パーティションデータ格納部３７とを備え
ている。

【００９７】回路データ格納部３１には、前記エミュレ
ーション装置で論理検証の対象となる複数の回路データ
（被検査対象データ）が予め格納されている。前記回路
データ格納部３１に格納されている前記回路データは、
前記プリミティブブロック（前記ゲート）を前記基本単
位として記述されている。また、前記回路データは、複
数の前記モジュール（処理単位データ）が階層構造を形
成してなるものである。

【００９８】前記ゲート数換算ライブラリ格納部３２に
は、ゲート数換算ライブラリが格納されている。前記ゲ
ート数換算ライブラリには、前記プリミティブブロック
（前記ゲート）のそれぞれの前記ゲート規模（前記ゲー
ト数、要素データの数）を示すデータが格納されてい
る。

【００９９】前記モジュールゲート数格納部３３には、
前記回路データを構成する複数のモジュールのそれぞれ
に含まれる前記ゲート数を示すデータ、前記回路データ
を構成する階層のそれぞれに含まれる前記ゲート数を示
すデータ、および前記回路データに含まれる全ての前記
ゲート数を示すデータが格納される。

【０１００】前記パーティションパラメータ格納部３４
には、前記パーティショニングに必要なデータとして、
前記エミュレーション装置が具備するボード枚数を示す
データ、ボード1枚あたりの最大搭載ゲート数を示すデ
ータ、最大ボード間信号数を示すデータ、および後述す
る平均搭載ゲート数（平均搭載要素データ数）を示すデ
ータが格納される。

【０１０１】前記階層データ格納部３５には、前記階層
展開部２３による階層展開処理がなされた後の階層を示
すデータが格納される。

【０１０２】前記信号データ格納部３６には、前記信号
検出部２４により検出された、前記階層展開されたモジ
ュール単体の外部信号数を示すデータが格納される。

【０１０３】前記パーティションデータ格納部３７に
は、前記パーティション生成部２５により生成されたパ
ーティションデータが格納される。

【０１０４】次に、図１から図５を参照して、本実施形
態の動作について説明する。

【０１０５】まず、前記入力部１から前記データ処理部
２に、制御コマンドが出力される。この制御コマンド
は、論理検証の対象とすべき前記回路データを、前記回
路データ格納部３１に格納された前記複数の回路データ
の中から指定する旨の内容を示している。

【０１０６】前記ゲート数検出部２１について説明す
る。

【０１０７】前記ゲート数検出部２１は、前記制御コマ
ンドを入力し、前記入力した制御コマンドにより指定さ
れた前記回路データを、前記回路データ格納部３１から
読み出す。

【０１０８】前記ゲート数検出部２１は、前記ゲート数
換算ライブラリ格納部３２に格納された前記データを参
照する。前記ゲート数検出部２１は、前記参照された前
記データに基づいて、前記読み出された前記回路データ
に含まれる全体の前記ゲート数を、前記モジュール単位
で（前記回路データに含まれる前記モジュールごとに）
検出する。

【０１０９】前記ゲート数検出部２１は、前記モジュー
ル単位の前記ゲート数に基づいて、前記回路データの階
層（グループ）のそれぞれの前記ゲート数および、前記
回路データ全体の前記ゲート数を算出する。

【０１１０】この場合、前記ゲート数検出部２１は、前
記ボトムアップで前記モジュールごとの前記ゲート数を
検出することにより、前記複数のモジュールのそれぞれ
に含まれる前記ゲート数の他、前記複数の階層のそれぞ
れに含まれる全モジュールの前記ゲート数や、前記回路
データの全体に含まれる前記ゲート数を検出することが
できる。

【０１１１】前記ゲート数検出部２１は、これらの、モ
ジュール単位の（モジュールのそれぞれの）前記ゲート
数を示すデータ、前記階層のそれぞれの前記ゲート数を
示すデータおよび、前記回路データ全体の前記ゲート数
を示すデータを、前記モジュールゲート数格納部３３に
格納する。

【０１１２】次に、平均搭載ゲート数算出部２２につい
て説明する。

【０１１３】平均搭載ゲート数算出部２２は、前記パー
ティションパラメータ格納部３４に格納された前記ボー
ド枚数を示すデータと、前記モジュールゲート数格納部
３３に格納された前記回路データに含まれる全ての前記
ゲート数（回路データ全体の前記ゲート数）を示すデー
タに基づいて、ボード１枚あたりの平均搭載ゲート数
（平均搭載要素データ数）を算出する。

【０１１４】前記平均搭載ゲート数算出部２２は、前記
算出された平均搭載ゲート数を示すデータを前記パーテ
ィションパラメータ格納部３４に格納する。

【０１１５】ここで、前記平均搭載ゲート数の計算式
は、以下の通りとなる。 平均搭載ゲート数＝(回路データ全体のゲート数)／(使
用ボード枚数)

【０１１６】上記の計算式において、前記使用ボード枚
数とは、前記エミュレーション装置が備える前記ボード
の全ての枚数であり、同一の前記エミュレーション装置
を使用する限り常に同じ値である。言い換えれば、前記
回路データに含まれる全ての前記ゲート数が小さい場合
であっても、前記エミュレーション装置が備える前記ボ
ードの全てを用いて前記パーティショニングが行われ
る。

【０１１７】次に、前記階層展開部２３について説明す
る。

【０１１８】前記階層展開部２３は、外部から前記入力
部１を介して設定される展開基準ゲート数（所定値）よ
り大きいゲート数を持つモジュールについて階層を展開
する。この場合、前記階層展開部２３は、前記モジュー
ルゲート数格納部３３に格納された前記モジュールのそ
れぞれの前記ゲート数を示すデータ、前記パーティショ
ンパラメータ格納部３４に格納された前記平均搭載ゲー
ト数を示すデータおよび前記最大搭載ゲート数を示すデ
ータ、ならびに前記展開基準ゲート数を示すデータに基
づいて、前記階層展開を行う。

【０１１９】前記階層展開部２３による前記モジュール
の階層展開は、前記回路データの階層を形成する複数の
モジュールのうち、最上位階層から下位階層に向かう順
序（トップダウン）で行われる。

【０１２０】前記階層展開部２３により階層展開された
後の階層を示すデータは、前記階層データ格納部３５に
格納される。

【０１２１】前記階層展開部２３の動作を、図２のフロ
ーチャートを参照して説明する。

【０１２２】前記階層展開部２３は、前記モジュールゲ
ート数格納部３３に格納された前記モジュールのそれぞ
れの前記ゲート数を示すデータと、前記入力部１より設
定される前記展開基準ゲート数を示すデータを入力する
（ステップＡ１）。

【０１２３】前記設定された展開基準ゲート数が、前記
パーティションパラメータ格納部３４に格納された前記
平均搭載ゲート数よりも大きいとき（ステップＡ２−
Ｎ）は、前記展開基準ゲート数の設定エラーを前記出力
部４を介して通知する（ステップＡ２ａ）。

【０１２４】ここで、設定エラーとされる理由は、次の
通りである。本実施形態では、後述するように、前記展
開基準ゲート数以下の前記モジュールを複数組み合わせ
て、（前記平均搭載ゲート数≦）前記搭載基準ゲート数
に近い前記ゲート数をもつ新モジュールを生成するた
め、前記階層展開された後の前記モジュール（前記新モ
ジュールを構成する要素の一つ）が既に前記平均搭載ゲ
ート数以上であると、前記組み合わせを作らない状態で
前記搭載基準ゲート数を超えている場合が有り得る。そ
の場合には、後述する図４および図５のフローチャート
が無効となり、本実施形態の狙い（前記複数のボードの
それぞれの前記搭載ゲート数を、前記搭載基準ゲート数
の近傍に集めること）を実現することができなくなるか
らである。

【０１２５】また、前記モジュールの単体で前記平均搭
載ゲート数以上であると、前記組み合わせたときには
（前記組み合わせ方を工夫したとしても）、前記搭載基
準ゲート数を大幅に超えることが考えられ、やはり前記
本実施形態の狙いを実現することができなくなるからで
ある。

【０１２６】前記展開基準ゲート数は、前記最大搭載ゲ
ート数よりも小さい値が設定される。そうでないと、ス
テップＡ３でＮｏ−ステップＡ８となったときに、その
モジュールの前記搭載ゲート数が前記最大搭載ゲート数
よりも大きいケースが生じてしまうからである。

【０１２７】一方、前記展開基準ゲート数が前記平均搭
載ゲート数以下のとき（ステップＡ２−Ｙ）は、前記ス
テップＡ１で入力された前記モジュールのそれぞれの前
記ゲート数と前記展開基準ゲート数とを比較する（ステ
ップＡ３）。

【０１２８】前記モジュールのゲート数が前記展開基準
ゲート数より大きいと判断された場合（ステップＡ３−
Ｙ）は、そのモジュールを含む階層が前記最下位階層で
ないかを判断する（ステップＡ４）。

【０１２９】前記判断の結果、そのモジュールを含む階
層が最下位階層ではないと判断された場合（ステップＡ
４−Ｙ）は、そのモジュールを階層展開し（ステップＡ
５）、展開後の階層データを前記階層データ格納部３５
に格納する（ステップＡ９）。

【０１３０】例えば、図３に示す例では、前記モジュー
ルＭ１に含まれるゲート数は、前記展開基準ゲート数よ
りも大きいと判断されており（ステップＡ３−Ｙ）、ま
た、前記モジュールＭ１が含まれる前記階層Ａは、前記
最下位階層ではないと判断される（ステップＡ４−Ｙ）
ため、前記モジュールＭ１が前記階層展開されて（ステ
ップＡ５）、モジュールＭ１１，１２に分割される。前
記階層展開された前記モジュールＭ１の階層を示すデー
タは、前記階層データ格納部３５に格納される（ステッ
プＡ９）。

【０１３１】次いで、前記回路データに含まれる全ての
前記階層データが前記階層データ格納部３５に格納され
たか否かを判断する（ステップＡ１０）。前記モジュー
ルの階層展開は、前記トップダウンで行われていること
から、このときは、全ての前記階層データが前記階層デ
ータ格納部３５に格納されている訳ではないと判断され
（ステップＡ１０−Ｎ）、前記ステップＡ１に戻って２
度目のフローに移る。この２度目のフローで、前記モジ
ュールＭ１２が階層展開されて（ステップＡ５）、前記
モジュールＭ１２１…Ｍ１２Ｙに分割される。その後、
前記モジュールＭ１２の階層を示すデータは、前記階層
データ格納部３５に格納される。

【０１３２】前記ステップＡ３における判断の結果、前
記モジュールのゲート数が前記展開基準ゲート数以下と
判断された場合（ステップＡ３−Ｎ）、そのモジュール
の階層展開を行わない（ステップＡ８）で、そのままの
モジュールのデータを階層データ格納部３５に格納する
（ステップＡ９）。

【０１３３】ここで、階層展開を行わない理由は、次の
通りである。前記展開基準ゲート数以下の前記ゲート数
を有する前記モジュールについて、さらに前記階層展開
を行うと、前記ゲート数の小さな前記モジュールが多数
できることになり、後で行われるパーティショニングの
際に、前記多数のモジュールの組み合わせ数が膨大にな
り、前記パーティショニングの処理が収束し難くなるた
めである。前記展開基準ゲート数より前記ゲート数が小
さい前記モジュールは前記階層展開を行わない（不要な
展開をしない）ことにより、前記組み合わせをするとき
の要素数をできるだけ少なくしている。

【０１３４】前記ステップＡ４における判断の結果、そ
のモジュールが最下位に相当する階層に含まれると判断
された場合（ステップＡ４−Ｎ）は、そのモジュールの
ゲート数と前記パーティションパラメータ格納部３４に
格納された前記最大搭載ゲート数とを比較する（ステッ
プＡ６）。

【０１３５】前記ステップＡ６における判断の結果、前
記そのモジュールのゲート数が前記最大搭載ゲート数よ
りも大きいと判断された場合（ステップＡ６−Ｙ）は、
前記そのモジュールが前記最大搭載ゲート数を超えてい
る旨のエラーの通知を、前記出力部４を介して行う（ス
テップＡ７）。

【０１３６】前記ステップＡ７において、前記エラーと
するのは以下の理由による。そのモジュールは、前記最
下位階層に含まれていて（ステップＡ４−Ｎ）、前述し
たように、前記ＦＰＧＡ上にマッピング可能な前記最小
単位であるため、これ以上階層展開して分割することが
できないにも拘わらず、最大搭載ゲート数を越えており
（ステップＡ６−Ｙ）、そのモジュールがそのモジュー
ル１つのみで前記ボードに割り当てられたとしても、本
エミュレーション装置では扱えない規模であるからであ
る。

【０１３７】この場合には、そのモジュールをさらに階
層展開できるように、さらに階層的に設計する（さらに
下位の階層をもつように階層化する）か、そのモジュー
ルに含まれるゲート数が前記最大搭載ゲート数以下とな
るように、設計し直す必要がある。

【０１３８】前記ステップＡ６における判断の結果、前
記そのモジュールのゲート数が前記最大搭載ゲート数よ
りも小さいと判断された場合（ステップＡ６−Ｎ）に
は、そのモジュールの階層を展開しない（ステップＡ
８）。前記そのモジュールは最下層である（ステップＡ
４−Ｎ）ため、それ以上階層展開できず、前記そのモジ
ュールのゲート数が前記最大搭載ゲート数よりも小さ
く、その点では問題が無いため、そのまま放置する。

【０１３９】上記のようにして、前記トップダウンで前
記階層展開がなされる又は、なされないの処理（ステッ
プＡ５，Ａ８）が行われた前記モジュールは、その都
度、その階層を示すデータ（階層データ）が前記階層デ
ータ格納部３５に格納されていく。

【０１４０】このようにして、前記回路データに含まれ
る全ての前記階層データが前記階層データ格納部３５に
格納されたと判断されると（ステップＡ１０−Ｙ）、図
２の処理は終了する。

【０１４１】上記図２に示すフローチャートに従って、
前記階層展開部２３により所定の階層が展開される。図
３は、その階層展開例を示したものである。

【０１４２】次に、前記信号検出部２４について説明す
る。

【０１４３】前記信号検出部２４は、前記階層展開部２
３により階層展開された後のモジュールのそれぞれ（モ
ジュール単体）の外部信号数を検出する。また、前記信
号検出部２４は、後述する新モジュールの外部信号数を
検出する。このとき、前記信号検出部２４は、前記回路
データ格納部３１に格納された前記回路データと、前記
ゲート数換算ライブラリ格納部３２に格納された前記デ
ータと、前記階層データ格納部３５に格納された前記デ
ータとに基づいて、前記外部信号数を検出する。前記信
号検出部２４は、前記検出された外部信号数を示すデー
タを、前記信号データ格納部３６に格納する。

【０１４４】次に、前記パーティション生成部２５につ
いて説明する。

【０１４５】前記パーティション生成部２５は、前記最
大搭載ゲート数、前記最大ボード間信号数の制限を満た
し、かつ前記搭載基準ゲート数に近いゲート数が１枚の
ボードに搭載されるように、下位階層から（ボトムアッ
プで）パーティショニングを行う。

【０１４６】前記パーティション生成部２５は、前記パ
ーティショニングの結果を示すデータを、前記パーティ
ションデータ格納部３７に格納する。

【０１４７】パーティション生成部２５は、外部から前
記入力部１を介して設定される、前記ボードあたりの搭
載基準ゲート数を示すデータと、前記モジュールゲート
数格納部３３に格納された前記モジュールのそれぞれの
ゲート数を示すデータ、前記パーティションパラメータ
格納部３４に格納されたパーティショニングに必要なデ
ータ、前記信号データ格納部３６に格納された前記モジ
ュールの外部信号数を示すデータおよび前記階層データ
格納部３５に格納された前記階層を示すデータをもと
に、上記パーティショニングを行う。

【０１４８】前記パーティション生成部２５では、最下
位階層（図３の例では階層Ｃまたは階層Ｄ）より順次、
同一階層内で以下に述べるようなパーティション処理を
実施していく。

【０１４９】なお、前記最下位階層Ｃ，Ｄのそれぞれの
モジュール（処理単位データ）Ｍ３０…Ｍ３３、Ｍ１２
１…Ｍ１２Ｙは、前記ゲート（要素データ）のレベルで
記述されている。

【０１５０】図３において、最下位階層の一つである階
層Ｃに関して、図４および図５のフローチャートを参照
しながら説明する。

【０１５１】なお、図４および図５のフローチャートに
おいて、モジュールが取り扱われるときには、図３に示
されるモジュールの階層構造の下位階層から上位階層に
向かう順序で（ボトムアップで）取り扱われる。

【０１５２】図３の階層Ｃにおいて、同一階層内のモジ
ュールは、Ｍ３０、Ｍ３１、Ｍ３２、Ｍ３３であり、そ
れぞれのモジュールのゲート数を、ｇ３０、ｇ３１，ｇ
３２，ｇ３３とし、ゲート数の大小関係を、 ｇ３０＜ｇ３１＜ｇ３２＜ｇ３３ とする。

【０１５３】まず、同一階層内でモジュールのゲート数
の大きい順に対象モジュールとする（ステップＢ１）。
例えば、前記階層Ｃでは、初めはモジュールＭ３３が前
記対象モジュールとなる。

【０１５４】次に、同一階層内で、前記対象モジュール
以外のモジュールを２つ以上組み合わせたときの全ての
組み合わせの合計ゲート数をそれぞれ算出し、その算出
された値を、組み合わせゲート和とする（ステップＢ
２）。

【０１５５】前記階層Ｃでは、前記対象モジュールであ
る前記モジュールＭ３３以外のモジュールの２つ以上の
組み合わせは、以下の４通り有り、それぞれの前記組み
合わせゲート和は以下の通りとなる。

【０１５６】 （１）組み合わせ（Ｍ３０、Ｍ３１） 組み合わせゲート和＝ｇ３０＋ｇ３１ （２）組み合わせ（Ｍ３０、Ｍ３２） 組み合わせゲート和＝ｇ３０＋ｇ３２ （３）組み合わせ（Ｍ３１、Ｍ３２） 組み合わせゲート和＝ｇ３１＋ｇ３２ （４）組み合わせ（Ｍ３０、Ｍ３１、Ｍ３２） 組み合わせゲート和＝ｇ３０＋ｇ３１＋ｇ３２

【０１５７】すなわち、Ｎ個のモジュールを含む階層で
は、組み合わせの数は、Ｎ個から対象モジュールを除い
たＮ−１個を母体数として、２個以上の組み合わせを作
るので、 Ｎ−１Ｃ２＋Ｎ−１Ｃ３＋Ｎ−１Ｃ４＋…＋Ｎ−１ＣＮ
−２＋１ である。

【０１５８】次に、前記対象モジュールＭ３３を除くモ
ジュール単体のゲート数と、前記組み合わせゲート和の
数を、少ない順に並べ、並べた結果、最も少ないものと
前記対象モジュールＭ３３とを組み合わせて、新モジュ
ール（候補ブロック）とする（ステップＢ３）。

【０１５９】前記階層Ｃの例では、それぞれのモジュー
ル単体のゲート数と、前記組み合わせゲート和の大小関
係を以下の通りとする。 ｇ３０＜ｇ３１＜ｇ３０＋ｇ３１＜ｇ３２＜ｇ３０＋ｇ
３２＜ｇ３１＋ｇ３２＜ｇ３０＋ｇ３１＋ｇ３２

【０１６０】前記階層Ｃの例では、前記モジュールＭ３
０が一番小さいゲート数（ｇ３０）であるので、前記モ
ジュールＭ３０と前記対象モジュールである前記モジュ
ールＭ３３を組み合わせた（Ｍ３３，Ｍ３０）を前記新
モジュールとする。

【０１６１】前記ステップＢ３の出力である前記新モジ
ュール（Ｍ３３，Ｍ３０）のゲート数（ｇ３３＋ｇ３
０）と、前記入力部１より設定される前記搭載基準ゲー
ト数とを比較する（ステップＢ４）。

【０１６２】ここで設定される前記搭載基準ゲート数
は、前述の展開基準ゲート数以上である必要がある。前
記階層展開部２３で階層展開された後のそれぞれのモジ
ュールのゲート数は、前記展開基準ゲート数よりも小さ
いため（図２の前記ステップＡ３−Ｙ、Ａ５参照）、そ
れらのモジュールを組み合わせてなる前記新モジュール
のゲート数の判断基準である前記搭載基準ゲート数が、
前記展開基準ゲート数より小さいとするのは無意味だか
らである。

【０１６３】また、前記搭載基準ゲート数は、前記平均
搭載ゲート数以上である必要がある。そもそも、前記平
均搭載ゲート数は、上記計算式により算出されたもので
あることから、前記搭載基準ゲート数が前記平均搭載ゲ
ート数よりも小さいと、前記回路データを、前記エミュ
レーション装置が有する前記複数のボードに搭載しきれ
ないからである（後述するステップＢ７参照）。つま
り、 前記展開基準ゲート数≦前記平均搭載ゲート数≦前記搭
載基準ゲート数 の関係にある。

【０１６４】前記ステップＢ４における判断の結果、前
記新モジュール（Ｍ３３，Ｍ３０）の前記ゲート数（ｇ
３３＋ｇ３０）が、前記搭載基準ゲート数以上であると
判断された場合（ステップＢ４−Ｙ）、ステップＢ５に
進む。

【０１６５】前記ステップＢ５では、前記新モジュール
（Ｍ３３，Ｍ３０）の前記ゲート数（ｇ３３＋ｇ３０）
と、前記パーティションパラメータ格納部３４に格納さ
れた前記最大搭載ゲート数とを比較する。

【０１６６】前記ステップＢ５における判断の結果、前
記新モジュール（Ｍ３３，Ｍ３０）の前記ゲート数（ｇ
３３＋ｇ３０）が前記最大搭載ゲート数以下であると判
断された場合（ステップＢ５−Ｙ）、ステップＢ６に進
む。

【０１６７】前記ステップＢ６では、前記新モジュール
（Ｍ３３，Ｍ３０）の外部信号数と、前記パーティショ
ンパラメータ格納部３４に格納された前記最大ボード間
信号数とを比較する。

【０１６８】ここで、「外部信号数」とは、他のモジュ
ールと接続するための配線の数に相当する。前記信号デ
ータ格納部３６に前記モジュールごとの前記外部信号数
を示すデータが格納されている。したがって、前記パー
ティション生成部２５は、前記信号データ格納部３６に
格納された前記データに基づいて、前記信号検出部２４
に、前記新モジュール（Ｍ３３，Ｍ３０）の前記外部信
号数を検出させる。

【０１６９】前記ステップＢ６における判断の結果、前
記新モジュール（Ｍ３３，Ｍ３０）の前記外部信号数が
前記最大ボード間信号数以下であると判断された場合
（ステップＢ６−Ｙ）、この新モジュール（Ｍ３３，Ｍ
３０）を１パーティション（データブロック）と確定す
る（ステップＢ７）。ここで、前記１パーティションと
は、前記複数のボードのうちの１枚のボードに割り当て
られるゲート数（前記回路ブロック）に相当する。

【０１７０】この場合、前記新モジュール（Ｍ３３，Ｍ
３０）に含まれるモジュールＭ３３，Ｍ３０を階層（本
例では階層Ｃ）から削除する（ステップＢ８）。

【０１７１】前記１パーティションとして確定された前
記新モジュール（Ｍ３３，Ｍ３０）では、前記モジュー
ルＭ３３と前記モジュールＭ３０とが組み合わされる前
に比べて、前記モジュールＭ３３と前記モジュールＭ３
０との間のインターフェースに相当する分だけ、前記外
部信号数を減らすことができる。

【０１７２】このように、前記パーティション生成部２
５によるパーティショニングの結果で、各モジュールの
前記外部信号数が変わるため、前記信号データ格納部３
６に格納された前記データは、その変わったデータにア
ップデートされる。

【０１７３】前記ステップＢ８の後、次にゲート数の大
きいモジュールを前記対象モジュールとする（ステップ
Ｂ１）。前記階層Ｃの例では、前記ステップＢ８におい
て前記新モジュール（Ｍ３３，Ｍ３０）に含まれるモジ
ュールＭ３３，Ｍ３０が削除された結果、前記階層Ｃ内
の残りのモジュールは、Ｍ３１，Ｍ３２となり、このう
ちゲート数が大きい方のモジュールＭ３２が前記対象モ
ジュールとなる（ステップＢ１）。前記モジュールＭ３
２が前記対象モジュールとされた後の各ステップについ
ては、その説明を省略する。

【０１７４】一方、前記ステップＢ４における判断の結
果、前記新モジュール（Ｍ３３，Ｍ３０）のゲート数
（ｇ３３＋ｇ３０）が前記搭載基準ゲート数より小さい
と判断された場合（ステップＢ４−Ｎ）は、ステップＢ
１０に進む。

【０１７５】前記ステップＢ１０では、同一階層（本例
では階層Ｃ）内で、全てのモジュールＭ３０…Ｍ３３の
組み合わせが完了しているか否かを判断する。ここで、
「同一階層内で全てのモジュールＭ３０…Ｍ３３の組み
合わせが完了している」とは、同一階層内で他の全ての
モジュールについて前記新モジュールとしての検討を終
了しており、他に組み合わされるべきモジュールが残っ
ていないことを意味する。

【０１７６】前記ステップＢ１０における判断の結果、
前記全てのモジュールＭ３０…Ｍ３３の組み合わせが完
了していると判断された場合（ステップＢ１０−Ｙ）、
現在の階層（本例では階層Ｃ）が最上位階層ではないか
否かを判断する（ステップＢ１１）。

【０１７７】前記ステップＢ１１における判断の結果、
その階層が最上位階層ではないと判断された場合（ステ
ップＢ１１−Ｙ）、その階層Ｃにある残りの全てのモジ
ュールＭ３１，３２を１段階上位の階層（本例では階層
Ａ）に上げる（ステップＢ１２）。

【０１７８】階層Ｃにある残りの全てのモジュールＭ３
１，３２のそれぞれと、当該上位の階層Ａに含まれるモ
ジュールＭ１，Ｍ２，Ｍ３のそれぞれとの組み合わせ
を、その後に検討するためである。

【０１７９】一方、前記ステップＢ１０における判断の
結果、階層（本例では階層Ｃ）内で、全てのモジュール
Ｍ３０…Ｍ３３の組み合わせを完了していないと判断さ
れた場合（ステップＢ１０−Ｎ）、前記ステップＢ３に
戻る。

【０１８０】前記ステップＢ３では、前記組み合わせゲ
ート和が次に少ない組み合わせモジュールを前記対象モ
ジュールＭ３３と組み合わせて、前記新モジュールとす
る。前記階層Ｃの例では、２番目にゲート数の少ないモ
ジュールＭ３１と組み合わせて、前記新モジュールは
（Ｍ３３，Ｍ３１）となる。

【０１８１】上記のように、同一階層Ｃ内で他に組み合
わせ可能なモジュールが残っている限り（ステップＢ１
０−Ｎ）、前記新モジュールのゲート数が前記搭載基準
ゲート数を超えるまで、最適な前記新モジュールの組み
合わせを模索するループ（ステップＢ３，Ｂ４−Ｎ，Ｂ
１０−Ｎ）が繰り返される。そのゲート数が前記搭載基
準ゲート数に近い前記新モジュールを生成するためであ
る。

【０１８２】一方、前記ステップＢ１１における判断の
結果、その階層が最上位階層であると判断された場合
（ステップＢ１１−Ｎ）、パーティショニングエラーを
出力部４を介して通知する（ステップＢ１５）。

【０１８３】ここで、パーティショニングエラーが通知
される理由は、以下の通りである。前記ステップＢ１１
において最上位階層であると判断された場合（ステップ
Ｂ１１−Ｎ）とは、２つ以上のモジュールＭ３３，Ｍ３
０を組み合わせた前記新モジュール（Ｍ３３，Ｍ３０）
が前記搭載基準ゲート数より小さく（ステップＢ４−
Ｎ）かつ同一階層内で全てのモジュールＭ３０…Ｍ３３
の組み合わせを完了していて（ステップＢ１０−Ｙ）、
かつ最上位階層であり（ステップＢ１１−Ｎ）、また前
述したように前記搭載基準ゲート数≧前記平均搭載ゲー
ト数であるため、前記搭載基準ゲート数よりも小規模の
ゲート数で他に組み合わせが無く前記パーティションを
決定してしまうと、前記回路データを前記複数のボード
に搭載しきれなくなる可能性があるからである。つま
り、現在の前記搭載基準ゲート数および前記展開基準ゲ
ート数の設定では、本実施形態が実現しようとするパー
ティショニングが不可能と判断されるためである。

【０１８４】一方、前記ステップＢ５における判断の結
果、前記新モジュール（Ｍ３３，Ｍ３０）のゲート数
（ｇ３３＋ｇ３０）が前記最大搭載ゲート数より大きい
と判断された場合（ステップＢ５−Ｎ）、ステップＢ１
３に進む。

【０１８５】前記ステップＢ１３では、前記新モジュー
ル（Ｍ３３，Ｍ３０）が含まれる現在の階層Ｃが、最上
位階層ではないか否かが判断される。

【０１８６】前記ステップＢ１３における判断の結果、
前記新モジュール（Ｍ３３，Ｍ３０）が含まれる階層Ｃ
が最上位階層ではないと判断された場合（ステップＢ１
３−Ｙ）は、ステップＢ１４に進む。

【０１８７】前記ステップＢ１４では、前記対象モジュ
ールを１段階上の階層に上げる。その後、前記対象モジ
ュールを前記階層から削除し（ステップＢ１６）、前記
ステップＢ１に戻る。

【０１８８】前記ステップＢ１では、前記モジュールの
ゲート数が次に大きいモジュールを前記対象モジュール
とする。

【０１８９】前記階層Ｃの例では、前記対象モジュール
Ｍ３３を上位階層である階層Ａに上げて（ステップＢ１
４）、現在の階層ＣよりモジュールＭ３３を削除し（ス
テップＢ１６）、次に大きいモジュールＭ３２を前記対
象モジュールとする（ステップＢ１）。

【０１９０】前記対象モジュールＭ３３を上位階層であ
る階層Ａに上げる理由は、前記階層Ｃ内の前記モジュー
ルとの組み合わせで１パーティションが生成される可能
性が無いため（ステップＢ３、ステップＢ５−Ｎ参
照）、前記階層Ａ内のモジュールとの組み合わせで１パ
ーティションが生成される可能性を残すためである。

【０１９１】また、上記のように、前記対象モジュール
を前記モジュールＭ３３から前記モジュール３２にする
（ステップＢ１６，Ｂ１）ことで、前記ステップＢ５に
おいて、前記新モジュールのゲート数が前記最大搭載ゲ
ート数よりも小さいと判断される（ステップＢ５−Ｙ）
可能性が生まれる。

【０１９２】一方、前記ステップＢ１３における判断の
結果、前記新モジュール（Ｍ３３，Ｍ３０）が含まれる
階層Ｃが最上位階層であると判断された場合（ステップ
Ｂ１３−Ｎ）、パーティショニングエラーを出力部４を
介して通知する（ステップＢ１５）。

【０１９３】ここで、パーティショニングエラーが通知
される理由は、以下の通りである。前記新モジュール
（Ｍ３３，Ｍ３０）の前記ゲート数（ｇ３３＋ｇ３０）
が、前記最大搭載ゲート数を越えており（ステップＢ５
−Ｎ）、この前記新モジュール（Ｍ３３，Ｍ３０）は前
記ゲート数が小さい順に前記対象モジュールＭ３３と組
み合わせた場合なので、残りの候補モジュール（モジュ
ールＭ３０以外のモジュールＭ３１，Ｍ３２）を組み合
わせてなる新モジュールは、全て最大搭載ゲート数を超
える。かつ前記新モジュール（Ｍ３３，Ｍ３０）は、最
上位階層である（ステップＢ１３−Ｎ）ため、前記ボト
ムアップで前記モジュールが扱われるフローにおいて、
他に組み合わせの対象となるモジュールが存在しない。
また、前記モジュールＭ３３単体の前記ゲート数は、前
記展開基準ゲート数以下である（ステップＡ３）ため、
前記平均搭載ゲート数よりも小さい（ステップＡ２）。
この場合、前記モジュールＭ３３のようなモジュール単
体で前記パーティションを作ると、前記回路データを前
記複数のボードに搭載しきれなくなる可能性があるから
である。よって、現在の搭載基準ゲート数および展開基
準ゲート数の設定では、パーティショニングが不可能と
判断される。

【０１９４】一方、前記ステップＢ６において、前記新
モジュール（Ｍ３３，Ｍ３０）の外部信号数が前記最大
ボード間信号数を越えていると判断された場合（ステッ
プＢ６−Ｎ）、ステップＢ９に進む。

【０１９５】前記ステップＢ９では、同一階層Ｃ内で全
ての組み合わせが完了したか否かが判断される。

【０１９６】前記ステップＢ９における判断の結果、同
一階層Ｃ内で全ての組み合わせが完了していると判断さ
れた場合（ステップＢ９−Ｙ）、前述のステップＢ１３
の処理を行う。

【０１９７】一方、前記ステップＢ９における判断の結
果、同一階層Ｃ内で全ての組み合わせを完了していない
と判断された場合（ステップＢ９−Ｎ）、前記ステップ
Ｂ３に戻る。

【０１９８】前記ステップＢ３では、前記組み合わせゲ
ート和が次に少ない、組み合わせであるモジュールＭ３
１を前記対象モジュールＭ３３と組み合わせて、新モジ
ュール（Ｍ３１，Ｍ３３）とする。

【０１９９】これにより、前記新モジュール（Ｍ３１，
Ｍ３３）は、前記新モジュール（Ｍ３０，Ｍ３３）に比
べて、そのゲート数は増える（ステップＢ３）。しかし
ながら、ゲート数と外部信号数は、一般に無関係（一方
が他方に全く依存しない独立した関係）である。したが
って、前記ステップＢ６において、前記新モジュール
（Ｍ３１，Ｍ３３）の外部信号数が前記最大ボード間信
号数よりも小さいと判断される（ステップＢ６−Ｙ）可
能性はある。

【０２００】以上のように、前記パーティション生成部
２５では、前記同一階層Ｃ内のゲート数の大きいモジュ
ールＭから順に（ステップＢ１）、残りの小さいモジュ
ールＭまたは小さいモジュールＭの組み合わせと組み合
わせて（ステップＢ２，Ｂ３）、新モジュールを生成
し、前記生成された新モジュールのゲート数が前記搭載
基準ゲート数を越えるまで前記組み合わせ作業を繰り返
す（ステップＢ４−Ｎ→ステップＢ１０−Ｎ→ステップ
Ｂ−３→ステップＢ４）。

【０２０１】前記新モジュールのゲート数が前記搭載基
準ゲート数を越えたところで（ステップＢ４−Ｙ）、前
記新モジュールについて、前記最大搭載ゲート数と前記
最大ボード関信号数の制限を判断し（ステップＢ５，Ｂ
６）、前記判断の結果、問題なければ、前記新モジュー
ルをパーティションとして決定する（ステップＢ７）。
したがって、本実施形態では、前記搭載基準ゲート数に
近いゲート数で前記パーティションが確定し易い。

【０２０２】この場合、前記搭載基準ゲート数を、前記
平均搭載ゲート数に近い値に設定しておけば、更に、各
ボードに搭載されるゲート数の均等化を図ることができ
る。この場合、前記搭載基準ゲート数が前記平均搭載ゲ
ート数を大きく上回っていると、前記平均搭載ゲート数
に遠い分だけ、各ボードに搭載されるゲート数がばらつ
く可能性がある。

【０２０３】次に、図６から図８を参照して、第２の実
施形態について説明する。

【０２０４】まず、第２の実施形態の構成について説明
する。

【０２０５】図６の例では、図１の構成に対して、パー
ティション条件設定部２６を追加したもので、その他の
構成は図１と同様である。

【０２０６】前記入力部１より、前記パーティション条
件設定部２６に、前記パーティショニングの条件とし
て、前記展開基準ゲート数についての調整幅数αと、前
記搭載基準ゲート数についての調整幅数βが設定され
る。これら調整幅数α，βの意味については後述する。

【０２０７】前記パーティション条件設定部２６は、前
記設定された調整幅数α，βのそれぞれに基づいて、前
記階層展開部２３に入力される前記展開基準ゲート数お
よび前記パーティション生成部２５に入力される前記搭
載基準ゲート数のそれぞれを自動的に更新する。

【０２０８】図７および図８においては、図４および図
５における前記ステップＢ１５のパーティションエラー
の通知処理の代わりに、新たにステップＢ１７として、
パーティション条件見直し処理ステップを備えている。
その他のフローは図４および図５と同じである。

【０２０９】次に、第２の実施形態の動作について説明
する。

【０２１０】前記パーティション条件設定部２６は、前
記展開基準ゲート数（所定値）と前記搭載基準ゲート数
（設定値）の初期値を、 展開基準ゲート数＝搭載基準ゲート数＝平均搭載ゲート
数 として設定する。なお、前記パーティション条件設定部
２６は、前記平均搭載ゲート数を示すデータを、前記パ
ーティションパラメータ格納部３４から入力する。

【０２１１】上記のように前記展開基準ゲート数および
前記搭載基準ゲート数が初期値設定された後、第１の実
施形態と同様に、前記階層展開部２３および前記信号検
出部２４のそれぞれの処理が行われる。

【０２１２】次に、前記パーティション生成部２５は、
図７および図８のフローチャートに従って処理を行う。
図７および図８において、ステップＢ１７以外のステッ
プは、前述の図４および図５のステップと同様である。

【０２１３】ステップＢ１１およびステップＢ１３のそ
れぞれにおいて、最上位階層であると判断された場合
（ステップＢ１１−Ｎ、ステップＢ１３−Ｎ）、前記パ
ーティショニングの条件変更が、前記パーティション条
件設定部２６に通知される（ステップＢ１７）。

【０２１４】前記ステップＢ１７の通知を受けた前記パ
ーティション条件設定部２６では、前記設定された調整
幅数α、βのそれぞれに基づいて、前記展開基準ゲート
数および前記搭載基準ゲート数のそれぞれを 展開基準ゲート数＝前回の展開基準ゲート数−α 搭載基準ゲート数＝前回の搭載基準ゲート数＋β と再設定する（図７および図８には図示せず）。

【０２１５】上記のように、再設定された前記展開基準
ゲート数および前記搭載基準ゲート数に基づいて、再
度、前記階層展開部２３の処理から実行する。なお、前
記初期設定および前記再設定された前記展開基準ゲート
数および前記搭載基準ゲート数のそれぞれの値は、前記
出力部４に出力される。

【０２１６】前記パーティション条件設定部２６では、
上記のように、前記パーティショニングの条件の見直し
を繰り返し行い、展開基準ゲート数≦０または 搭載基準ゲート数≧最大搭載ゲート数 になった場合は、パーティショニングエラーを出力部４
を介して出力する（図７および図８には図示せず）。

【０２１７】このパーティショニングエラーに対し、ユ
ーザーは、前記展開基準ゲート数の調整幅数αおよび前
記搭載基準ゲート数の調整幅数βのそれぞれを、より小
さい値に設定し直すか、前記回路データを構成する前記
モジュールのゲート数をより小さいものに再設計すると
いう対応を行う必要がある。

【０２１８】第２の実施形態では、前記第１の実施形態
の構成に加えて、前記パーティション条件設定部２６を
設けることにより、前記展開基準ゲート数と前記搭載基
準ゲート数を自動的に設定することができ、かつ前記パ
ーティション生成部２５において前記パーティションが
生成できない条件では、自動的に前記展開基準ゲート数
および前記搭載基準ゲート数の設定を更新することがで
きる。

【０２１９】なお、第１、第２の実施形態におけるエミ
ュレーション装置で用いられるＦＰＧＡは、動作速度が
遅いため、ＦＰＧＡ上にマッピングされたプリミティブ
ブロックのそれぞれの配線長の相違等による信号伝達遅
延が特に問題となることはない。すなわち、本実施形態
のエミュレーション装置は、論理検証を行うものであっ
て、レイアウトの良否判定を行うものではない。したが
って、本実施形態において、ＦＰＧＡ上にマッピングさ
れるプリミティブブロックのそれぞれが、実レイアウト
と異なっても問題が生じることはなく、本実施形態のよ
うにモジュールを階層展開して任意にパーティショニン
グを行うことができるのである。

【０２２０】

【発明の効果】本発明のパーティショニング方法によれ
ば、被検査対象データを複数に分割して前記分割の結果
としての複数のデータブロックを生成するパーティショ
ニング方法であって、少なくとも一つの要素データを備
えた処理単位データを複数備えて構成されるデータを前
記被検査対象データとして提供するステップと、前記被
検査対象データを構成する前記複数の処理単位データに
それぞれ含まれる前記要素データの数を検出するステッ
プと、前記検出結果に基づいて、前記被検査対象データ
を構成する前記複数の処理単位データから複数の前記処
理単位データを選択して前記選択された複数の処理単位
データにより候補ブロックを生成するステップと、前記
生成された候補ブロックに含まれる前記要素データの数
と設定値との比較を行うステップと、前記比較結果に基
づいて、前記候補ブロックを前記データブロックとする
か否かを決定するステップとを備えているため、全体の
処理時間を短縮化することができ、コンパイル等の処理
でエラーが発生する可能性を最小限に抑えることのでき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るパーティショ
ニング方法を行う装置の構成を示すブロック図である。

【図２】本発明の第１の実施の形態に係るパーティショ
ニング方法での階層展開部の処理を示すフローチャート
図である。

【図３】本発明の第１の実施の形態に係るパーティショ
ニング方法で階層展開を行った後の回路データの構成の
一例を示すブロック図である。

【図４】本発明の第１の実施の形態に係るパーティショ
ニング方法でのパーティション生成部の処理の一部を示
すフローチャート図である。

【図５】本発明の第１の実施の形態に係るパーティショ
ニング方法でのパーティション生成部の処理の一部を示
すフローチャート図である。

【図６】本発明の第２の実施の形態に係るパーティショ
ニング方法を行う装置の構成を示すブロック図である。

【図７】本発明の第２の実施の形態に係るパーティショ
ニング方法でのパーティション生成部の処理の一部を示
すフローチャート図である。

【図８】本発明の第２の実施の形態に係るパーティショ
ニング方法でのパーティション生成部の処理の一部を示
すフローチャート図である。

【図９】従来のパーティショニング装置の構成を示すブ
ロック図である。

【符号の説明】

１ 入力部 ２ データ処理部 ３ データ格納部 ４ 出力部 ５ 入力部 ６ データ処理部 ７ データ格納部 ８ 出力部 ２１ ゲート数検出部 ２２ 平均搭載ゲート数算出部 ２３ 階層展開部 ２４ 信号検出部 ２５ パーティション生成部 ３１ 回路データ格納部 ３２ ゲート数換算ライブラリ格納部 ３３ モジュールゲート数格納部 ３４ パーティションパラメータ格納部 ３５ 階層データ格納部 ３６ 信号データ格納部 ３７ パーティションデータ格納部 ５１ ゲート数検出部 ５２ 階層展開部 ５３ 信号検出部 ５４ パーティション生成部 ７１ 回路データ格納部 ７２ ゲート数換算ライブラリ格納部 ７３ モジュールゲート数格納部 ７４ 信号数格納部 ７５ パーティションデータ格納部 Ａ 階層 Ｂ 階層 Ｃ 階層 Ｄ 階層 Ｍ１ モジュール Ｍ２ モジュール Ｍ３ モジュール Ｍ１１ モジュール Ｍ１２ モジュール Ｍ３０ モジュール Ｍ３１ モジュール Ｍ３２ モジュール Ｍ３３ モジュール Ｍ１２１ モジュール Ｍ１２Ｙ モジュール ｇ３０ ゲート数 ｇ３１ ゲート数 ｇ３２ ゲート数 ｇ３３ ゲート数

フロントページの続き (56)参考文献 特開 平11−134385（ＪＰ，Ａ) 特開 平11−73440（ＪＰ，Ａ) 特表 平４−502985（ＪＰ，Ａ) Ｂｅｈｒｅｎｓ，Ｄ．、外２名、”Ｈ ｉｅｒａｒｃｈｉｃａｌ ｐａｒｔｉｔ ｉｏｎｉｎｇ”、Ｃｏｍｐｕｔｅｒ−Ａ ｉｄｅｄ Ｄｅｓｉｇｎ，1996．ＩＣＣ ＡＤ−96． Ｄｉｇｅｓｔ ｏｆ Ｔｅ ｃｈｎｉｃａｌ Ｐａｐｅｒｓ．，1996 ＩＥＥＥ／ＡＣＭ Ｉｎｔｅｒｎａｔ ｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏ ｎ 、平成８年、ｐ．470〜477 Ｏｂｅｒ，Ｕ、外２名、”Ｈｉｅｒａ ｒｃｈｉｃａｌ ｐａｒｔｉｔｉｏｎｉ ｎｇ ｉｎ ａ ｒａｐｉｄ ｐｒｏｔ ｏｔｙｐｉｎｇ ｅｎｖｉｒｏｎｍｅｎ ｔ”、Ｒａｐｉｄ Ｓｙｓｔｅｍ Ｐｒ ｏｔｏｔｙｐｉｎｇ，1996，Ｐｒｏｃｅ ｅｄｉｎｇｓ．，Ｓｅｖｅｎｔｈ ＩＥ ＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗ ｏｒｋｓｈｏｐ ｏｎ、平成８年、ｐ. 30〜35 Ｖｉ Ｃｈｉ Ｃｈａｎ、外１名、" Ｈｉｅｒａｒｃｈｉｃａｌ ｐａｒｔｉ ｔｉｏｎｉｎｇ ｆｏｒ ｆｉｅｌｄ− ｐｒｏｇｒａｍｍａｂｌｅ ｓｙｓｔｅ ｍｓ”、Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，1997．Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｓ．，1997 ＩＥＥＥ／ＡＣＭ Ｉｎｔ ｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ ｎｃｅ ｏｎ、平成９年、ｐ．428〜435 Ｓａｎｃｈｉｓ，Ｌ．Ａ．、”Ｍｕｌ ｔｉｐｌｅ−ｗａｙ ｎｅｔｗｏｒｋ ｐａｒｔｉｔｉｏｎｉｎｇ”、Ｃｏｍｐ ｕｔｅｒｓ，ＩＥＥＥ Ｔｒａｎｓａｃ ｔｉｏｎｓ ｏｎ Ｖｏｌｕｍｅ： 38 １、平成元年、ｐ．62〜81 Ｒｉｅｓｓ，Ｂ．Ｍ．、”Ａｒｃｈｉ ｔｅｃｔｕｒｅ ｄｒｉｖｅｎ ｋ−ｗ ａｙ ｐａｒｔｉｔｉｏｎｉｎｇ ｆｏ ｒ ｍｕｌｔｉｃｈｉｐ ｍｏｄｕｌｅ ｓ”、Ｅｕｒｏｐｅａｎ Ｄｅｓｉｇｎ ａｎｄ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎ ｃｅ，1995．ＥＤ＆ＴＣ 1995，Ｐｒｏ ｃｅｅｄｉｎｇｓ．、平成７年、ｐ．71 〜76 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (38)

(57)【特許請求の範囲】
1. 【請求項１】 被検査対象の回路データを複数に分割し
   て前記分割の結果としての複数のデータブロックを生成
   するパーティショニング方法であって、 少なくとも一つの要素データを備えた処理単位データを
   複数備えて構成されるデータを前記被検査対象の回路デ
   ータとして提供するステップと、 前記被検査対象の回路データを構成する前記複数の処理
   単位データにそれぞれ含まれる前記要素データの数を検
   出するステップと、 前記検出結果に基づいて、前記被検査対象の回路データ
   を構成する前記複数の処理単位データから複数の前記処
   理単位データを選択して前記選択された複数の処理単位
   データにより候補ブロックを生成するステップと、 前記生成された候補ブロックに含まれる前記要素データ
   の数と設定値との比較を行うステップと、 前記比較の結果、前記要素データの数が前記設定値以上
   であるときに、前記候補ブロックを前記データブロック
   と決定するステップとを備え、 前記分割の結果としての複数のデータブロックのそれぞ
   れは、ボードに割り当てられ、 前記比較を行うステップは、前記被検査対象の回路デー
   タに含まれる全ての前記要素データの数を前記複数のデ
   ータブロックのそれぞれを割り当てるための全ての前記
   ボードの数で割った数に対応する平均搭載要素データ
   数、に基づいて設定される数を前記設定値とする パーテ
   ィショニング方法。
2. 【請求項２】 請求項１記載のパーティショニング方法
   において、 前記データを前記被検査対象の回路データとして提供す
   るステップは、 入力時の前記処理単位データの候補に対応する処理単位
   候補データに含まれる前記要素データの数を検出するス
   テップと、 前記検出された前記処理単位候補データに含まれる要素
   データの数と、所定値との比較検討を行なうステップ
   と、 前記比較検討の結果、前記処理単位候補データに含まれ
   る要素データの数が前 記所定値を超えているときに、前
   記処理単位候補データに含まれる要素データを分割し、
   前記分割の結果として前記処理単位データを生成し、前
   記比較検討の結果、前記処理単位候補データに含まれる
   要素データの数が前記所定値を超えていないときに、前
   記処理単位候補データをそのまま前記処理単位データと
   するステップとを備えたパーティショニング方法。
3. 【請求項３】 請求項２記載のパーティショニング方法
   において、 前記分割の結果としての複数のデータブロックのそれぞ
   れは、ボードに割り当てられ、 前記比較検討を行うステップは、前記被検査対象の回路
   データに含まれる全ての前記要素データの数を前記複数
   のデータブロックのそれぞれを割り当てるための全ての
   前記ボードの数で割った数に対応する平均搭載要素デー
   タ数、に基づいて設定される数を前記所定値とするパー
   ティショニング方法。
4. 【請求項４】 請求項２または３に記載のパーティショ
   ニング方法において、 前記比較検討を行なうステップは、前記被検査対象の回
   路データの前記分割を行なうことができないと判断され
   たときに、前記所定値の値を自動的に更新するパーティ
   ショニング方法。
5. 【請求項５】 請求項１から４のいずれかに記載のパー
   ティショニング方法において、 前記比較を行うステップは、前記被検査対象の回路デー
   タの前記分割を行なうことができないと判断されたとき
   に、前記設定値の値を自動的に更新するパーティショニ
   ング方法。
6. 【請求項６】 請求項１から５のいずれかに記載のパー
   ティショニング方法において、 更に、 前記決定するステップの結果、前記候補ブロックを前記
   データブロックとしないと決定した場合に、前記検出結
   果に基づいて、前記被検査対象の回路データを構成する
   前記複数の処理単位データの中から、前記候補ブロック
   に含まれる前記複数の処理単位データのうちの少なくと
   も一の前記処理単位データに代わる前記処理単位データ
   を選択し、前記選択された前記処理単位データにより第
   ２の候補ブロックを生成するステップを備え、 前記比較を行うステップは、前記生成された第２の候補
   ブロックに含まれる前記要素データの数と前記設定値と
   の比較を行い、 前記決定するステップは、前記比較の結果、前記第２の
   候補ブロックに含まれる要素データの数が前記設定値以
   上であるときに、前記第２の候補ブロックを前記データ
   ブロックと決定するパーティショニング方法。
7. 【請求項７】 請求項１から６のいずれかに記載のパー
   ティショニング方法において、 更に、 前記決定するステップの結果、前記候補ブロックが前記
   データブロックとして決定されたときに、前記被検査対
   象の回路データを構成する前記複数の処理単位データの
   うちの前記データブロックとして決定された前記候補ブ
   ロック以外の複数の前記処理単位データから複数の前記
   処理単位データを選択して前記選択された複数の処理単
   位データにより第３の候補ブロックを生成するステップ
   を備え、前記比較を行うステップは、前記生成された第
   ３の候補ブロックに含まれる前記要素データの数と前記
   設定値との比較を行い、 前記決定するステップは、前記比較の結果、前記第３の
   候補ブロックに含まれる要素データの数が前記設定値以
   上であるときに、前記第３の候補ブロックを前記データ
   ブロックと決定するパーティショニング方法。
8. 【請求項８】 請求項１から７のいずれかに記載のパー
   ティショニング方法において、更に、 前記生成された候補ブロックに含まれる前記要素データ
   の数と、前記ボードに割り当て可能な前記要素データの
   最大数を示す最大搭載要素データ数との対比を行うステ
   ップを備え、 前記決定するステップは、前記比較の結果、前記要素デ
   ータの数が前記設定値以上であり、かつ前記対比の結
   果、前記要素データの数が前記最大搭載要素データ数以
   下であるときに、前記候補ブロックを前記データブロッ
   クと決定するパーティショニング方法。
9. 【請求項９】 請求項１から７のいずれかに記載のパー
   ティショニング方法において、更に、 前記生成された候補ブロックにおける他の前記複数のデ
   ータブロックのそれぞれとの間の電気的接続を行うため
   の外部信号の数を検出するステップと、 前記検出された前記候補ブロックの前記外部信号の数
   と、前記ボードに接続可能な前記外部信号の最大数を示
   す最大ボード間信号数との対比を行うステップを備え、 前記決定するステップは、前記比較の結果、前記要素デ
   ータの数が前記設定値以上であり、かつ前記対比の結
   果、前記外部信号の数が前記最大ボード間信号数以下で
   あるときに、前記候補ブロックを前記データブロックと
   決定するパーティショニング方法。
10. 【請求項１０】 請求項９記載のパーティショニング方
    法において、 更に、 前記対比の結果、前記検出された前記候補ブロックの前
    記外部信号の数が、前記最大ボード間信号数を超えてい
    ると判断した場合に、前記被検査対象の回路データを構
    成する前記複数の処理単位データの中から、前記候補ブ
    ロックに含まれる前記複数の処理単位データのうちの少
    なくとも一の前記処理単位データに代わる前記処理単位
    データを選択し、前記選択された前記処理単位データに
    より第４の候補ブロックを生成するステップを備え、 前記比較を行うステップは、前記生成された第４の候補
    ブロックに含まれる前記要素データの数と前記設定値と
    の比較を行い、 前記決定するステップは、前記比較の結果、前記第４の
    候補ブロックに含まれる前記要素データの数が前記設定
    値以上であるときに、前記第４の候補ブロックを前記デ
    ータブロックと決定するパーティショニング方法。
11. 【請求項１１】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数のデータブロックを生
    成するパーティショニング方法であって、 少なくとも一つの要素データを備えた処理単位データを
    複数提供するステップと、 前記提供された複数の処理単位データを複数のグループ
    に分類して前記分類された結果としての前記複数の処理
    単位データを前記被検査対象の回路データとして提供す
    るステップと、 前記複数のグループのうちの第１のグループに帰属する
    前記複数の処理単位データにそれぞれ含まれる前記要素
    データの数を検出するステップと、 前記検出結果に基づいて、前記第１のグループに帰属す
    る前記複数の処理単位データから複数の前記処理単位デ
    ータを選択して前記選択された前記複数の処理単位デー
    タにより候補ブロックを生成するステップと、 前記生成された候補ブロックに含まれる前記要素データ
    の数と設定値との比較を行うステップと、 前記比較の結果、前記要素データの数が前記設定値以上
    であるときに、前記候補ブロックを前記データブロック
    と決定するステップとを備え、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較を行うステップは、前記被検査対象の回路デー
    タに含まれる全ての前記要素データの数を前記複数のデ
    ータブロックのそれぞれを割り当てるための全ての前記
    ボードの数で割った数に対応する平均搭載要素データ
    数、に基づいて設定される数を前記設定値とする パーテ
    ィショニング方法。
12. 【請求項１２】 請求項１１記載のパーティショニング
    方法において、 更に、 前記決定するステップの結果、前記候補ブロックを前記
    データブロックとしないと決定した場合に、前記検出結
    果に基づいて、前記第１のグループに帰属する前記複数
    の処理単位データの中から、前記候補ブロックに含まれ
    る前記複数の処理単位データのうちの少なくとも一の前
    記処理単位データに代わる前記処理単位データを選択
    し、前記選択された前記処理単位データにより第２の候
    補ブロックを生成するステップを備え、 前記比較を行うステップは、前記生成された第２の候補
    ブロックに含まれる前記要素データの数と前記設定値と
    の比較を行い、 前記決定を行うステップは、前記比較の結果、前記第２
    の候補ブロックに含まれる前記要素データの数が前記設
    定値以上であるときに、前記第２の候補ブロックを前記
    データブロックと決定するパーティショニング方法。
13. 【請求項１３】 請求項１１または１２に記載のパーテ
    ィショニング方法において、 更に、 前記決定するステップの結果、前記候補ブロックを前記
    データブロックとしないと決定した場合に、前記第１の
    グループに帰属する前記複数の処理単位データを用いて
    前記候補ブロックに代わる第２の候補ブロックを生成で
    きないときに、前記第１のグループに帰属する前記複数
    の処理単位データの少なくとも一部の処理単位データを
    前記複数のグループのうちの第２のグループに帰属させ
    るステップを備えたパーティショニング方法。
14. 【請求項１４】 請求項１１から１３のいずれかに記載
    のパーティショニング方法において、更に、 前記生成された候補ブロックに含まれる前記要素データ
    の数と、前記ボードに割り当て可能な前記要素データの
    最大数を示す最大搭載要素データ数との対比を行うステ
    ップと、 前記対比の結果、前記候補ブロックに含まれる前記要素
    データの数が前記最大搭載要素データ数を超えていると
    判断した場合には、前記候補ブロックに含まれる前記複
    数の処理単位データのうちの少なくとも一の前記処理単
    位データを、前記複数のグループのうちの第２のグルー
    プに帰属させるステップを備えたパーティショニング方
    法。
15. 【請求項１５】 請求項１１から１３のいずれかに記載
    のパーティショニング方法において、更に、 前記生成された候補ブロックにおける他の前記複数のデ
    ータブロックのそれぞれとの間の電気的接続を行うため
    の外部信号の数を検出するステップと、 前記検出された前記候補ブロックの前記外部信号の数
    と、前記ボードに接続可能な前記外部信号の最大数を示
    す最大ボード間信号数との対比を行うステップと、 前記対比の結果、前記検出された前記候補ブロックの前
    記外部信号の数が、前記最大ボード間信号数を超えてい
    ると判断した場合に、前記第１のグループに帰属する前
    記複数の処理単位データを用いて前記候補ブロックに代
    わる第２の候補ブロックを生成できないときに、前記候
    補ブロックの少なくとも一の前記処理単位データを、前
    記複数のグループのうちの第２のグループに帰属させる
    ステップを備えたパーティショニング方法。
16. 【請求項１６】 請求項１３から１５のいずれかに記載
    のパーティショニング方法において、 前記複数のグループは、階層を形成し、 前記第２のグループに帰属させるステップは、前記第２
    のグループとして、前記第１のグループよりも前記階層
    において上位にあるグループを選択するパーティショニ
    ング方法。
17. 【請求項１７】 請求項１６記載のパーティショニング
    方法において、 更に、 前記第１のグループが前記階層において最上位にあるか
    否かを判断するステップと、 前記判断の結果、前記第１のグループが前記最上位にあ
    ると判断された場合には、前記第２のグループに帰属さ
    せるステップに代えて、前記被検査対象の回路データの
    前記分割を行うことができない旨を報知するステップを
    備えたパーティショニング方法。
18. 【請求項１８】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数のデータブロックを生
    成した後に、前記被検査対象の回路データのエミュレー
    ションを行うエミュレーション方法であって、 少なくとも一つの要素データを備えた処理単位データを
    複数備えて構成されるデータを前記被検査対象の回路デ
    ータとして提供するステップと、 前記被検査対象の回路データを構成する前記複数の処理
    単位データにそれぞれ含まれる前記要素データの数を検
    出するステップと、 前記検出結果に基づいて、前記被検査対象の回路データ
    を構成する前記複数の処理単位データから複数の前記処
    理単位データを選択して前記選択された複数の処理単位
    データにより候補ブロックを生成するステップと、 前記生成された候補ブロックに含まれる前記要素データ
    の数と設定値との比較を行うステップと、 前記比較の結果、前記要素データの数が前記設定値以上
    であるときに、前記候補ブロックを前記データブロック
    と決定するステップと、 複数の前記決定された前記データブロックのそれぞれに
    並行してデータ処理を行うステップとを備え、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較を行うステップは、前記被検査対象の回路デー
    タに含まれる全ての前記要素データの数を前記複数のデ
    ータブロックのそれぞれを割り当てるための全ての前記
    ボードの数で割った数に対応する平均搭載要素データ
    数、に基づいて設定される数を前記設定値とする エミュ
    レーション方法。
19. 【請求項１９】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数の回路ブロックを生成
    するパーティショニング方法であって、 少なくとも一つのゲートを備えたモジュールを複数備え
    て構成される回路データを前記被検査対象の回路データ
    として提供するステップと、 前記被検査対象の回路データを構成する前記複数のモジ
    ュールにそれぞれ含まれる前記ゲートの数を検出するス
    テップと、 前記検出結果に基づいて、前記被検査対象の回路データ
    を構成する前記複数のモジュールから複数の前記モジュ
    ールを選択して前記選択された複数のモジュールにより
    新モジュールを生成するステップと、 前記生成された新モジュールに含まれる前記ゲートの数
    と搭載基準ゲート数との比較を行うステップと、 前記比較の結果、前記ゲートの数が前記搭載基準ゲート
    数以上であるときに、前記新モジュールを前記回路ブロ
    ックと決定するステップとを備え、 前記分割の結果としての複数の回路ブロックのそれぞれ
    は、エミュレーションボードに割り当てられ、 前記比較を行うステップは、前記被検査対象の回路デー
    タに含まれる全ての前記ゲートの数を前記複数の回路ブ
    ロックのそれぞれを割り当てるための全ての前記エミュ
    レーションボードの数で割った数に対応する平均搭載ゲ
    ート数以上の数を、前記搭載基準ゲート数とするパーテ
    ィショニング方法。
20. 【請求項２０】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数のデータブロックを生
    成するパーティショニング装置であって、 少なくとも一つの要素データを備えた処理単位データを
    複数備えて構成されるデータを前記被検査対象の回路デ
    ータとして提供する手段と、 前記被検査対象の回路データを構成する前記複数の処理
    単位データにそれぞれ含まれる前記要素データの数を検
    出する手段と、 前記検出結果に基づいて、前記被検査対象の回路データ
    を構成する前記複数の処理単位データから複数の前記処
    理単位データを選択して前記選択された複数の処理単位
    データにより候補ブロックを生成する手段と、 前記生成された候補ブロックに含まれる前記要素データ
    の数と設定値との比較を行う手段と、 前記比較の結果、前記要素データの数が前記設定値以上
    であるときに、前記候補ブロックを前記データブロック
    と決定する手段とを備え、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較を行う手段は、前記被検査対象の回路データに
    含まれる全ての前記要素データの数を前記複数のデータ
    ブロックのそれぞれを割り当てるための全ての前記ボー
    ドの数で割った数に対応する平均搭載要素データ数、に
    基づいて設定される数を前記設定値とする パーティショ
    ニング装置。
21. 【請求項２１】 請求項２０記載のパーティショニング
    装置において、 前記データを前記被検査対象の回路データとして提供す
    る手段は、入力時の前記処理単位データの候補に対応す
    る処理単位候補データに含まれる前記要素データの数を
    検出する手段と、 前記検出された前記処理単位候補データに含まれる要素
    データの数と、所定値との比較検討を行なう手段と、 前記比較検討の結果、前記処理単位候補データに含まれ
    る要素データの数が前記所定値を超えているときに、前
    記処理単位候補データに含まれる要素データを分割し、
    前記分割の結果として前記処理単位データを生成し、前
    記比較検討の結果、前記処理単位候補データに含まれる
    要素データの数が前記所定値を超えていないときに、前
    記処理単位候補データをそのまま前記処理単位データと
    する手段とを備えたパーティショニング装置。
22. 【請求項２２】 請求項２１記載のパーティショニング
    装置において、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較検討を行う手段は、前記被検査対象の回路デー
    タに含まれる全ての前記要素データの数を前記複数のデ
    ータブロックのそれぞれを割り当てるための全ての前記
    ボードの数で割った数に対応する平均搭載要素データ
    数、に基づいて設定される数を前記所定値とするパーテ
    ィショニング装置。
23. 【請求項２３】 請求項２１または２２に記載のパーテ
    ィショニング装置において、 前記比較検討を行なう手段は、前記被検査対象の回路デ
    ータの前記分割を行なうことができないと判断されたと
    きに、前記所定値の値を自動的に更新するパーティショ
    ニング装置。
24. 【請求項２４】 請求項２０から２３のいずれかに記載
    のパーティショニング装置において、 前記比較を行う手段は、前記被検査対象の回路データの
    前記分割を行なうことができないと判断されたときに、
    前記設定値の値を自動的に更新するパーティショニング
    装置。
25. 【請求項２５】 請求項２０から２４のいずれかに記載
    のパーティショニング装置において、 更に、 前記決定する手段の結果、前記候補ブロックを前記デー
    タブロックとしないと決定した場合に、前記検出結果に
    基づいて、前記被検査対象の回路データを構成する前記
    複数の処理単位データの中から、前記候補ブロックに含
    まれる前記複数の処理単位データのうちの少なくとも一
    の前記処理単位データに代わる前記処理単位データを選
    択し、前記選択された前記処理単位データにより第２の
    候補ブロックを生成する手段を備え、 前記比較を行う手段は、前記生成された第２の候補ブロ
    ックに含まれる前記要素データの数と前記設定値との比
    較を行い、 前記決定する手段は、前記比較の結果、前記第２の候補
    ブロックに含まれる要 素データの数が前記設定値以上で
    あるときに、前記第２の候補ブロックを前記データブロ
    ックと決定するパーティショニング装置。
26. 【請求項２６】 請求項２０から２５のいずれかに記載
    のパーティショニング装置において、 更に、 前記決定する手段の結果、前記候補ブロックが前記デー
    タブロックとして決定されたときに、前記被検査対象の
    回路データを構成する前記複数の処理単位データのうち
    の前記データブロックとして決定された前記候補ブロッ
    ク以外の複数の前記処理単位データから複数の前記処理
    単位データを選択して前記選択された複数の処理単位デ
    ータにより第３の候補ブロックを生成する手段を備え、 前記比較を行う手段は、前記生成された第３の候補ブロ
    ックに含まれる前記要素データの数と前記設定値との比
    較を行い、 前記決定する手段は、前記比較の結果、前記第３の候補
    ブロックに含まれる要素データの数が前記設定値以上で
    あるときに、前記第３の候補ブロックを前記データブロ
    ックと決定するパーティショニング装置。
27. 【請求項２７】 請求項２０から２６のいずれかに記載
    のパーティショニング装置において、更に、 前記生成された候補ブロックに含まれる前記要素データ
    の数と、前記ボードに割り当て可能な前記要素データの
    最大数を示す最大搭載要素データ数との対比を行う手段
    を備え、 前記決定する手段は、前記比較の結果、前記要素データ
    の数が前記設定値以上であり、かつ前記対比の結果、前
    記要素データの数が前記最大搭載要素データ数以下であ
    るときに、前記候補ブロックを前記データブロックと決
    定するパーティショニング装置。
28. 【請求項２８】 請求項２０から２６のいずれかに記載
    のパーティショニング装置において、更に、 前記生成された候補ブロックにおける他の前記複数のデ
    ータブロックのそれぞれとの間の電気的接続を行うため
    の外部信号の数を検出する手段と、 前記検出された前記候補ブロックの前記外部信号の数
    と、前記ボードに接続可能な前記外部信号の最大数を示
    す最大ボード間信号数との対比を行う手段を備え、 前記決定する手段は、前記比較の結果、前記要素データ
    の数が前記設定値以上であり、かつ前記対比の結果、前
    記外部信号の数が前記最大ボード間信号数以下であると
    きに、前記候補ブロックを前記データブロックと決定す
    るパーティショニング装置。
29. 【請求項２９】 請求項２８記載のパーティショニング
    装置において、 更に、 前記対比の結果、前記検出された前記候補ブロックの前
    記外部信号の数が、前記最大ボード間信号数を超えてい
    ると判断した場合に、前記被検査対象の回路データを構
    成する前記複数の処理単位データの中から、前記候補ブ
    ロックに含まれる前記複数の処理単位データのうちの少
    なくとも一の前記処理単位データに代わる前記処理単位
    データを選択し、前記選択された前記処理単位データに
    より第４の候補ブロックを生成する手段を備え、 前記比較を行う手段は、前記生成された第４の候補ブロ
    ックに含まれる前記要素データの数と前記設定値との比
    較を行い、 前記決定する手段は、前記比較の結果、前記第４の候補
    ブロックに含まれる前記要素データの数が前記設定値以
    上であるときに、前記第４の候補ブロックを前記データ
    ブロックと決定するパーティショニング装置。
30. 【請求項３０】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数のデータブロックを生
    成するパーティショニング装置であって、 少なくとも一つの要素データを備えた処理単位データを
    複数提供する手段と、 前記提供された複数の処理単位データを複数のグループ
    に分類して前記分類された結果としての前記複数の処理
    単位データを前記被検査対象の回路データとして提供す
    る手段と、 前記複数のグループのうちの第１のグループに帰属する
    前記複数の処理単位データにそれぞれ含まれる前記要素
    データの数を検出する手段と、 前記検出結果に基づいて、前記第１のグループに帰属す
    る前記複数の処理単位データから複数の前記処理単位デ
    ータを選択して前記選択された前記複数の処理単位デー
    タにより候補ブロックを生成する手段と、 前記生成された候補ブロックに含まれる前記要素データ
    の数と設定値との比較を行う手段と、 前記比較の結果、前記要素データの数が前記設定値以上
    であるときに、前記候補ブロックを前記データブロック
    と決定する手段とを備え、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較を行う手段は、前記被検査対象の回路データに
    含まれる全ての前記要素データの数を前記複数のデータ
    ブロックのそれぞれを割り当てるための全ての前記ボー
    ドの数で割った数に対応する平均搭載要素データ数、に
    基づいて設定される数を前記設定値とする パーティショ
    ニング装置。
31. 【請求項３１】 請求項３０記載のパーティショニング
    装置において、 更に、 前記決定する手段の結果、前記候補ブロックを前記デー
    タブロックとしないと決定した場合に、前記検出結果に
    基づいて、前記第１のグループに帰属する前記複数の処
    理単位データの中から、前記候補ブロックに含まれる前
    記複数の処理単位データのうちの少なくとも一の前記処
    理単位データに代わる前記処理単位データを選択し、前
    記選択された前記処理単位データにより第２の候補ブロ
    ックを生成する手段を備え、 前記比較を行う手段は、前記生成された第２の候補ブロ
    ックに含まれる前記要素データの数と前記設定値との比
    較を行い、 前記決定を行う手段は、前記比較の結果、前記第２の候
    補ブロックに含まれる前記要素データの数が前記設定値
    以上であるときに、前記第２の候補ブロックを前記デー
    タブロックと決定するパーティショニング装置。
32. 【請求項３２】 請求項３０または３１に記載のパーテ
    ィショニング装置において、 更に、 前記決定する手段の結果、前記候補ブロックを前記デー
    タブロックとしないと決定した場合に、前記第１のグル
    ープに帰属する前記複数の処理単位データを用いて前記
    候補ブロックに代わる第２の候補ブロックを生成できな
    いときに、前記第１のグループに帰属する前記複数の処
    理単位データの少なくとも一部の処理単位データを前記
    複数のグループのうちの第２のグループに帰属させる手
    段を備えたパーティショニング装置。
33. 【請求項３３】 請求項３０から３２のいずれかに記載
    のパーティショニング装置において、更に、 前記生成された候補ブロックに含まれる前記要素データ
    の数と、前記ボードに割り当て可能な前記要素データの
    最大数を示す最大搭載要素データ数との対比を行う手段
    と、 前記対比の結果、前記候補ブロックに含まれる前記要素
    データの数が前記最大搭載要素データ数を超えていると
    判断した場合には、前記候補ブロックに含まれる前記複
    数の処理単位データのうちの少なくとも一の前記処理単
    位データを、前記複数のグループのうちの第２のグルー
    プに帰属させる手段を備えたパーティショニング装置。
34. 【請求項３４】 請求項３０から３２のいずれかに記載
    のパーティショニング装置において、更に、 前記生成された候補ブロックにおける他の前記複数のデ
    ータブロックのそれぞれとの間の電気的接続を行うため
    の外部信号の数を検出する手段と、 前記検出された前記候補ブロックの前記外部信号の数
    と、前記ボードに接続可能な前記外部信号の最大数を示
    す最大ボード間信号数との対比を行う手段と、 前記対比の結果、前記検出された前記候補ブロックの前
    記外部信号の数が、前記最大ボード間信号数を超えてい
    ると判断した場合に、前記第１のグループに帰属する前
    記複数の処理単位データを用いて前記候補ブロックに代
    わる第２の候補ブロックを生成できないときに、前記候
    補ブロックの少なくとも一の前記処理単位データを、前
    記複数のグループのうちの第２のグループに帰属させる
    手段を備えたパーティショニング装置。
35. 【請求項３５】 請求項３２から３４のいずれかに記載
    のパーティショニング装置において、 前記複数のグループは、階層を形成し、 前記第２のグループに帰属させる手段は、前記第２のグ
    ループとして、前記第１のグループよりも前記階層にお
    いて上位にあるグループを選択するパーティショニング
    装置。
36. 【請求項３６】 請求項３５記載のパーティショニング
    装置において、 更に、 前記第１のグループが前記階層において最上位にあるか
    否かを判断する手段と、 前記判断の結果、前記第１のグループが前記最上位にあ
    ると判断された場合には、前記第２のグループに帰属さ
    せる手段に代えて、前記被検査対象の回路データの前記
    分割を行うことができない旨を報知する手段を備えたパ
    ーティショニング装置。
37. 【請求項３７】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数のデータブロックを生
    成した後に、前記被検査対象の回路データのエミュレー
    ションを行うエミュレーション装置であって、 少なくとも一つの要素データを備えた処理単位データを
    複数備えて構成されるデータを前記被検査対象の回路デ
    ータとして提供する手段と、 前記被検査対象の回路データを構成する前記複数の処理
    単位データにそれぞれ含まれる前記要素データの数を検
    出する手段と、 前記検出結果に基づいて、前記被検査対象の回路データ
    を構成する前記複数の処理単位データから複数の前記処
    理単位データを選択して前記選択された複数の処理単位
    データにより候補ブロックを生成する手段と、 前記生成された候補ブロックに含まれる前記要素データ
    の数と設定値との比較を行う手段と、 前記比較の結果、前記要素データの数が前記設定値以上
    であるときに、前記候補ブロックを前記データブロック
    と決定する手段と、 複数の前記決定された前記データブロックのそれぞれに
    並行してデータ処理を行う手段とを備え、 前記分割の結果としての複数のデータブロックのそれぞ
    れは、ボードに割り当てられ、 前記比較を行う手段は、前記被検査対象の回路データに
    含まれる全ての前記要素データの数を前記複数のデータ
    ブロックのそれぞれを割り当てるための全ての前記ボー
    ドの数で割った数に対応する平均搭載要素データ数、に
    基づいて設定される数を前記設定値とする エミュレーシ
    ョン装置。
38. 【請求項３８】 被検査対象の回路データを複数に分割
    して前記分割の結果としての複数の回路ブロックを生成
    するパーティショニング装置であって、 少なくとも一つのゲートを備えたモジュールを複数備え
    て構成される回路データを前記被検査対象の回路データ
    として提供する手段と、 前記被検査対象の回路データを構成する前記複数のモジ
    ュールにそれぞれ含まれる前記ゲートの数を検出する手
    段と、 前記検出結果に基づいて、前記被検査対象の回路データ
    を構成する前記複数のモジュールから複数の前記モジュ
    ールを選択して前記選択された複数のモジュールにより
    新モジュールを生成する手段と、 前記生成された新モジュールに含まれる前記ゲートの数
    と搭載基準ゲート数と の比較を行う手段と、 前記比較の結果、前記ゲートの数が前記搭載基準ゲート
    数以上であるときに、前記新モジュールを前記回路ブロ
    ックと決定する手段とを備え、 前記分割の結果としての複数の回路ブロックのそれぞれ
    は、エミュレーションボードに割り当てられ、 前記比較を行う手段は、前記被検査対象の回路データに
    含まれる全ての前記ゲートの数を前記複数の回路ブロッ
    クのそれぞれを割り当てるための全ての前記エミュレー
    ションボードの数で割った数に対応する平均搭載ゲート
    数以上の数を、前記搭載基準ゲート数とするパーティシ
    ョニング装置。