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JP3194404U - 半導体装置 - Google Patents

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JP3194404U
JP3194404U JP2014004790U JP2014004790U JP3194404U JP 3194404 U JP3194404 U JP 3194404U JP 2014004790 U JP2014004790 U JP 2014004790U JP 2014004790 U JP2014004790 U JP 2014004790U JP 3194404 U JP3194404 U JP 3194404U
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electrode
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gate electrode
semiconductor substrate
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成修 松田
成修 松田
克行 鳥居
克行 鳥居
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Sanken Electric Co Ltd
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Sanken Electric Co Ltd
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Abstract

【課題】安価に製造することができ、帰還容量が低減されたトレンチゲート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を得ることができる半導体装置を提供する。【解決手段】溝２５の底面においては、左右のゲート電極２８の間において、左右のゲート電極２８と分離（絶縁）された底面電極２９が形成されている。溝２５の両側に局所的に層間絶縁層３０が残されているために、溝２５の中央部は下側に大きく凹形状となり、溝２５の両側で上側に凸形状となっている。このため、エミッタ電極７２を形成する下地の凹凸は激しくなり、エミッタ電極７２の表面にもこの凹凸が反映され、細かい凹凸が多く形成される。【選択図】図６

Description

本考案は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワ
ーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイ
ッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート
電極を形成したトレンチゲート型のものが用いられる。
図９は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置１１０）の構成
の一例を示す断面図である。図９において、この半導体基板８０においては、ドレイン層
となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８
０の表面側には、ｐ−層８３を貫通する溝（トレンチ）８５が形成されている。溝８５は
、図９における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成さ
れている。各々の溝８５の内面には酸化膜８６が一様に形成された上で、ゲート電極８７
が溝８５を埋め込むように形成されている。
また、半導体基板８０の表面側においては、溝８５の両側に、ソース領域となるｎ＋層
８８が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が
形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接
触してドレイン電極（第２の主電極）９０が形成されている。一方、半導体基板８０の表
面側においては層間絶縁層９１が溝８５を覆うように形成されているため、ソース電極８
９は、ｎ＋層８８とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図９に
示された範囲外の表面側において、例えば溝８５の延伸方向（紙面垂直方向）の端部側で
全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図９に示さ
れた範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート
配線とソース電極８９とは分離して形成される。このため、各溝８５毎に、ゲート配線（
ゲート電極８７）に印加された電圧によって溝８５の側面におけるｐ−層８３でチャネル
が形成され、ｎ−層８２とｎ＋層８８の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯ
ＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電
極（第１の主電極）８９とドレイン電極（第２の主電極）９０との間の電流のスイッチン
グ制御をすることができる。各溝８５毎に形成されたＭＯＳＦＥＴは全て並列に接続され
ているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
なお、図９はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同
様の構造を適用することができる。この場合、例えば、ｎ＋層８１をｐ＋層（コレクタ層
）に置き換え、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置き
換えた構造とすることができる。
このパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓと入力容量Ｃｉｓ
ｓとを小さくする必要がある。図９の構造においては、帰還容量Ｃｒｓｓはゲート電極８
７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電
極８９間の容量と帰還容量Ｃｒｓｓとの和となる。ここで、図９の構造においては、トレ
ンチ８５底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極
９０間の容量Ｃｒｓｓを小さくすることが困難である。酸化膜８６を厚くすることによっ
てＣｒｓｓを小さくすることができることは明らかであるが、動作速度以外のＭＯＳＦＥ
Ｔの特性も酸化膜８６の厚さに大きく依存するため、酸化膜８６の厚さは、通常は動作速
度以外において所望の特性が得られるように設定される。このため、層間絶縁層９１とは
異なり、酸化膜８６は、半導体層（ｐ−層８３等）との間の界面特性が特に良好となる熱
酸化によって薄く形成される。この場合、Ｃｒｓｓを低減することは困難である。
こうした問題を解決するために、特許文献１においては、溝８５底部においてのみ酸化
膜８６を特に厚くする構造が記載されている。また、特許文献２には、溝８５の底部にゲ
ート電極８７、酸化膜８６とそれぞれ同様の構成をもつ第１半導体層、第１酸化膜を設け
、その上に上記のゲート電極８７、酸化膜８６を形成した構成が記載されている。
これらの構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、これらの
構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８５の側面における
ｐ−層８３上（側面）の酸化膜８６を薄くされるため、動作速度以外においても良好な特
性のパワーＭＯＳＦＥＴを得ることができる。
特開２００３−１５８２６８号公報 特開２００６−９３５０６号公報
しかしながら、特許文献１に記載の技術において、熱酸化工程では一様に酸化が進むた
め、溝の側面の酸化膜を薄く保ったままで溝の底面においてのみ局所的に厚い酸化膜を形
成することは実際には困難である。このため、局所的に厚い酸化膜を形成するためには、
例えば、形成された酸化膜を局所的に残存させるエッチングを行い、その後で再度熱酸化
を行うという工程、あるいは更にこうした工程を複数回繰り返すことが必要となり、その
製造工程が複雑となった。
また、特許文献２に記載の技術における、溝の底部に第１半導体層、第１酸化膜を設け
た上に周知のトレンチゲート構造を有する構造は、溝内の構造を形成するための工程が別
途必要となり、やはりその製造工程が複雑となった。
このように、製造工程が複雑となるため、特許文献１、２に記載の半導体装置を低コス
トで製造することは困難であった。すなわち、帰還容量Ｃｒｓｓが低減されたトレンチゲ
ート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を安価に製造することは困
難であった。
本考案は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する考案を提供することを目的とする。
本考案は、上記課題を解決すべく、以下に掲げる構成とした。
本考案の半導体装置は、半導体基板の表面側において溝が形成され、当該溝の内面に形
成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第
１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流
が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設
けられた前記溝を複数具備する半導体装置であって、前記ゲート電極は、前記溝の内部に
おいて、前記溝の両側面に分断されて形成され、かつ前記第１の主電極は、前記ゲート電
極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、前記溝の底面に
おいて前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され
前記第１の主電極と電気的に接続された底面電極を具備し、ボンディングワイヤが接続さ
れるボンディングパッドが、複数の前記溝が形成された領域において前記第１の主電極の
上に形成されたことを特徴とする。
本考案の半導体装置は、前記溝の幅が前記溝の深さよりも大きいことを特徴とする。
本考案の半導体装置において、平面視における前記溝の中央部と、平面視において隣接
する２つの前記溝の間の部分とにおいて、前記第１の主電極の表面には凹部が形成された
ことを特徴とする。
本考案の半導体装置において、平面視における前記溝の中央部における前記凹部は、平
面視において隣接する２つの前記溝の間の部分における前記凹部よりも深く形成されたこ
とを特徴とする。
本考案は以上のように構成されているので、安価に製造することができ、帰還容量が低
減されたトレンチゲート型のスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ）を得る
ことができる。
本考案の実施の形態に係る半導体装置の断面図である。 本考案の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本考案の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。 本考案の実施の形態に係る半導体装置の平面図（ａ）、断面図（ｂ）（ｃ）である。 本考案の実施の形態に係る半導体装置における溝内の構造を示す図である。 本考案の実施の形態に係る半導体装置においてワイヤボンディングが施される際の形態を示す断面図である。 従来の半導体装置においてワイヤボンディングが施される際の形態を示す断面図である。 本考案の実施の形態に係る半導体装置の表面形状の構造を特に詳細に示す断面図である。 従来のトレンチゲート型の半導体装置の構造を示す断面図である。
以下、本考案の実施の形態となる半導体装置について説明する。この半導体装置は、ゲ
ート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされる
トレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行
に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各
ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
図１は、この半導体装置（パワーＭＯＳＦＥＴ）１０の構造を示す断面図である。この
半導体装置１０は、半導体基板２０中に形成された溝（トレンチ）中にゲート電極が形成
された構成を具備するトレンチゲート型の素子である。図１において、この半導体基板２
０においては、ドレイン層となるｎ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成
されている。半導体基板２０の表面側には、ｐ−層２３を貫通する溝（トレンチ）２５が
形成されている。溝２５は、図１における紙面と垂直方向に延伸して並行に複数（図１に
おいては２つ）形成されている。溝２５の内面（側面及び底面）には酸化膜２６が一様に
形成されている。ただし、特許文献１に記載の技術と同様に、酸化膜２６を側面で薄く、
底面で厚くしてもよい。
半導体基板２０の表面側においては、溝２５の両側に、ｎ＋層２７が形成されている。
半導体基板２０の裏面全面には、ｎ＋層（ドレイン層）２１と電気的に接続されるドレイ
ン電極（第２の主電極）４０が形成されている。
酸化膜２６は、溝２５から離れた半導体基板２０の表面においては除去されている。図
１においては、溝２５が２つ並んだ構造が示されており、以下では、単一の溝２５に対応
した構造について説明する。この半導体装置１０においては、特に溝２５内の構造が図９
に示された半導体装置１１０と異なっている。
まず、ゲート電極２８は、溝２５の左右の側壁部のｐ−層２３に沿ってそれぞれ設けら
れており、溝２５の底面で左右に分離されて形成されている。ただし、左右のゲート電極
２８の各々は図示の範囲外（例えば溝２５の長手方向の端部）で接続されている。ゲート
電極２８は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
一方、溝２５の底面においては、上面からみた場合には後述する図４（ａ）に示される
ように左右のゲート電極２８の間において、左右のゲート電極２８と分離（絶縁）された
底面電極２９が形成されている。溝２５の底面においても酸化膜２６は形成されているた
め、底面電極２９はその下のｎ−層２２とも絶縁される。この状態で、左右のゲート電極
２８を覆い、かつ底面電極２９とその両側のゲート電極２８とを分離するように、層間絶
縁層３０が溝２５内に形成されている。
この状態で、半導体基板２０の表面を覆うように、ソース電極（第１の主電極）３５が
形成されている。上記の構成により、ソース電極３５は、図９の構成の半導体装置８０と
同様に半導体基板２０の表面においてｐ−層２３、ｎ＋層２７と接続されると共に、層間
絶縁層３０中に設けられた貫通孔によって、溝２５の底面における底面電極２９とも接続
される。層間絶縁層３０により、ソース電極３５とゲート電極２８とは絶縁される。
図９の半導体装置１１０と同様に、全てのゲート電極２８は、表面側において、溝２５
の延伸方向端部側で共通のゲート配線と接続される。このゲート配線とソース電極３５と
は分離されている。このため、ソース電極（第１の主電極）３５、ドレイン電極（第２の
主電極）４０、ゲート配線（ゲート電極２８）の電位を各々制御し、ゲート配線に印加し
た電圧によってソース電極３５、ドレイン電極４０間の電流のスイッチング制御をするこ
とができる。
この構造においては、ゲート電極２８が溝２５の底面側に形成されず、両側に分断され
たことで、ゲート電極２８・ドレイン電極４０間容量Ｃｒｓｓが低減される。更に、底面
電極２９がソース電極３５と同電位（接地電位）とされるために、ゲート電極２８・ドレ
イン電極４０間の容量Ｃｒｓｓ（帰還容量）が低減される。
また、一般的なトレンチゲート型の素子においては、溝２５の幅が広い場合（例えば幅
が１〜２０μｍの場合）、溝２５の底部側における空乏層が広がりにくくなるために、こ
の部分で耐圧が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対し
て、上記のように左右のゲート電極２８の間に底面電極２９を設けることによって、溝２
５の幅が広い場合でも、溝２５の底部側における空乏層が良好に広がるために、耐圧を向
上させることが可能である。また、上記の構造を具備するＩＧＢＴの場合においては、特
に、１〜２０μｍ、より好ましくは３〜１５μｍの広い溝の場合には、正孔が溝の底部に
蓄積されるため、これによってオン電圧を低下させることができるため、特に好ましい。
また、図１の構造においては、酸化膜２６は、溝２５の内部に一様に形成されているた
め、１回の熱酸化工程によって酸化膜２６を形成することができる。また、同一の多結晶
シリコン層をパターニングすることによって、ゲート電極２８と底面電極２９とを同時に
形成することができる。
以下に、この製造方法について具体的に説明する。図２（ａ）〜（ｈ）、図３（ｉ）〜
（ｎ）は、この半導体装置１０の製造工程を示す工程断面図である。ここでは、一つの溝
２５に関わる構造のみについて示す。
まず、図２（ａ）に示されるように、ｎ＋層２１の上に、ｎ−層２２、ｐ−層２３が順
次形成された半導体基板２０における溝２５が形成されるべき箇所の表面（ｐ−層２３中
）に、溝２５よりも広い幅とされたｎ＋層２７をイオン注入によって形成する。
次に、図２（ｂ）に示されるように、ｎ＋層２７が形成された領域中に溝２５を形成す
る（溝形成工程）。溝２５は、例えばフォトレジストをマスクとして半導体基板２０をド
ライエッチングすることによって形成することができる。溝２５は、ｐ−層２３を貫通し
、ｎ−層２２に達する深さとされる。
次に、図２（ｂ）の構造を熱酸化することによって、溝２５内を含む半導体基板２０の
表面全体に酸化膜２６を形成する（酸化工程）。その後に、溝２５から離れた領域におけ
る酸化膜２６をエッチング除去する。これによって、図２（ｃ）に示されるように、酸化
膜２６は、溝２５の内部（底面、側面）及びその周囲にのみ残存する。ここで、酸化膜２
６の厚さは溝２５内で一様とした場合、１回の熱酸化で酸化膜２６を形成することができ
る。
次に、導電性をもつように高濃度にドーピングされた多結晶シリコン（ゲート電極材料
）５０をＣＶＤ法によって表面全面に成膜する（ゲート電極成膜工程）。この際、図２（
ｄ）に示されるように、溝２５の内部が多結晶シリコン５０で埋め込まれず、多結晶シリ
コン５０の厚さが溝２５の側面及び底面において略均一に覆われるような成膜条件で多結
晶シリコン５０の成膜は行われる。
次に、この成膜された多結晶シリコン５０をパターニングする（ゲート電極パターニン
グ工程）。図２（ｅ）〜（ｈ）はこの工程を詳細に説明する図である。まず、図２（ｅ）
に示されるように、フォトレジスト層１００を全面に塗布形成した後に、マスクを用いた
露光・現像を行い、図２（ｆ）に示されるように、フォトレジスト層１００をパターニン
グする。ここで、段差部を含んで形成されたフォトレジスト層１００を露光・現像して段
差の上下を通じて高精度でパターニングすることは、露光の際の焦点深度の制限があるた
めに、一般には容易ではない。しかしながら、図示されるように、ここでパターニングさ
れるのは、溝２５の内部のみであるため、露光の際の焦点を溝２５の底面に合わせること
によって、図２（ｆ）に示されるパターニングを容易に行うことができる。
その後、図２（ｇ）に示されるように、多結晶シリコン５０をドライエッチング（異方
性エッチング）することにより、特に溝２５内での多結晶シリコン５０を選択的に除去し
、ゲート電極２８と底面電極２９とを分離して形成する。その後、図２（ｈ）に示される
ように、フォトレジスト層１００を除去する。これによって、図１におけるゲート電極２
８、底面電極２９が形成される。なお、多結晶シリコン５０は、図示の範囲外（例えば溝
２５の延伸方向の端部側等）でも、配線材料として一部残存するようにパターニングされ
る。
その後、図３（ｉ）に示されるように、ＣＶＤ法によって絶縁層（ＳｉＯ２）６０を表
面全面に成膜する（層間絶縁層成膜工程）。この際、多結晶シリコン５０と同様に、溝２
５の内部に絶縁層６０が形成される。
次に、この成膜された絶縁層６０をパターニングする（層間絶縁層パターニング工程）
。図３（ｊ）〜（ｍ）はこの工程を詳細に説明する図である。まず、図３（ｊ）に示され
るように、図２（ｄ）と同様にフォトレジスト層１００を塗布形成する。その後に、図３
（ｋ）に示されるように、溝２５の外側、及び溝２５内における底面電極２９上で絶縁層
６０が露出するように、フォトレジスト層１００を同様にパターニングする。この場合の
パターンにおいても、加工線幅の小さな箇所は溝２５の内部となるため、露光の際の焦点
を溝２５の底面に合わせて行うことにより、容易にこのパターニングを行うことができる
。
その後、絶縁層６０のドライエッチングを行うことにより、図３（ｌ）に示されるよう
に、絶縁層６０は、層間絶縁層３０として残存する。その後、図３（ｍ）に示されるよう
にフォトレジスト１００を除去する。
その後、図３（ｎ）に示されるように、表面にソース電極３５、裏面にドレイン電極４
０を形成する（電極形成工程）ことにより、図１の半導体装置１０が製造される。なお、
図３（ｎ）に示された領域においては表面全面にソース電極３５が形成されているが、実
際には、ドレイン電極４０とは異なり、ソース電極３５は半導体装置１０の表面全面には
形成されない。実際には溝２５は図２、３における紙面と垂直方向に延伸しており、その
端部においてゲート電極２８は、ソース電極３５と接さないように表面側において引き出
されるようにパターニングされる。これによって、ゲート電極２８、ソース電極３５、ド
レイン電極４０のそれぞれが電極端子として機能する。
図１の構成においては、ソース電極３５と底面電極２９とが直接接しているために、底
面電極２９はソース電極３５と同電位とされた。ここで、実際には底面電極２９は溝２５
の延伸方向において溝２５と同様に延伸しているが、底面電極２９自身は電流の経路とは
ならない。このため、ソース電極３５と細長い底面電極２９とが溝２５の延伸方向におい
て一様に接している必要はなく、これらの接触部分は適宜設定することが可能である。
図４（ａ）は、こうした場合における構成を上面から見た平面図を示す。ここで、ソー
ス電極３５、層間絶縁層３０の記載を省略し、底面電極２９上における層間絶縁層３０の
開口部３０１が記載されている。図４（ａ）におけるＡ−Ａ方向の断面図が図４（ｂ）で
あり、Ｂ−Ｂ方向の断面図が図４（ｃ）である。この例では開口部３０１（すなわち、ソ
ース電極３５と底面電極２９との接続箇所）が千鳥配列とされているが、例えば、チップ
の中央部分では開口部３０１を設けず、チップの端部にのみ開口部３０１を設けてもよい
。こうした設定は、層間絶縁層パターニング工程（図３（ｋ））におけるマスクパターン
によって行うことができる。層間絶縁層３０（絶縁層６０）の形状は、ゲート電極２８と
底面電極２９とが絶縁できる限りにおいて、適宜設定することができる。
次に、ゲート電極２８と底面電極２９の位置関係について説明する。図１の構成におい
て、溝２５の底面におけるゲート電極２８と底面電極２９の間の位置関係は、半導体装置
１０の特性に影響を及ぼす。図５は、溝２５の内部構造を拡大した図であり、ゲート電極
２８と底面電極２９の間隔がＤ、溝２５内におけるゲート電極２８の底面電極２９側への
突き出し量がＸである。
例えば、間隔Ｄを広くすると、ゲート電極２８直下に形成される空乏層の幅が底面電極
２９側で狭くなり、ソース電極３５、ドレイン電極４０間の耐圧が低下する。このため、
この耐圧はゲート電極２８と底面電極２９の間隔Ｄで制御できる。
また、ゲート電極２８の突き出し量Ｘが大きければ、帰還容量Ｃｒｓｓが大きくなる。
このため、突き出し量ＸによってＣｒｓｓを調整することができる。
上記の構造、製造方法によれば、Ｄ、Ｘは、いずれもゲート電極パターニング工程（図
２（ｆ））のフォトレジスト層１００のパターン（リソグラフィのマスクパターン）で定
まる。例えば、一般にパワーＭＯＳＦＥＴにおいては、素子の保護のために、ソース電極
３５、ドレイン電極４０間のブレークダウンが発生する場合には、この箇所はチップ上の
特定の領域で発生するように定められる。この場合、この特定の箇所においてＤが広くさ
れたマスクパターンを用いることにより、チップ上における活性領域（セル領域）の耐圧
を低下させることを容易に行うことができる。一方、Ｄを小さくすることで、Ｃｒｓｓを
低減することもできる。すなわち、チップの面内における耐圧やＣｒｓｓの分布の制御を
、ゲート電極パターニング工程におけるリソグラフィのマスクパターンのみによって行う
ことができる。図２（ｆ）におけるリソグラフィにおいては、露光の際の焦点を溝２５の
底面に合わせることにより、Ｄ、Ｘを高精度で制御することができる。これに対して、特
許文献１に記載の構造において同様の制御を行う場合には、酸化膜の厚さ等をチップ内で
変える必要があるため、更にその製造工程が複雑となる。
なお、底面電極２９の断面形状（図２（ｇ）における多結晶シリコン５０のエッチング
形状は、ドライエッチング条件によって制御できる。これにより、例えば底面電極２９を
順テーパー形状（下側で広がる形状）とした場合には、層間絶縁層３０をゲート電極２８
と底面電極２９の間に埋め込みやすくなり、これらの間の絶縁性を良好にすることができ
る。逆に、底面電極２９を逆テーパー形状（上側で広がる形状）とした場合には、ソース
電極３５と底面電極２９との間の接触面積を大きくすることができ、これらの間のコンタ
クト抵抗を低減することができる。
なお、前記の通り、多結晶シリコン（ゲート電極材料）５０が溝２５の外側（半導体基
板２０の表面）で配線として残存する箇所も存在するが、この配線パターンは、Ｄ、Ｘと
比べて太いため、露光の際の焦点を溝２５の底面に合わせた場合でも、この配線パターン
のパターニングは容易である。すなわち、上記のように高精度でＤ、Ｘを制御する場合で
も、この半導体装置１０における多結晶シリコン（ゲート電極材料）５０のパターニング
を容易に行うことができる。なお、層間絶縁層パターニング工程においても、実際には溝
２５以外の箇所においても絶縁層６０が残存する箇所が存在するが、この箇所におけるパ
ターンは溝２５内のパターン（開口部３０１）と比べて太いため、同様にそのパターニン
グは容易である。
以上より、上記の半導体装置１０を簡易な製造工程で製造することができ、その特性の
制御も、リソグラフィの際のマスクパターンによって行うことができる。
上記の構造を溝２５内に形成するため、上記の半導体装置１０においては、溝２５の幅
は広いことが好ましい。このため、溝２５の幅はその深さよりも大きくすることが好まし
い。
また、上記の例では、溝２５内の両側面に分断されて形成されたゲート電極２８の間に
底面電極２９が形成されたが、底面電極２９が形成されない場合でも、帰還容量Ｃｒｓｓ
が低減されることは明らかである。こうした場合でも、ゲート電極パターニング工程にお
けるリソグラフィのマスクパターンを変更する以外においては、上記と同様の製造方法を
適用することができる。
上記のとおり、この半導体装置１０においては、単一の溝２５に関わる構造によって、
Ｃｒｓｓを小さくすることができるという効果を奏する。実際の半導体装置においては、
図９の構造と同様に、図１の構造が複数並列に形成されている。図１の構造においては、
このようにこの構造が複数並列に形成された場合において、特に信頼性を高めることがで
きる。この点について以下に説明する。
実際の半導体装置（ＩＧＢＴ等）においては、図１の構造が複数並列に形成され、その
上にチップ外への配線が接続される。図６（ａ）は、図１と同様の構造を並列に４つ具備
する半導体装置（ＩＧＢＴ）１２０の断面図である。ここでは、図１の半導体装置（パワ
ーＭＯＳＦＥＴ）におけるｎ＋層２１の代わりに、コレクタ層となるｐ＋層７１が設けら
れた半導体基板７０が用いられる。また、表面のソース電極３５がエミッタ電極（第１の
主電極）７２、裏面のドレイン電極４０がコレクタ電極（第２の主電極）７３とされてい
る。この半導体装置１２０が実装される際には、半導体装置１２０が形成されたチップは
リードフレームや基板に接合され、コレクタ電極７３は、チップの裏面側でリードフレー
ムや基板に対して電気的に接続される。一方、エミッタ電極７２はチップの表面側におい
て電気的に接続される。このため、図６（ａ）に示されるように、エミッタ電極７２の上
には金属材料で構成されたボンディングパッド７４が部分的に形成される。図６（ｂ）に
示されるように、実装の際にはワイヤ状のボンディングワイヤ７５の一端がこのボンディ
ングパッド７４に接合される。ボンディングワイヤ７５の他端は、チップ外の端子に接続
される。
ボンディングワイヤ７５の一端は、超音波を印加した状態で圧着されることによって、
ボンディングパッド７４に接合される。この圧着時にボンディングパッド７４の直下の半
導体基板２０に悪影響を与えないために、ボンディングパッド７４は厚い金属（Ａｌ等）
層で構成され、ボンディングワイヤ７５は、ＡｌやＡｕの細線で構成される。このため、
半導体装置１２０の信頼性を高めるためには、ボンディングパッド７４とエミッタ電極７
２、ボンディングパッド７４とボンディングワイヤ７５との間に剥離が生じにくいことが
必要である。
ここで、この半導体装置１２０においては、エミッタ電極７２を形成する前の断面形状
は図３（ｍ）に示された形状と同様である。ここでは、溝２５の両側に局所的に層間絶縁
層３０が残されているために、溝２５の中央部は下側に大きく凹形状となり、溝２５の両
側で上側に凸形状となっている。このため、エミッタ電極７２を形成する下地の凹凸は激
しくなり、エミッタ電極７２の表面にもこの凹凸が反映され、細かい凹凸が多く形成され
る。この凹凸によって、ボンディングパッド７４がエミッタ電極７２にピン留めされる効
果が生ずる。同様に、ボンディングパッド７４の表面にもエミッタ電極７２の凹凸を反映
した凹凸が形成され、この凹凸によって、ボンディングワイヤ７５がボンディングパッド
７４にピン留めされる効果も生ずる。
これに対して、図９に示された従来の構造の上にボンディングパッド７４が形成され、
その上にボンディングワイヤ７５が接続された場合の断面図を図７に示す。この構造にお
いては、ゲート電極８７が溝８５を埋め込んで形成されるために、ソース電極８９（エミ
ッタ電極７２に対応）の下地には、層間絶縁層９１に起因する凹凸しか存在しない。この
ため、図６の構造と比べて、水平方向における凹凸の間隔は長く凹凸の密度が小さくなり
、かつ凹凸の深さも浅くなり、上記のピン留め効果は小さくなる。このため、ボンディン
グパッド７４、ボンディングワイヤ７５には剥離が発生しやすくなる。
すなわち、図６に示された半導体装置１２０のボンディングワイヤ７５等の接合におい
ては、高い信頼性が得られる。
この構造におけるエミッタ電極７２の詳細な断面形状を図８に示す。エミッタ電極７２
の凹凸は、エミッタ電極７２が形成される直前の下地の表面形状によって定まるため、溝
２５の中央部分で大きく下側に凹形状とされ、溝２５の両側で上側に凸形状となる。この
ため、エミッタ電極７２は、隣接する溝２５の中間部分で下側に窪み、溝２５の中央部分
で大きく下側に窪む。エミッタ電極７２が最も高くなるのは層間絶縁層３０が残された溝
２５の両側であり、図８においては、この部分を基準とした窪み量は、隣接する溝２５の
中間部分でａ、溝２５の中央部分でｂとして示されている。この半導体装置１２０におい
ては、窪み量がａの凹部と窪み量がｂの凹部が共に形成されるのに対して、図７の従来の
構造では、窪み量が小さな凹部（図８における窪み量がａの凹部に相当）のみが形成され
る。すなわち、図８の構造では、凹部の数を多く、かつより深くすることができる。
また、半導体基板７０を構成するシリコンとその表面の広い領域に形成されたエミッタ
電極７２を構成する金属材料の主成分（例えばアルミニウム）の熱膨張係数は大きく異な
る。このため、この半導体装置１２０を製造する際におけるチップ毎の分断前のウェハの
状態、あるいは分断後のチップ状態において、これらの熱膨張係数の差に起因する反りあ
るいは応力が図６の構造で発生する。製造工程においてウェハに反りが発生した場合には
、製造装置におけるウェハの吸着による固定が困難となる場合があり、チップ毎に分断さ
れ製品として使用された状態で反りや応力が発生した場合には、リードフレームからのチ
ップの剥離や特性の劣化等の問題が生ずる。
これに対して、上記の半導体装置１２０においては、図８においてｂ＞ａとなり、溝２
５の中央部分ではエミッタ電極７２に特に深い溝が形成される。この溝によって金属材料
で構成されたエミッタ電極７２は水平方向に変形（伸縮）しやすくなる。このため、熱膨
張の際にエミッタ電極７２は半導体基板７０の熱膨張に従って伸縮しやすくなり、上記の
反りや応力の発生が緩和される。
すなわち、図１の構造を複数具備する半導体装置１２０においては、ウェハやチップに
発生する反りや応力を抑制することができ、高い信頼性を得ることができる。
また、上記の構成において、導電型（ｐ型、ｎ型）を逆転させても同様の効果を奏する
ことは明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造
、製造方法を実現することができ、同様の効果を奏することも明らかである。
また、上記の半導体装置には、周知のトランスファーモールド成形によって、これを被覆する樹脂封止体が形成される。その際、樹脂封止体を形成する為の樹脂が、ボンディングパッド７４の表面に形成された複数の凹凸が延伸する方向に流れるようにトランスファーモールドを行うことが望ましい。このようにすることで、ボンディングパッド７４の表面に形成された凹凸内を樹脂で良好に埋めることができ、樹脂封止体にボイドが発生することを抑制できる。
また、図６（ａ）において、エミッタ電極７２とチップ外の端子との間に接続されたボンディングワイヤ７５は、ボンディングワイヤ７５の延伸する方向が、ボンディングパッド７４の表面に形成された複数の凹凸が延伸する方向と並行するように接続するのが望ましい。このようにすることで、樹脂が凹凸の延伸する方向に流れるようにトランスファーモールドした際に、ボンディングワイヤ７５が樹脂によって流されることが起こり難く、ボンディングワイヤ７５の断線や、ボンディングパッド７４とボンディングワイヤ７５との間に剥離が生じにくくなる。
１０、１１０ 半導体装置（パワーＭＯＳＦＥＴ）
２０、７０，８０ 半導体基板
２１、２７、８１、８８ ｎ＋層
２２、８２ ｎ−層
２３、８３ ｐ−層
２５、８５ 溝（トレンチ）
２６、８６ 酸化膜
２８、８７ ゲート電極
２９ 底面電極
３０、９１ 層間絶縁層
３５、８９ ソース電極（第１の主電極）
４０、９０ ドレイン電極（第２の主電極）
５０ 多結晶シリコン（ゲート電極材料）
６０ 絶縁層（ＳｉＯ２）
７１ ｐ＋層
７２ エミッタ電極（第１の主電極）
７３ コレクタ電極（第２の主電極）
７４ ボンディングパッド
７５ ボンディングワイヤ
１００ フォトレジスト層
１２０ 半導体装置（ＩＧＢＴ）
３０１ 開口部

Claims (8)

  1. 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、
    前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、かつ前記第１の主電極は、前記ゲート電極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、
    前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され前記第１の主電極と電気的に接続された底面電極を具備し、
    ボンディングワイヤが接続されるボンディングパッドが、複数の前記溝が形成された領域において前記第１の主電極の上に形成されたことを特徴とする半導体装置。
  2. 前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 平面視における前記溝の中央部と、平面視において隣接する２つの前記溝の間の部分とにおいて、前記第１の主電極の表面には凹部が形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  4. 平面視における前記溝の中央部における前記凹部は、平面視において隣接する２つの前記溝の間の部分における前記凹部よりも深く形成されたことを特徴とする請求項３に記載の半導体装置。
  5. 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、
    前記第１の主電極は、前記ゲート電極の上に形成された層間絶縁層を介して複数の前記溝を覆って形成され、前記第１の主電極の表面には、前記半導体基板の表面側に形成された前記溝に対向する溝が設けられていることを特徴とする半導体装置。
  6. 半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御され、前記ゲート電極が設けられた前記溝を複数具備する半導体装置であって、 ボンディングワイヤが接続されるボンディングパッドが、複数の前記溝が形成された領域において前記第１の主電極の上に形成され、前記ボンディングパッドの表面には溝が設けられていることを特徴とする半導体装置。
  7. 前記溝は前記半導体基板の表面に複数並列して形成されており、平面視における前記溝の幅は、平面視において隣接する２つの前記溝の間の前記半導体基板の幅よりも大きいことを特徴とする請求項５又は請求項６に記載の半導体装置。
  8. 前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項５又は請求項６に記載の半導体装置。
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