JP3176458B2

JP3176458B2 - 負性抵抗回路及びこれを用いたシュミットトリガ回路

Info

Publication number: JP3176458B2
Application number: JP34964592A
Authority: JP
Inventors: 聡田野井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 2001-06-18
Anticipated expiration: 2016-06-18
Also published as: JPH06204811A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ（以下、ＣＭＯＳという）等の半導体集積回路にお
いて、シュミットトリガ回路等に用いて好適な負性抵抗
回路と、このような負性抵抗回路を用いたシュミットト
リガ回路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献；エレクトロニクスレター(ELECTRONICS LETTER
S）、20［25／26］（1984−12−6)（米） K．RAMKUMA
R，K ．NAGAJ “NOVEL SCHMITT TRIGGERBASED ON LAMBD
A DIQDE ”Ｐ．１０５９−１０６１図２は、前記文献に記載された従来の負性抵抗回路の回
路図である。この負性抵抗回路は、第１伝導型のデプレ
ッション型ＭＯＳトランジスタ１と第２伝導型のデプレ
ッション型ＭＯＳトランジスタ２とが、直列接続されて
構成されている。ＭＯＳトランジスタ１は、ゲートが制
御端子Ｇに、ドレインが第２の入出力端子Ｄに、ソース
がＭＯＳトランジスタ２のソースにそれぞれ接続されて
いる。ＭＯＳトランジスタ２は、ゲートが第２の入出力
端子Ｄに、ドレインが第１の入出力端子Ｓにそれぞれ接
続されている。次に、動作を説明する。例えば、入出力
端子Ｄと入出力端子Ｓ間の印加電圧を大きくしてゆく
と、当初、回路を流れる電流は増加する。この際、ＭＯ
Ｓトランジスタ１のドレイン・ソース間電圧も大きくな
り、ＭＯＳトランジスタ２のゲート・ソース間電圧Ｖ
_GS2が小さくなってゆく。そして、所定の印加電圧を越
えた点で回路を流れる電流は減少し始め、負性抵抗特性
が得られる。

【０００３】このような負性抵抗回路を用いてシュミッ
トトリガ回路を構成するには、前記文献に記載されてい
るように、図２の負性抵抗回路と負荷抵抗を直列接続す
ればよい。負荷抵抗は、ポリシリコン等で形成される受
動的な純抵抗素子であり、その電流電圧特性は直線であ
る。このような構成のシュミットトリガ回路は、前記文
献等に記載されているように、原理的には二安定回路と
同じであるが、正帰還のループ利得を弱くしてリミッタ
の動作を持たせている。そのため、例えば制御端子Ｇに
正弦波入力信号を入力すれば、該正弦波入力信号を所定
の正と負の振幅値でトリガし、方形波を発生させたり、
あるいは該入力信号のレベルの比較選択等を行うことが
できる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
負性抵抗回路及びこれを用いたシュミットトリガ回路で
は、次のような課題があった。（ａ）従来の負性抵抗回路では、必ず２種類の伝導型
のデプレッション型ＭＯＳトランジスタ１，２を必要と
する。そのため、例えばＣＭＯＳ半導体集積回路におい
て、各種のＣＭＯＳ回路と併せて用いるためには、エン
ハンスメント型のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳという）とエンハンスメント型のＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳという）とを形
成するための通常の製造工程に加えて、Ｐ型とＮ型とい
う２種類の伝導型のデプレッション型ＭＯＳトランジス
タ１，２を形成するための製造工程をさらに必要とし、
製造コストが高くなるという問題があった。また、従来
の負性抵抗回路では、入出力端子Ｓと入出力端子Ｄとの
間に２個のデプレッション型ＭＯＳトランジスタ１，２
が直列に接続されているため、充分な電流駆動能力のも
のが得られず、その上、電圧変化に対する電流変化量を
自由に設計できなかった。

【０００５】（ｂ）従来のシュミットトリガ回路で
は、負性抵抗回路と純抵抗との直列回路で構成されてい
るため、常時、回路に電流が流れ、消費電力が大きいと
いう問題があった。本発明は、前記従来技術が持ってい
た課題として、製造コストが高い、電流駆動能力が小さ
い、電圧変化に対する電流変化量を自由に設計できな
い、及び消費電力が大きいという点について解決し、エ
ンハンスメント型のＭＯＳトランジスタのみでも構成で
き、電圧変化に対して大きな電流変化を得ることが可能
な負性抵抗回路を提供すると共に、消費電力の小さなシ
ュミットトリガ回路を提供するものである。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、負性抵抗回路において、ソースが第
１の入出力端子に、ドレインが第２の入出力端子に、ゲ
ートがノードにそれぞれ接続された第１伝導型の第１の
ＭＯＳトランジスタと、ドレインが第１の基準電位に、
ゲートが制御端子にそれぞれ接続された第２伝導型の第
２のＭＯＳトランジスタと、ドレインが前記ノードを介
して前記第２のＭＯＳトランジスタのソースに、ソース
が第２の基準電位に、ゲートが前記第２の入出力端子に
それぞれ接続された第２伝導型の第３のＭＯＳトランジ
スタとを、備えている。第２の発明では、第１の発明の
第３のＭＯＳトランジスタのソースと、第２の基準電位
との間に、スイッチ手段を直列に接続している。第３の
発明では、第１の発明のノードと第３のＭＯＳトランジ
スタのドレインとの間に、第１のスイッチ手段を直列に
接続し、第１のＭＯＳトランジスタのゲートと第１の基
準電位との間に、第２のスイッチ手段を直列に接続して
いる。第４の発明では、シュミットトリガ回路におい
て、制御端子及び第１，第２の入出力端子を有し、該制
御端子が入力端子に、該第２の入出力端子が出力端子に
それぞれ接続された負性抵抗回路と、ドレインが前記出
力端子に、ゲートが前記入力端子にそれぞれ接続された
ＭＯＳトランジスタとを、備えている。第５の発明で
は、第４の発明のシュミットトリガ回路において、負性
抵抗回路を第１の発明の負性抵抗回路で構成している。

【０００７】

【作用】第１の発明によれば、以上のように負性抵抗回
路を構成したので、第１の基準電位と第２の基準電位と
の電圧差が小さいうちは、例えば第１のＭＯＳトランジ
スタが非飽和となっており、該電圧差が大きくなるに従
い、該第１の基準電位と第２の基準電位間に流れる電流
が大きくなっていく。一方、前記電圧差が大きくなる
と、第３のＭＯＳトランジスタのゲート電圧が小さくな
って第１のＭＯＳトランジスタのゲート電圧が小さくな
っていく。この結果、前記電圧差が充分大きくなると、
第１のＭＯＳトランジスタが飽和状態となり、以降、前
記電圧差が大きくなるに従い、第１と第２の基準電位間
を流れる電流が小さくなってゆき、負性抵抗特性が得ら
れる。この第１の発明では、エンハンスメント型ＭＯＳ
トランジスタのみで負性抵抗が得られるので、デプレッ
ション型ＭＯＳトランジスタを形成する必要がなく、製
造コストの低減化が図れる。さらに、第１と第２の基準
電位間には１個の第１のＭＯＳトランジスタが設けられ
ているのみであるから、従来のものよりも大きな電流駆
動能力が得られる。その上、第１のＭＯＳトランジスタ
のゲートのバイアス電位を、第２及び第３のＭＯＳトラ
ンジスタで自由に決められるので、前記電圧差に対する
第１と第２の基準電位間を流れる電流の変化量を自由に
設計できる。第２の発明によれば、スイッチ手段をオフ
状態にすると、回路が待機状態に入り、第２及び第３の
ＭＯＳトランジスタを流れるバイアス電流が遮断され、
消費電力の低減化が図れる。第３の発明によれば、第１
のスイッチ手段をオフ状態にすれば、第２及び第３のＭ
ＯＳトランジスタを流れるバイアス電流が遮断されて回
路が待機状態に入る。このとき、第２のスイッチ手段を
オン状態にして第１のＭＯＳトランジスタをオフ状態に
すれば、第１と第２の基準電位間を流れる電流が遮断さ
れる。これにより、待機時における消費電力をより低減
できる。

【０００８】第４及び第５の発明によれば、例えば、入
力端子の電位が所定の範囲にあると、回路は複数の動作
点を持ち、シュミットトリガ回路として動作する。ま
た、例えば入力端子の電位が、第１の基準電位または第
２の基準電位のいずれか一方と等しいときに、回路に流
れる電流を大幅に低減できる。従って、前記課題を解決
できるのである。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す負性抵抗回路の回
路図である。この負性抵抗回路では、第１の入出力端子
Ｓと第２の入出力端子Ｄとの間に第１伝導型の第１のＭ
ＯＳトランジスタ（例えば、エンハンスメント型ＮＭＯ
Ｓ）１１が接続され、さらに第１の基準電位端子Ｖ_SSと
第２の基準電位端子Ｖ_DDとの間に、第２伝導型の第２及
び第３のＭＯＳトランジスタ（例えば、エンハンスメン
ト型ＰＭＯＳ）１２，１３が直列形態に接続されてい
る。即ち、ＮＭＯＳ１１は、ソースが第１の入出力端子
Ｓに、ゲートがノードＸに、ドレインが第２の入出力端
子Ｄにそれぞれ接続されている。ＰＭＯＳ１２は、ドレ
インが第１の基準電位端子Ｖ_SSに、ゲートが制御端子Ｇ
に、ソースがノードＸにそれぞれ接続されている。ＰＭ
ＯＳ１３は、ドレインがノードＸに、ゲートが第２の入
出力端子Ｄに、ソースが第２の基準電位端子Ｖ_DDにそれ
ぞれ接続されている。このような構成により、第１の入
出力端子Ｓと第２の入出力端子Ｄとの間に、負性抵抗特
性が得られる。

【００１０】図３は、図１に示す負性抵抗回路の動作説
明図であり、この図を参照しつつ図１の動作を説明す
る。図３は、図１に示す負性抵抗回路１０を一種のＭＯ
Ｓトランジスタにみたててその静特性を説明する図であ
る。負性抵抗回路１０の入出力端子Ｄには、電圧源Ｅ₁
の正極が、制御端子Ｇには電圧源Ｅ₂の正極が、それぞ
れ接続されている。電圧源Ｅ₁の負極と、電圧源Ｅ₂の
負極と、負性抵抗回路１０の入出力端子Ｓとが、共通に
接続されて接地され（即ち、電位０Ｖ）、さらに電圧源
Ｅ₃の正極が基準電位端子Ｖ_DDに、負極が基準電位端子
Ｖ_SS及び接地端子にそれぞれ接続されている。電圧源Ｅ
₁の電圧をＶ_NDS、電圧源Ｅ₂の電圧をＶ_NGS、電圧源
Ｅ₃の電圧をＶ_DD（基準電位端子Ｖ_DDの電位より基準電
位端子Ｖ_SSの電位を差し引いたもので、ここでは基準電
位端子Ｖ_SSの電位が０Ｖであるから、基準電位端子Ｖ_DD
の電位と等しい）とする。なお、負性抵抗回路１０の内
部構成は、図１のものと同一である。まず、図４を参照
しつつ、Ｖ_NGS＝０Ｖのときの動作を説明する。図４
は、図３のノードＸの動作を示す動作特性図であり、縦
軸が図３のＰＭＯＳ１２，１３を流れる電流Ｉ_BIAS、横
軸がノードＸの電位Ｖ_Xである。図４中の曲線Ｃ₁₂はＰ
ＭＯＳ１２の電流電圧特性曲線、曲線Ｃ_13aはＶ_NDS＝
Ｖ_aでのＰＭＯＳ１３の電流電圧特性曲線である。同様
に、曲線Ｃ_13bはＶ_NDS＝Ｖ_bでの、曲線Ｃ_13cはＶ
_NDS＝Ｖ_cでの、ＰＭＯＳ１３の電流電圧特性曲線であ
る（但し、Ｖ_a＜Ｖ_b＜Ｖ_cとする）。また、図４中の
Ｖ_TPaは、バックバイアス効果を加味したＰＭＯＳ１
２，１３のスレッショルド電圧である。

【００１１】ＰＭＯＳ１３のゲート電圧Ｖ_GS13は、Ｖ
_GS13＝Ｖ_DD−Ｖ_NDSとなる。そのため、電圧Ｖ_NDSが大
きくなると、ＰＭＯＳ１３を流れる電流が小さくなり、
電圧Ｖ_NDSの各電圧値（Ｖ_a，Ｖ_b，Ｖ_c）毎のＰＭＯ
Ｓ１３の特性曲線Ｃ_13a，Ｃ_13b，Ｃ_13cは図４のよう
になる。よって、Ｖ_NDS＝Ｖ_aでのノードＸの動作点は
図４中の点Ｑ_Aであり、このときＶ_X＝Ｖ_Aとなる。Ｖ
_NDS＝Ｖ_bでのノードＸの動作点は、図４中の点Ｑ_Bで
あり、このときＶ_X＝Ｖ_Bとなる。Ｖ_NDS＝Ｖ_cでのノ
ードＸの動作点は、図４中の点Ｑ_Cであり、このときＶ
_X＝Ｖ_CとなってＶ_A ＞Ｖ_B ＞Ｖ_Cとなる。

【００１２】図３においては、ノードＸの電位Ｖ_Xは、
ＮＭＯＳ１１のゲート・ソース間電圧Ｖ_GS11であるか
ら、電圧Ｖ_NDSが大きくなるに従い、電圧Ｖ_GS11が小さ
くなってゆくことになる。図５は、図３のＶ_NGS＝０Ｖ
での負性抵抗回路１０の静特性図であり、縦軸が電流Ｉ
_NDS、横軸が電圧Ｖ_NDSである。図５において、実線の
曲線Ｃ_NRは、負性抵抗回路１０の電流電圧特性曲線であ
る。破線の曲線Ｃ_11AはＶ_GS11＝Ｖ_A（即ち、Ｖ_NDS＝
Ｖ_a）のときの、曲線Ｃ_11BはＶ_GS11＝Ｖ_B（即ち、Ｖ
_NDS＝Ｖ_b）のときの、曲線Ｃ_11CはＶ_GS11＝Ｖ_C（即
ち、Ｖ_NDS＝Ｖ_C）のときの、ＮＭＯＳ１１の電流電圧
特性曲線である。図５に示すように、電圧Ｖ_NDSが充分
小さくＶ_NDS＝Ｖ_aであるとき、ＮＭＯＳ₁₁のゲート・
ソース間電圧Ｖ_GS11は充分大きく、その動作点Ｐ_a付近
ではＮＭＯＳ１１は非飽和状態にある。そのため、電流
Ｉ_NDSはもっぱら電圧Ｖ_NDSによって決まり、電圧Ｖ
_NDSが大きくなるに従い、電流Ｉ_NDSが増加する。次
に、電圧Ｖ_NDSが大きくなってＶ_NDS＝Ｖ_bとなると、
ＮＭＯＳ１１のゲート・ソース間電圧Ｖ_GS11は小さなも
のとなり、その動作点Ｐ_bにおいて該ＮＭＯＳ１１が飽
和状態に入り、電流Ｉ_NDSはピークとなる。さらに、電
圧Ｖ_NDSが大きくなると、ＮＭＯＳ１１のゲート・ソー
ス間電圧Ｖ_GS11はより小さくなるので、その動作点Ｐ_C
の近くでは、ＮＭＯＳ１１が深い飽和状態になる。この
とき、電流Ｉ_NDSはもっぱらＮＭＯＳ１１のゲート・ソ
ース電圧Ｖ_GS11で決まるが、このＶ_GS11は電圧Ｖ_NDSが
大きくなるに従い小さくなる。従って、電圧Ｖ_NDSが大
きくなるに従い電流Ｉ_NDSが減少してゆき、負性抵抗特
性が得られる。さらに電圧Ｖ_NDSが大きくなると、特性
は直線Ｖ_NDS＝０に漸近して行く。次に、電圧Ｖ_NGSが
変化した場合の動作を、図６を参照しつつ説明する。図
６は、図３の電圧_NGSが変化したときの該電圧Ｖ_NGSを
パラメータとした負性抵抗回路１０の静特性図であり、
縦軸が電流Ｉ_NDS、横軸が電圧Ｖ_NDSである。図６に
おいて、曲線Ｃ_NR1はＶ_NGS＜Ｖ_TNでの、曲線Ｃ_NR2は
Ｖ_NGS＝Ｖ_TN（但し、Ｖ_TN；ＮＭＯＳのスレッショルド
電圧）での、曲線Ｃ_NR3はＶ_NGS＞Ｖ_TNでの、回路の電
流電圧特性曲線である。

【００１３】例えば、電圧Ｖ_NGSが大きくなってＶ_NGS
＞０となると、図４におけるＰＭＯＳ１２の特性曲線Ｃ
₁₂は図６において右に電圧Ｖ_NGS分だけシフトとする。
そのため、電圧Ｖ_NDSの各電圧値（Ｖ_a，Ｖ_b，Ｖ_c）
に対応するＮＭＯＳ１１のゲート・ソース間電圧Ｖ_GS11
の各電圧値（Ｖ_A，Ｖ_B，Ｖ_C）も、各々より大きなも
のとなる。この結果、回路を流れる電流Ｉ_NDSは全体と
してより大きくなって、そのピーク値も大きなものとな
る。

【００１４】また、電圧Ｖ_NDSの各電圧値に対応するＮ
ＭＯＳ１１のゲート・ソース間電圧Ｖ_GS11が各々大きく
なるので、該ＮＭＯＳ１１の飽和の始まるときの電圧Ｖ
_NDSの値はより大きくなる。即ち、電流Ｉ_NDSがピーク
となるときの電圧Ｖ_NDSの値が大きくなる。従って、全
体の特性としては図６に示すようなものが得られる。以
上のように、本実施例では、次のような利点等がある。（１）本実施例の負性抵抗回路１０は、エンハンスメ
ント型ＮＭＯＳ１１及びＰＭＯＳ１２，１３のみの構成
でも負性抵抗特性が得られるので、製造コストが低く、
しかも最低限必要な素子は３個のＭＯＳトランジスタと
少なく、構成も単純である。さらに、入出力端子ＤとＳ
との間には、１個のＮＭＯＳ１１が設けられているのみ
であるから、従来のように直列接続された２個のＭＯＳ
トランジスタが設けられているものと比べて、より大き
な電流駆動能力が得られる。しかも、ＮＭＯＳ１１のゲ
ートのバイアス電圧は、ＰＭＯＳ１２，１３の能力比を
適当に選ぶことで、電流Ｉ_NDSと独立に設計できる。そ
のため、設計の自由度が高く、電圧Ｖ_NDSの変化に対す
る電流Ｉ_NDSの変化の大きさを自由に決めることができ
る。

【００１５】（２）本実施例の負性抵抗回路では、必
要ならば一部にデプレッション型ＭＯＳトランジスタを
用いてもよい。こうすると、前記（１）の製造コストの
低減という効果は損なわれるが、入出力端子ＤとＳ間に
１個のＭＯＳトランジスタが設けられているのみである
から、より大きな電流駆動能力が得られる。（３）本実施例の負性抵抗回路は設計の自由度が大き
いので、必要に応じてデプレッション型ＭＯＳトランジ
スタを用い、従来のものと同じ製造コストで、従来にな
い様々な特性を実現でき、より広い応用分野に用いるこ
とも可能である。例えば、図３において、ＰＭＯＳ１２
をデプレッション型にすれば、電圧Ｖ_NG _S＝０Ｖでは電
流Ｉ_NDSが遮断され、図６において各特性曲線が電圧Ｖ
_NGSの低い曲線へシフトしたような特性が得られる。い
わば、エンハンスメント型の負性抵抗回路をも容易に得
られる。また、電圧Ｖ_NDSの変化に対する電流Ｉ_NDSの
変化の大きさも自由に設計できる。

【００１６】第２の実施例図７は、本発明の第２の実施例を示す負性抵抗回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。この負性抵抗回路
では、第１の実施例のＰＭＯＳ１３のソースと基準電位
端子Ｖ_DDとの間にスイッチ手段１４が接続されており、
それ以外の構成は第１の実施例と同一である。この負性
抵抗回路では、スイッチ手段１４がオン状態であれば、
回路が動作状態となり、第１の実施例と同様に、基準電
位端子ＤとＳとの間に負性抵抗特性が得られる。スイッ
チ手段１４がオフ状態のとき、回路は待機状態に入り、
ＰＭＯＳ１２，１３を流れるバイアス電流が遮断される
ので、消費電力を低減できる。なお、ノードＸの電位
は、電圧Ｖ_NGSにかかわらず、Ｖ_TPaより低くはならな
い。従って、Ｖ_TN≒Ｖ_TP（但し、Ｖ_TP；ＰＭＯＳのスレ
ッショルド電圧）であるような通常の製造条件で製造さ
れる回路では、Ｖ_TPa＞Ｖ_TNとなり、待機時においてＮ
ＭＯＳ１１がオン状態となっている。このように、本実
施例の負性抵抗回路では、スイッチ手段１４を設けてい
るので、待機時の消費電力を低減できる。

【００１７】第３の実施例図８は、本発明の第３の実施例を示す負性抵抗回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。この負性抵抗回路
では、第１の実施例のノードＸとＰＭＯＳ１３のドレイ
ンとの間に、ゲートが端子φに接続された第１のスイッ
チ手段（例えば、ＰＭＯＳ）１５を接続し、さらに、該
ノードＸと基準電位端子Ｖ_SSとの間に、ゲートが端子φ
に接続された第２のスイッチ手段（例えば、ＮＭＯＳ）
１６を接続した点が、第１の実施例と異なっている。他
の構成は、第１の実施例と同一である。この負性抵抗回
路では、端子φの電位をＶ_DDとすると、ＰＭＯＳ１５が
オフ状態、ＮＭＯＳ１６がオン状態となり、該ＰＭＯＳ
１５のオフ状態によってＰＭＯＳ１２，１３を流れるバ
イアス電流が遮断され、回路が待機状態に入る。このと
き、ＮＭＯＳ１６がオフ状態となっているので、ノード
ＸはＶ_SS電位となり、ＮＭＯＳ１１がオフ状態となる。
そのため、待機時には基準電位端子ＤとＳ間を流れる電
流が遮断される。一方、端子φの電位がＶ_SSとなると、
ＰＭＯＳ０１５がオン状態、ＮＭＯＳ１６がオフ状態と
なるので、第１の実施例と同様に、基準電位端子ＤとＳ
との間に負性抵抗特性が得られる。このように、本実施
例では、ＰＭＯＳ１５及びＮＭＯＳ１６を設けているの
で、待機時の消費電力をより低減できる。

【００１８】第４の実施例図９は、本発明の第４の実施例を示すもので、第１の実
施例の負性抵抗回路１０を用いたシュミットトリガ回路
の回路図である。このシュミットトリガ回路は、第１の
実施例の負性抵抗回路１０とＰＭＯＳ２０とを備えてい
る。負性抵抗回路１０は、その第１の入出力端子Ｓが基
準電位端子Ｖ_SSに、制御端子Ｇが入力端子ＩＮに、第２
の入出力端子Ｄが出力端子ＯＵＴ及びＰＭＯＳ２０のド
レインに、それぞれ接続されている。ＰＭＯＳ２０は、
そのゲートが入力端子ＩＮに、ソースが基準電位端子Ｖ
_DDに、それぞれ接続されている。次に、図１０及び図１
１を参照しつつ、図９のシュミットトリガ回路の動作を
説明する。図１０は、図９に示すシュミットトリガ回路
の動作を説明するための出力端子ＯＵＴにおける動作特
性図である。この図１０の横軸は負性抵抗回路１０の入
出力端子ＤとＳ間を流れる電流Ｉ_NDS、横軸は入出力端
子ＤとＳ間に印加される電圧Ｖ_NDSである。図中の曲線
Ｃ_NR10は、入力端子ＩＮの電位がＶ_SSとＶ_DDの中間にあ
るときの負性抵抗回路１０の特性曲線である。曲線Ｃ_P
は、曲線Ｃ_NR10と同条件時のＰＭＯＳ２０の特性曲線で
ある。図１０に示すように、入力端子ＩＮの電位が所定
の範囲にあるとき、複数の動作点Ｒ₁，Ｒ₂，Ｒ₃が存
在している。従って、図９の回路はシュミットトリガと
して働き、図１１の入出力電圧特性図に示すようなヒス
テリシス特性が得られる。図９のシュミットトリガ回路
では、入力端子ＩＮの電位がＶ_DDとなると、ＰＭＯＳ２
０がオフ状態となる。そのため、負性抵抗回路１０の入
出力端子ＤとＳ間を流れる定常電流が遮断される。入力
端子ＩＮ電位がＶ_SSとなる場合についても、例えば、負
性抵抗回路１０内のＰＭＯＳ１２の基板電位を特にその
ソースと接続する等により、定常電流を低減できる。な
お、このようにしても、負性抵抗回路１０内のＰＭＯＳ
１２及び１３に一定のバイアス電流が流れるが、これら
のＰＭＯＳ１２，１３は直接出力を駆動するものではな
いので、その能力を絞って該定常電流を低減しても、動
作速度に大きな影響はなく、全体として消費電力のより
少ないものが得られる。さらに、この図９の回路構成に
おいても、デプレッション型ＭＯＳトランジスタは必要
なく、製造コストの低い、シュミットトリガ回路が得ら
れる。なお、本発明は上記実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。（１）第１〜第４の実施例において、ＰＭＯＳをＮＭ
ＯＳに、ＮＭＯＳをＰＭＯＳに、Ｖ_SSをＶ_DDに、Ｖ_DDを
Ｖ_SSに互いに置き替えて構成しても、上記実施例と同様
の作用、効果が得られる。（２）第１の実施例で説明したように、第２〜第４の
実施例において、回路の１部にデプレッション型ＭＯＳ
トランジスタを用い、従来の回路と同じ製造コストで、
従来にないような様々な特性を実現することも可能であ
る。

【００１９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１、第２、及び第３のＭＯＳトランジスタ
をエンハンスメント型のＭＯＳトランジスタのみでも構
成できるので、製造コストを低くでき、さらに、構成素
子数が少ないので、回路構成の簡単化が図れる。さら
に、第１と第２の基準電位間に１個のＭＯＳトランジス
タが設けられているのみであるから、従来のものよりも
大きな電流駆動能力が得られる。しかも、第１のＭＯＳ
トランジスタのゲートのバイアス電圧は、第２及び第３
のＭＯＳトランジスタの能力比を適当に選ぶことで、第
１と第２の基準電位間を流れる電流と独立に設計できる
ので、第１と第２の入出力端子間に印加される電圧の変
化に対する電流変化を、自由に設計できる。また、第
１、第２、及び第３のＭＯＳトランジスタの１部にデプ
レッション型ＭＯＳトランジスタを用いることにより、
従来のものと同じ製造コストで、従来にない様々な特性
を実現することもできる。第２の発明によれば、スイッ
チ手段を設けたので、該スイッチ手段をオフ状態にする
ことにより、負性抵抗回路が待機状態に入り、第２及び
第３のトランジスタを流れるバイアス電流が遮断され、
該待機状態時における消費電力を低減できる。第３の発
明によれば、第１及び第２のスイッチ手段を設けたの
で、該第１及び第２のスイッチ手段をオフ状態にして待
機状態にすれば、第１のＭＯＳトランジスタを流れる電
流と、第２及び第３のＭＯＳトランジスタを流れる電流
が遮断されるので、該待機状態時における消費電力をよ
り低減できる。第４の発明によれば、入力端子の電位に
よってＭＯＳトランジスタがオフ状態となるので、負性
抵抗回路の第１と第２の入出力端子間を流れる定常電流
を遮断でき、消費電力を低減できる。第５の発明によれ
ば、第１の発明の負性抵抗回路を用いているので、製造
コストが低く、回路構成が簡単で、電流駆動能力の大き
なシュミットトリガ回路が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す負性抵抗回路の回
路図である。

【図２】従来の負性抵抗回路の回路図である。

【図３】図１の動作説明図である。

【図４】図３のノードＸでの動作特性図である。

【図５】図３のＶ_NGS＝０Ｖでの負性抵抗回路の静特性
図である。

【図６】図３の負性抵抗回路の静特性図である。

【図７】本発明の第２の実施例を示す負性抵抗回路の回
路図である。

【図８】本発明の第３の実施例を示す負性抵抗回路の回
路図である。

【図９】本発明の第４の実施例を示すシュミットトリガ
回路の回路図である。

【図１０】図９の出力端子ＯＵＴの動作特性図である。

【図１１】図９の入出力電圧特性図である。

【符号の説明】

１０負性抵抗回路１１ＮＭＯＳ（第１のＭＯＳトランジ
スタ）１２，１３ＰＭＯＳ（第２，第３のＭＯＳト
ランジスタ）１４スイッチ手段１５ＰＭＯＳ（第１のスイッチ手段）１６ＮＭＯＳ（第２のスイッチ手段）２０ＰＭＯＳＤ第２の入出力端子Ｇ制御端子ＩＮ入力端子ＯＵＴ出力端子Ｓ第１の入出力端子Ｖ_DD 第２の基準電位端子Ｖ_SS 第１の基準電位端子

Claims

(57)【特許請求の範囲】

【請求項１】ソースが第１の入出力端子に、ドレイン
が第２の入出力端子に、ゲートがノードにそれぞれ接続
された第１伝導型の第１のＭＯＳトランジスタと、ドレインが第１の基準電位に、ゲートが制御端子にそれ
ぞれ接続された第２伝導型の第２のＭＯＳトランジスタ
と、ドレインが前記ノードを介して前記第２のＭＯＳトラン
ジスタのソースに、ソースが第２の基準電位に、ゲート
が前記第２の入出力端子にそれぞれ接続された第２伝導
型の第３のＭＯＳトランジスタとを、備えたことを特徴とする負性抵抗回路。
【請求項２】前記第３のＭＯＳトランジスタのソース
と、前記第２の基準電位との間に、スイッチ手段を直列
に接続したことを特徴とする請求項１記載の負性抵抗回
路。
【請求項３】前記ノードと前記第３のＭＯＳトランジ
スタのドレインとの間に、第１のスイッチ手段を直列に
接続し、前記第１のＭＯＳトランジスタのゲートと前記
第１の基準電位との間に、第２のスイッチ手段を直列に
接続したことを特徴とする請求項１記載の負性抵抗回
路。
【請求項４】制御端子及び第１，第２の入出力端子を
有し、該制御端子が入力端子に、該第２の入出力端子が
出力端子にそれぞれ接続された負性抵抗回路と、ドレインが前記出力端子に、ゲートが前記入力端子にそ
れぞれ接続されたＭＯＳトランジスタとを、備えたことを特徴とするシュミットトリガ回路。
【請求項５】前記負性抵抗回路は、請求項１の負性抵
抗回路で構成したことを特徴とする請求項４記載のシュ
ミットトリガ回路。