JP3162485B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Coupling Device And Connection With Printed Circuit (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に係り、特にコンパクト化を図った入出力端子数の多い
マルチチップモジュールに関する。
に係り、特にコンパクト化を図った入出力端子数の多い
マルチチップモジュールに関する。
【０００２】
【従来の技術】たとえば大型電子計算機や画像処理装置
用など、高速な動作が要求される半導体チップを搭載し
て成るマルチチップモジュールは、一般に図３に要部を
断面的に、また図４に平面的にそれぞれ示すような構成
を採っている。すなわち、セラミック多層配線板１と、
前記セラミック多層配線板１の所定領域面上に一体的に
形成された、たとえばポリイミド樹脂系の絶縁層および
導体パターン層を交互に積層して成る薄膜多層配線部２
と、前記薄膜配線部２面上に設けられたダイボンディン
グパッド（図示せず）上に、たとえば導電性エポキシ樹
脂を介して搭載・実装された高速に動作する複数個の半
導体素子（半導体チップ）３と、前記半導体素子３およ
び薄膜多層配線部２を電気的に接続するボンディンワイ
ヤ４と、前記ボンディングワイヤ４を含め薄膜多層配線
部２および半導体素子３などを、一体的に気密封止する
ようにセラミック多層配線板１面上に配設された封止体
５、たとえばメタルキャップと、前記薄膜多層配線部２
などに電気的に接続するセラミック多層配線板１から2.
54mm程度のピッチで導出された 400本程度の入出力端子
（I/O リード）６と、セラミック多層配線板１の裏面側
に接着剤を介して一体的に配設された放熱フィン７とを
具備した構成を成している。しかして、前記封止体５と
してのメタルキャップは、その開口端縁部5aを、セラミ
ック多層配線板１面に設けられたシールリング（ウエル
ドリング）８面にロー付けないし溶接されて気密な封止
を構成している。
用など、高速な動作が要求される半導体チップを搭載し
て成るマルチチップモジュールは、一般に図３に要部を
断面的に、また図４に平面的にそれぞれ示すような構成
を採っている。すなわち、セラミック多層配線板１と、
前記セラミック多層配線板１の所定領域面上に一体的に
形成された、たとえばポリイミド樹脂系の絶縁層および
導体パターン層を交互に積層して成る薄膜多層配線部２
と、前記薄膜配線部２面上に設けられたダイボンディン
グパッド（図示せず）上に、たとえば導電性エポキシ樹
脂を介して搭載・実装された高速に動作する複数個の半
導体素子（半導体チップ）３と、前記半導体素子３およ
び薄膜多層配線部２を電気的に接続するボンディンワイ
ヤ４と、前記ボンディングワイヤ４を含め薄膜多層配線
部２および半導体素子３などを、一体的に気密封止する
ようにセラミック多層配線板１面上に配設された封止体
５、たとえばメタルキャップと、前記薄膜多層配線部２
などに電気的に接続するセラミック多層配線板１から2.
54mm程度のピッチで導出された 400本程度の入出力端子
（I/O リード）６と、セラミック多層配線板１の裏面側
に接着剤を介して一体的に配設された放熱フィン７とを
具備した構成を成している。しかして、前記封止体５と
してのメタルキャップは、その開口端縁部5aを、セラミ
ック多層配線板１面に設けられたシールリング（ウエル
ドリング）８面にロー付けないし溶接されて気密な封止
を構成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のマルチチップモジュールにおいては、次のような不
都合な問題が認められる。すなわち、セラミック多層配
線板１から導出される入出力端子６の数が 400本程度と
多く、かつ形成・配置されるピッチも2.54mm程度である
ため、セラミック多層配線板１に占める入出力端子６の
導出領域面が必然的に増大し、マルチチップモジュール
の大形化を招来することになる。このマルチチップモジ
ュールの大形化を回避する手段として、前記入出力端子
６の導出・配置のピッチを狭めることも試みられている
が、この入出力端子６の狭ピッチ化は、プリント配線基
板への実装段階で新たな問題を提起する。すなわち、前
記入出力端子６の狭ピッチ化に対応して、プリント配線
基板に挿入用のスルホールを狭ピッチで形設する必要が
あるばかりでなく、狭ピッチで形設したスルホールに入
出力端子６を挿入・半田付けすることも困難であり、構
成する実装回路装置の歩留まりや信頼性に問題がある。
成のマルチチップモジュールにおいては、次のような不
都合な問題が認められる。すなわち、セラミック多層配
線板１から導出される入出力端子６の数が 400本程度と
多く、かつ形成・配置されるピッチも2.54mm程度である
ため、セラミック多層配線板１に占める入出力端子６の
導出領域面が必然的に増大し、マルチチップモジュール
の大形化を招来することになる。このマルチチップモジ
ュールの大形化を回避する手段として、前記入出力端子
６の導出・配置のピッチを狭めることも試みられている
が、この入出力端子６の狭ピッチ化は、プリント配線基
板への実装段階で新たな問題を提起する。すなわち、前
記入出力端子６の狭ピッチ化に対応して、プリント配線
基板に挿入用のスルホールを狭ピッチで形設する必要が
あるばかりでなく、狭ピッチで形設したスルホールに入
出力端子６を挿入・半田付けすることも困難であり、構
成する実装回路装置の歩留まりや信頼性に問題がある。
【０００４】また、この種のマルチチップモジュールに
ついては、プリント配線基板に実装して構成する実装回
路装置（システム）のメンテナンス性の上で、プリント
配線基板への脱着・交換がより容易であることが望まし
い。このような要請に対して、ソケットを介してプリン
ト配線基板にマルチチップモジュールを実装することも
知られているが、前記のように入出力端子６の数が 400
本程度と多ピン化し、かつ狭ピッチ化してくると、ソケ
ットの機構ないし構造が複雑化するとともに、占有面積
も増大するので、結果的に構成する実装回路装置（シス
テム）の大形化を招来するという問題がある。
ついては、プリント配線基板に実装して構成する実装回
路装置（システム）のメンテナンス性の上で、プリント
配線基板への脱着・交換がより容易であることが望まし
い。このような要請に対して、ソケットを介してプリン
ト配線基板にマルチチップモジュールを実装することも
知られているが、前記のように入出力端子６の数が 400
本程度と多ピン化し、かつ狭ピッチ化してくると、ソケ
ットの機構ないし構造が複雑化するとともに、占有面積
も増大するので、結果的に構成する実装回路装置（シス
テム）の大形化を招来するという問題がある。
【０００５】本発明は上記事情に対処してなされたもの
で、マルチチップモジュールの入出力接続に要する領域
面を低減する一方、プリント配線基板への脱着・交換も
容易になし得る構成としたマルチチップモジュールの提
供を目的とする。
で、マルチチップモジュールの入出力接続に要する領域
面を低減する一方、プリント配線基板への脱着・交換も
容易になし得る構成としたマルチチップモジュールの提
供を目的とする。
【０００６】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュールは、セラミック多層配線板と、前記セラミ
ック多層配線板の一主面の周辺部に一体的に設けられた
シールリングと、前記シールリングに囲繞された領域内
のセラミック多層配線板面上に形成された薄膜多層配線
部と、前記薄膜多層配線部面上に搭載・接続された複数
個の半導体チップと、前記シールリング面に開口部が気
密に封着され、半導体チップを搭載・接続した薄膜多層
配線部領域を内封する封止体と、前記セラミック多層配
線板のシールリング面の外側領域面もしくは他主面に配
設されて薄膜多層配線部に電気的に接続する入出力パッ
ドと、前記入出力パッドに電気的に接続してセラミック
多層配線板に一体的に配設された表面実装型コネクタと
を具備し、前記セラミック多層配線板の他主面に、高熱
伝導グリースまたは高熱伝導エポキシ樹脂を介して放熱
フィンを配設して成ることを特徴とする。
プモジュールは、セラミック多層配線板と、前記セラミ
ック多層配線板の一主面の周辺部に一体的に設けられた
シールリングと、前記シールリングに囲繞された領域内
のセラミック多層配線板面上に形成された薄膜多層配線
部と、前記薄膜多層配線部面上に搭載・接続された複数
個の半導体チップと、前記シールリング面に開口部が気
密に封着され、半導体チップを搭載・接続した薄膜多層
配線部領域を内封する封止体と、前記セラミック多層配
線板のシールリング面の外側領域面もしくは他主面に配
設されて薄膜多層配線部に電気的に接続する入出力パッ
ドと、前記入出力パッドに電気的に接続してセラミック
多層配線板に一体的に配設された表面実装型コネクタと
を具備し、前記セラミック多層配線板の他主面に、高熱
伝導グリースまたは高熱伝導エポキシ樹脂を介して放熱
フィンを配設して成ることを特徴とする。
【０００７】
【作用】本発明に係るマルチチップモジュールにおいて
は、セラミック多層配線板のシールリング面（封止領
域）の外側領域面もしくは他主面（裏面）に導出・配設
された入出力パッドに、電気的に接続した形で表面実装
型コネクタをセラミック多層配線板に一体的に装着した
構成を採っている。すなわち、複雑ないし繁雑な構成あ
るいは大形の構成を採ることなく、また 400本程度と多
ピン型で、かつ狭ピッチ配置された入出力端子６でも、
前記一体的に配設・装着された表面実装型コネクタによ
って、セラミック多層配線板面への脱着・交換も可能と
なる。
は、セラミック多層配線板のシールリング面（封止領
域）の外側領域面もしくは他主面（裏面）に導出・配設
された入出力パッドに、電気的に接続した形で表面実装
型コネクタをセラミック多層配線板に一体的に装着した
構成を採っている。すなわち、複雑ないし繁雑な構成あ
るいは大形の構成を採ることなく、また 400本程度と多
ピン型で、かつ狭ピッチ配置された入出力端子６でも、
前記一体的に配設・装着された表面実装型コネクタによ
って、セラミック多層配線板面への脱着・交換も可能と
なる。
【０００８】
【実施例】以下図１および図２を参照して本発明の実施
例を説明する。
例を説明する。
【０００９】図１は本発明に係るマルチチップモジュー
ルの構成例の要部を断面的に、また図２は平面的にそれ
ぞれ示したものである。そして、１はセラミック多層配
線板、８は前記セラミック多層配線板１の一主面の周辺
部に一体的に設けられたシールリング、２は前記シール
リング８に囲繞された領域内のセラミック多層配線板１
面上に形成されたたとえばポリイミド樹脂系絶縁層−導
体パターン層系の薄膜多層配線部である。また、３は前
記薄膜多層配線部２面上に搭載・接続された複数個の半
導体チップ、５は前記シールリング８面に開口部5aが気
密に封着され、半導体チップ３を搭載・接続した薄膜多
層配線部２領域を内封する封止体、たとえばメタルキャ
ップ、10は前記セラミック多層配線板１のシールリング
８面の外側領域面（もしくは他主面…裏面）に配設され
て、前記薄膜多層配線部２に電気的に接続する入出力パ
ッド、11は前記入出力パッド10に電気的に接続して、前
記セラミック多層配線板１に、たとえばネジ止めにより
一体的に配設された表面実装型コネクタである。ここ
で、前記入出力パッド10は、たとえばフォトリソグラフ
ィにより所定の寸法公差を維持して形成できる。つま
り、リードピッチが 0.6mm程度の表面実装型コネクタ11
を半田付けなどによって、一体的に配設・装着し得る。
ルの構成例の要部を断面的に、また図２は平面的にそれ
ぞれ示したものである。そして、１はセラミック多層配
線板、８は前記セラミック多層配線板１の一主面の周辺
部に一体的に設けられたシールリング、２は前記シール
リング８に囲繞された領域内のセラミック多層配線板１
面上に形成されたたとえばポリイミド樹脂系絶縁層−導
体パターン層系の薄膜多層配線部である。また、３は前
記薄膜多層配線部２面上に搭載・接続された複数個の半
導体チップ、５は前記シールリング８面に開口部5aが気
密に封着され、半導体チップ３を搭載・接続した薄膜多
層配線部２領域を内封する封止体、たとえばメタルキャ
ップ、10は前記セラミック多層配線板１のシールリング
８面の外側領域面（もしくは他主面…裏面）に配設され
て、前記薄膜多層配線部２に電気的に接続する入出力パ
ッド、11は前記入出力パッド10に電気的に接続して、前
記セラミック多層配線板１に、たとえばネジ止めにより
一体的に配設された表面実装型コネクタである。ここ
で、前記入出力パッド10は、たとえばフォトリソグラフ
ィにより所定の寸法公差を維持して形成できる。つま
り、リードピッチが 0.6mm程度の表面実装型コネクタ11
を半田付けなどによって、一体的に配設・装着し得る。
【００１０】図１において、４は前記薄膜多層配線部２
面上に搭載・接続された複数個の半導体チップ３を薄膜
多層配線部２に電気的に接続するボンディングワイヤ、
７は前記セラミック多層配線板１の他主面（裏面）側
に、たとえばロー付けもしくは高熱伝導グリースや高熱
伝導エポキシ樹脂を介在させたボルト締め付けなどによ
り、一体的に配設させた放熱フィンである。
面上に搭載・接続された複数個の半導体チップ３を薄膜
多層配線部２に電気的に接続するボンディングワイヤ、
７は前記セラミック多層配線板１の他主面（裏面）側
に、たとえばロー付けもしくは高熱伝導グリースや高熱
伝導エポキシ樹脂を介在させたボルト締め付けなどによ
り、一体的に配設させた放熱フィンである。
【００１１】なお、上記ではセラミック多層配線板１の
シールリング８面の外側領域面に入出力パッド10を配設
し、かつこれに表面実装型コネクタ11を半田付けなどに
より、一体化した構成を例示したが、セラミック多層配
線板１の他主面…裏面に、出力パッド10を配設し、表面
実装型コネクタ11を半田付けなどして一体化した構成と
してもよい。また、このマルチチップモジュールをプリ
ント配線基板に、搭載・実装するに当たって、プリント
配線基板の所要領域面に、そのマルチチップモジュール
が具備している表面実装型コネクタ11に対応する嵌合型
のコネクタを配置・装着しておくと、プリント配線基板
に対するマルチチップモジュールの脱着・交換を容易に
行い得る。
シールリング８面の外側領域面に入出力パッド10を配設
し、かつこれに表面実装型コネクタ11を半田付けなどに
より、一体化した構成を例示したが、セラミック多層配
線板１の他主面…裏面に、出力パッド10を配設し、表面
実装型コネクタ11を半田付けなどして一体化した構成と
してもよい。また、このマルチチップモジュールをプリ
ント配線基板に、搭載・実装するに当たって、プリント
配線基板の所要領域面に、そのマルチチップモジュール
が具備している表面実装型コネクタ11に対応する嵌合型
のコネクタを配置・装着しておくと、プリント配線基板
に対するマルチチップモジュールの脱着・交換を容易に
行い得る。
【００１２】
【発明の効果】上記説明から分かるように、本発明に係
るマルチチップモジュールの構成によれば、入出力パッ
ド（入出力端子）を形成するに要する領域面の低減を図
り得るので、マルチチップモジュールの大形化、および
実装・構成する実装回路装置のの大形化を回避し得る。
また、前記多数でかつ狭ピッチの入出力パッドも、表面
実装型コネクタを介してプリント配線基板に接続・実装
されるため、その実装・接続作業も簡略化されるととも
に、脱着・交換も容易でシステムのメンテナス性の大幅
な向上に寄与する。そして、前記表面実装型コネクタに
よる脱着・交換の容易さ、脱着機構の簡素化などはプリ
ント配線基板上での脱着に要するスペースの低減、ひい
ては実装用プリント配線基板の小形化を可能にする。
るマルチチップモジュールの構成によれば、入出力パッ
ド（入出力端子）を形成するに要する領域面の低減を図
り得るので、マルチチップモジュールの大形化、および
実装・構成する実装回路装置のの大形化を回避し得る。
また、前記多数でかつ狭ピッチの入出力パッドも、表面
実装型コネクタを介してプリント配線基板に接続・実装
されるため、その実装・接続作業も簡略化されるととも
に、脱着・交換も容易でシステムのメンテナス性の大幅
な向上に寄与する。そして、前記表面実装型コネクタに
よる脱着・交換の容易さ、脱着機構の簡素化などはプリ
ント配線基板上での脱着に要するスペースの低減、ひい
ては実装用プリント配線基板の小形化を可能にする。
【図１】本発明に係るマルチチップモジュールの要部構
成例を示す断面図。
成例を示す断面図。
【図２】本発明に係るマルチチップモジュールの要部構
成例を示す平面図。
成例を示す平面図。
【図３】従来のマルチチップモジュールの要部構成を示
す断面図。
す断面図。
【図４】従来のマルチチップモジュールの要部構成を示
す平面図。
す平面図。
１…セラミック多層配線基板 ２…薄膜多層配線部
３…半導体チップ ４…ボンディンワイヤ ５…封止体（メタルキャッ
プ） 5a…封止体（メタルキャップ）の開口端縁部
６…入出力端子（I/O リード） ７…放熱フィン
８…シールリング（ウエルドリング） 10…入出力
パッド 11…表面実装型コネクタ
３…半導体チップ ４…ボンディンワイヤ ５…封止体（メタルキャッ
プ） 5a…封止体（メタルキャップ）の開口端縁部
６…入出力端子（I/O リード） ７…放熱フィン
８…シールリング（ウエルドリング） 10…入出力
パッド 11…表面実装型コネクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−111697（ＪＰ，Ａ) 特開 平３−227045（ＪＰ，Ａ) 特開 平５−326776（ＪＰ，Ａ) 特開 昭64−794（ＪＰ，Ａ) 特開 平５−211257（ＪＰ，Ａ) 実開 平１−118494（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 H01L 23/36 H01L 23/12 H01L 23/32 H05K 1/18 H05K 3/46 H01R 9/00 H01R 23/00
Claims (1)
- 【請求項１】 セラミック多層配線板と、前記セラミッ
ク多層配線板の一主面の周辺部に一体的に設けられたシ
ールリングと、前記シールリングに囲繞された領域内の
セラミック多層配線板面上に形成された薄膜多層配線部
と、前記薄膜多層配線部面上に搭載・接続された複数個
の半導体チップと、前記シールリング面に開口部が気密
に封着され、半導体チップを搭載・接続した薄膜多層配
線部領域を内封する封止体と、前記セラミック多層配線
板のシールリング面の外側領域面もしくは他主面に配設
されて薄膜多層配線部に電気的に接続する入出力パッド
と、前記入出力パッドに電気的に接続してセラミック多
層配線板に一体的に配設された表面実装型コネクタとを
具備し、前記セラミック多層配線板の他主面に、高熱伝
導グリースまたは高熱伝導エポキシ樹脂を介して放熱フ
ィンを配設して成ることを特徴とするマルチチップモジ
ュール。
Priority Applications (1)
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| JP16594492A Expired - Fee Related JP3162485B2 (ja) | 1992-06-24 | 1992-06-24 | マルチチップモジュール |
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-
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