JP3147785B2 - チップ状電子部品 - Google Patents
チップ状電子部品Info
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- H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
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-
- H—ELECTRICITY
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- H01G4/228—Terminals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/02—Fixed inductances of the signal type without magnetic core
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- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【発明の属する技術分野】本発明は、チップインダク
タ、チップコイル、チップコンデンサ等のチップ状電子
部品に関する。
タ、チップコイル、チップコンデンサ等のチップ状電子
部品に関する。
【０００２】
【従来の技術】従来、角型のチップコイルとしては、図
８に示すものが知られている。このチップコイルは、セ
ラミックス素体１上にコイルパターン２及び引出し電極
３，３を設け、コイルパターン２の全面と引出し電極
３，３の一部を絶縁保護層４で覆い、セラミックス素体
１の両端部に引出し電極３，３と電気的に接続する外部
電極５，５を設けたものである。外部電極５は、スパッ
タリング等の乾式めっき法によって形成されたＣｒ下地
層５ａと、湿式電解めっき法によって形成されたＮｉめ
っき層５ｂ及びはんだめっき層５ｃ等とからなる。
８に示すものが知られている。このチップコイルは、セ
ラミックス素体１上にコイルパターン２及び引出し電極
３，３を設け、コイルパターン２の全面と引出し電極
３，３の一部を絶縁保護層４で覆い、セラミックス素体
１の両端部に引出し電極３，３と電気的に接続する外部
電極５，５を設けたものである。外部電極５は、スパッ
タリング等の乾式めっき法によって形成されたＣｒ下地
層５ａと、湿式電解めっき法によって形成されたＮｉめ
っき層５ｂ及びはんだめっき層５ｃ等とからなる。
【０００３】
【発明が解決しようとする課題】ところで、前記従来の
チップコイルにあっては、下地層５ａを乾式めっき法
（例えば、スパッタリング）でセラミックス素体１の両
端部に成膜する際、スパッタリング材料がセラミックス
素体１の上面側及び下面側にまわり込み、さらにその上
に電解めっき法によるめっき層５ｂ，５ｃが成膜され
る。このとき、外部電極５のまわり込み量は寸法Ｅ1，
Ｅ2共に同量である。下面まわり込み寸法Ｅ2は外部電極
５，５をプリント基板へはんだ付けするためにある程度
の量が必要であり、寸法Ｅ2を確保しようとすると上面
まわり込み寸法Ｅ1も大きくなってしまう。
チップコイルにあっては、下地層５ａを乾式めっき法
（例えば、スパッタリング）でセラミックス素体１の両
端部に成膜する際、スパッタリング材料がセラミックス
素体１の上面側及び下面側にまわり込み、さらにその上
に電解めっき法によるめっき層５ｂ，５ｃが成膜され
る。このとき、外部電極５のまわり込み量は寸法Ｅ1，
Ｅ2共に同量である。下面まわり込み寸法Ｅ2は外部電極
５，５をプリント基板へはんだ付けするためにある程度
の量が必要であり、寸法Ｅ2を確保しようとすると上面
まわり込み寸法Ｅ1も大きくなってしまう。
【０００４】しかしながら、上面まわり込み寸法Ｅ1が
大きくなると、セラミックス素体上で導体パターンを形
成する有効面積が減少するという問題点を有している。
特に、電子部品の小型化が進行している現状では顕著な
問題点となっている。しかも、上面まわり込み寸法Ｅ1
は導体パターンや保護層の形状によってばらつきが発生
し、電気的特性の劣化やばらつきが大きくなるという問
題点をも生じている。
大きくなると、セラミックス素体上で導体パターンを形
成する有効面積が減少するという問題点を有している。
特に、電子部品の小型化が進行している現状では顕著な
問題点となっている。しかも、上面まわり込み寸法Ｅ1
は導体パターンや保護層の形状によってばらつきが発生
し、電気的特性の劣化やばらつきが大きくなるという問
題点をも生じている。
【０００５】一方、従来のチップ状電子部品は、大面積
のセラミックス母材上に縦横の１次、２次分割溝で仕切
られた一単位の導体パターンと保護層をマトリックス状
に形成し、１次分割溝でブレイクしたスティック状母材
の両端部に外部電極を形成する。このとき下地層となる
スパッタリング材料が２次分割溝に沿って進入した状態
で成膜され、さらにその上にめっき層が成膜される。こ
のように、外部電極が２次分割溝に進入して形成される
ことは、前記同様に電子部品の電気的特性の劣化やばら
つきを大きくする原因となっている。
のセラミックス母材上に縦横の１次、２次分割溝で仕切
られた一単位の導体パターンと保護層をマトリックス状
に形成し、１次分割溝でブレイクしたスティック状母材
の両端部に外部電極を形成する。このとき下地層となる
スパッタリング材料が２次分割溝に沿って進入した状態
で成膜され、さらにその上にめっき層が成膜される。こ
のように、外部電極が２次分割溝に進入して形成される
ことは、前記同様に電子部品の電気的特性の劣化やばら
つきを大きくする原因となっている。
【０００６】そこで、本発明の目的は、外部電極がセラ
ミックス素体上面へ大きくまわり込んで形成されたり、
２次分割溝に大きく進入して形成されることを防止でき
るチップ状電子部品を提供することにある。
ミックス素体上面へ大きくまわり込んで形成されたり、
２次分割溝に大きく進入して形成されることを防止でき
るチップ状電子部品を提供することにある。
【０００７】
【課題を解決するための手段及び作用】以上の目的を達
成するため、第１の発明に係るチップ状電子部品は、セ
ラミックス素体の表面に導体パターンを覆うように形成
された絶縁保護層の端面近傍に外部電極の回り込み部分
に沿ってセラミックス素体の両側に貫通する溝部が形成
され、該溝部によって下地層が途切れて形成されている
ことを特徴とする。 また、第２の発明に係るチップ状電
子部品は、絶縁保護層の端面近傍の両側部分にセラミッ
クス素体の上面に対して垂直方向に溝部が形成され、該
溝部によって下地層が途切れて形成されていることを特
徴とする。
成するため、第１の発明に係るチップ状電子部品は、セ
ラミックス素体の表面に導体パターンを覆うように形成
された絶縁保護層の端面近傍に外部電極の回り込み部分
に沿ってセラミックス素体の両側に貫通する溝部が形成
され、該溝部によって下地層が途切れて形成されている
ことを特徴とする。 また、第２の発明に係るチップ状電
子部品は、絶縁保護層の端面近傍の両側部分にセラミッ
クス素体の上面に対して垂直方向に溝部が形成され、該
溝部によって下地層が途切れて形成されていることを特
徴とする。
【０００８】下地層は乾式めっき法によって形成される
が、乾式めっき材料の成膜方向に対して前記溝部の一傾
斜面が陰となり、この傾斜面には乾式めっき材料は成膜
されない。従って、その後に湿式めっき法によってめっ
き層が下地層上に形成されるが、このときめっき層は前
記溝部よりも内方に成膜されることはない。即ち、外部
電極は溝部によってカットされた状態でセラミックス素
体の端部に形成され、上面まわり込み量が小さくなり、
あるいは２次分割溝への進入量が小さくなる。
が、乾式めっき材料の成膜方向に対して前記溝部の一傾
斜面が陰となり、この傾斜面には乾式めっき材料は成膜
されない。従って、その後に湿式めっき法によってめっ
き層が下地層上に形成されるが、このときめっき層は前
記溝部よりも内方に成膜されることはない。即ち、外部
電極は溝部によってカットされた状態でセラミックス素
体の端部に形成され、上面まわり込み量が小さくなり、
あるいは２次分割溝への進入量が小さくなる。
【０００９】
【発明の実施の形態】以下、本発明に係るチップ状電子
部品の実施形態について添付図面を参照して説明する。
部品の実施形態について添付図面を参照して説明する。
【００１０】［第１実施形態、図１〜図３参照］図１、
図２において、１０は角型のセラミックス素体、１１は
コイルパターン、１３は絶縁保護層、１５は外部電極で
ある。コイルパターン１１はセラミックス素体１０の表
面にフォトリソグラフ法によってうず巻き状に形成さ
れ、その両端には引出し電極部１２，１２が素体１０の
端面まで引き出されている。保護層１３はポリイミド樹
脂を塗布したもので、コイルパターン１１をフォトリソ
グラフ法で形成する工程中で塗布される。この保護層１
３の端面近傍には素体１０の両側に貫通する溝部１４，
１４が形成されている。
図２において、１０は角型のセラミックス素体、１１は
コイルパターン、１３は絶縁保護層、１５は外部電極で
ある。コイルパターン１１はセラミックス素体１０の表
面にフォトリソグラフ法によってうず巻き状に形成さ
れ、その両端には引出し電極部１２，１２が素体１０の
端面まで引き出されている。保護層１３はポリイミド樹
脂を塗布したもので、コイルパターン１１をフォトリソ
グラフ法で形成する工程中で塗布される。この保護層１
３の端面近傍には素体１０の両側に貫通する溝部１４，
１４が形成されている。
【００１１】外部電極１５は、乾式めっき法（例えば、
スパッタリング、イオンプレーティング、蒸着等）によ
ってＣｒ又はＮｉ−Ｃｒを材料として形成された下地層
１５ａと、湿式めっき法（例えば電解めっき）によって
Ｎｉを材料として形成された第２層１５ｂと、湿式めっ
き法（例えば電解めっき）によって形成された第３層１
５ｃとで構成されている。外部電極１５の素体１０の下
面へのまわり込み寸法Ｅ2は従来と同じ寸法であるが、
上面へのまわり込み寸法Ｅ1はかなり小さく、溝部１４
でカットされた状態である。
スパッタリング、イオンプレーティング、蒸着等）によ
ってＣｒ又はＮｉ−Ｃｒを材料として形成された下地層
１５ａと、湿式めっき法（例えば電解めっき）によって
Ｎｉを材料として形成された第２層１５ｂと、湿式めっ
き法（例えば電解めっき）によって形成された第３層１
５ｃとで構成されている。外部電極１５の素体１０の下
面へのまわり込み寸法Ｅ2は従来と同じ寸法であるが、
上面へのまわり込み寸法Ｅ1はかなり小さく、溝部１４
でカットされた状態である。
【００１２】この理由について説明すると、下地層１５
ａはスパッタリング時に矢印Ａ方向からスパッタリング
材料が飛来し、素体１０の端部に成膜する。図３に示す
ように、スパッタリング材料は溝部１４の傾斜面１４ａ
が陰となってこの傾斜面１４ａで途切れた状態で成膜さ
れる。次に、電解めっきによって下地層１５ａ上に第２
層１５ｂと第３層１５ｃとが形成されるが、このとき、
途切れて成膜された下地層１５ａ’上には電解めっき層
（第２層１５ｂ、第３層１５ｃ）が成膜されない。従っ
て、外部電極１５の上面まわり込み寸法Ｅ1は溝部１４
でカットされて従来と比べて半減する。
ａはスパッタリング時に矢印Ａ方向からスパッタリング
材料が飛来し、素体１０の端部に成膜する。図３に示す
ように、スパッタリング材料は溝部１４の傾斜面１４ａ
が陰となってこの傾斜面１４ａで途切れた状態で成膜さ
れる。次に、電解めっきによって下地層１５ａ上に第２
層１５ｂと第３層１５ｃとが形成されるが、このとき、
途切れて成膜された下地層１５ａ’上には電解めっき層
（第２層１５ｂ、第３層１５ｃ）が成膜されない。従っ
て、外部電極１５の上面まわり込み寸法Ｅ1は溝部１４
でカットされて従来と比べて半減する。
【００１３】この第１実施形態にあっては、外部電極１
５の上面まわり込み寸法Ｅ1が小さくできるため、セラ
ミックス素体１０の上面を有効に使用してコイルパター
ン１１を形成することができ、しかも、上面まわり込み
部分が電気的特性の劣化やばらつきを招来することもな
い。勿論、外部電極１５の下面まわり込み寸法Ｅ2は十
分に大きく、プリント基板等へのはんだ付けに何ら支障
を生じることはない。
５の上面まわり込み寸法Ｅ1が小さくできるため、セラ
ミックス素体１０の上面を有効に使用してコイルパター
ン１１を形成することができ、しかも、上面まわり込み
部分が電気的特性の劣化やばらつきを招来することもな
い。勿論、外部電極１５の下面まわり込み寸法Ｅ2は十
分に大きく、プリント基板等へのはんだ付けに何ら支障
を生じることはない。
【００１４】［第２実施形態、図４〜図７参照］ ところで、前述したチップ状電子部品は、図４に示すよ
うに、大面積のセラミックス母材２０上に縦横の１次、
２次分割溝２１，２２で仕切られた区画に、一単位のコ
イルパターン１１と絶縁保護層１３とがマトリックス状
に形成される。コイルパターン１１の幅寸法Ｗ1と引出
し電極１２の幅寸法Ｗ2とは、Ｗ1≦Ｗ2の関係にある。
また、図５に示すように、コイルパターン１１部分の厚
み寸法Ｔ1と引出し電極１２部分の厚み寸法Ｔ2とは、Ｔ
1≦Ｔ2の関係にある。従って、外部電極１５が厚み寸法
Ｔ2部分を超えて形成されることはない。
うに、大面積のセラミックス母材２０上に縦横の１次、
２次分割溝２１，２２で仕切られた区画に、一単位のコ
イルパターン１１と絶縁保護層１３とがマトリックス状
に形成される。コイルパターン１１の幅寸法Ｗ1と引出
し電極１２の幅寸法Ｗ2とは、Ｗ1≦Ｗ2の関係にある。
また、図５に示すように、コイルパターン１１部分の厚
み寸法Ｔ1と引出し電極１２部分の厚み寸法Ｔ2とは、Ｔ
1≦Ｔ2の関係にある。従って、外部電極１５が厚み寸法
Ｔ2部分を超えて形成されることはない。
【００１５】ところで、セラミックス母材２０は横方向
に延材する１次分割溝２１で１次ブレイクし、図６に示
すようにスティック状の状態でその両端部に外部電極１
５を形成する。このとき、下地層１５ａとなるスパッタ
リング材料は２次分割溝２２の内方に進入する。しか
し、保護層１３上にはその両端部両側に溝部１４’，１
４’がそれぞれ形成されているため、図７に示すよう
に、溝部１４’によって途切れた状態で下地層１５ａ’
が成膜する。従って、その後、電解めっきによって第２
及び第３めっき層を形成しても下地層１５ａ’上にはこ
れらのめっき層は成膜されない。従来では、下地層１
５’部分まで一体的に外部電極が形成され、これによっ
てコイルパターン１１に電気的な悪影響を生じていた。
しかし、本第２実施形態では、外部電極は溝部１４’で
カットされるため、電子部品としての電気的特性が劣化
したりばらついたりすることはない。
に延材する１次分割溝２１で１次ブレイクし、図６に示
すようにスティック状の状態でその両端部に外部電極１
５を形成する。このとき、下地層１５ａとなるスパッタ
リング材料は２次分割溝２２の内方に進入する。しか
し、保護層１３上にはその両端部両側に溝部１４’，１
４’がそれぞれ形成されているため、図７に示すよう
に、溝部１４’によって途切れた状態で下地層１５ａ’
が成膜する。従って、その後、電解めっきによって第２
及び第３めっき層を形成しても下地層１５ａ’上にはこ
れらのめっき層は成膜されない。従来では、下地層１
５’部分まで一体的に外部電極が形成され、これによっ
てコイルパターン１１に電気的な悪影響を生じていた。
しかし、本第２実施形態では、外部電極は溝部１４’で
カットされるため、電子部品としての電気的特性が劣化
したりばらついたりすることはない。
【００１６】［他の実施形態］なお、本発明に係るチッ
プ状電子部品は前記各実施形態に限定されるものではな
く、その要旨の範囲内で種々に変更することができる。
特に、セラミックス素体上に形成されるのはコイルパタ
ーンのみならず、コンデンサ電極パターン、抵抗体パタ
ーン等種々の電気的特性を有するパターンであってもよ
い。また、保護層はポリイミド樹脂以外であってもよ
い。
プ状電子部品は前記各実施形態に限定されるものではな
く、その要旨の範囲内で種々に変更することができる。
特に、セラミックス素体上に形成されるのはコイルパタ
ーンのみならず、コンデンサ電極パターン、抵抗体パタ
ーン等種々の電気的特性を有するパターンであってもよ
い。また、保護層はポリイミド樹脂以外であってもよ
い。
【００１７】
【発明の効果】以上の説明で明らかなように、第１の発
明によれば、セラミックス素体上に導体パターンを覆う
ように形成された絶縁保護層の端面近傍に外部電極の回
り込み部分に沿ってセラミックス素体の両側に貫通する
溝部が形成され、該溝部によって下地層が途切れて形成
されているため、また、第２の発明によれば、絶縁保護
層の端面近傍の両側部分にセラミックス素体の上面に対
して垂直方向に溝部が形成され、該溝部によって下地層
が途切れて形成されているため、途切れて分離された下
地層は電気的に浮いた状態となり、その上に湿式法によ
るめっき層が形成されることはなく、セラミックス素体
の表面を有効に使用して導体パターンを形成できると共
に、電気的特性の安定したチップ状電子部品を得ること
ができる。
明によれば、セラミックス素体上に導体パターンを覆う
ように形成された絶縁保護層の端面近傍に外部電極の回
り込み部分に沿ってセラミックス素体の両側に貫通する
溝部が形成され、該溝部によって下地層が途切れて形成
されているため、また、第２の発明によれば、絶縁保護
層の端面近傍の両側部分にセラミックス素体の上面に対
して垂直方向に溝部が形成され、該溝部によって下地層
が途切れて形成されているため、途切れて分離された下
地層は電気的に浮いた状態となり、その上に湿式法によ
るめっき層が形成されることはなく、セラミックス素体
の表面を有効に使用して導体パターンを形成できると共
に、電気的特性の安定したチップ状電子部品を得ること
ができる。
【図１】本発明の第１実施形態であるチップ状電子部品
を示す斜視図。
を示す斜視図。
【図２】前記チップ状電子部品の断面図。
【図３】前記チップ状電子部品の部分拡大断面図。
【図４】本発明の第２実施形態であるチップ状電子部品
のブレイク前母材を示す平面図。
のブレイク前母材を示す平面図。
【図５】図４に示したブレイク前母材の断面図。
【図６】１次ブレイクした母材の平面図。
【図７】前記１次ブレイクした母材の部分拡大平面図。
【図８】従来のチップ状電子部品を示す断面図。
１０…セラミックス素体 １１…コイルパターン １２…引出し電極 １３…絶縁保護層 １４，１４’…溝部 １５…外部電極 １５ａ…下地層 １５ｂ…第２層 １５ｃ…第３層 ２０…母材 ２１，２２…分割溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01F 27/00,41/04 H01G 13/00 H01C 17/06
Claims (2)
- 【請求項１】 セラミックス素体の表面に導体パターン
を有すると共に該導体パターン上に絶縁保護層を有し、
前記セラミックス素体の少なくとも一端部に前記導体パ
ターンと電気的に接続された外部電極を有し、該外部電
極は乾式めっき法によって形成された下地層と湿式めっ
き法によって形成された少なくとも一層のめっき層とか
らなるチップ状電子部品において、 前記絶縁保護層の端面近傍に外部電極の回り込み部分に
沿ってセラミックス素体の両側に貫通する溝部が形成さ
れ、 前記溝部によって下地層が途切れて形成されているこ
と、 を特徴とするチップ状電子部品。 - 【請求項２】 セラミックス素体の表面に導体パターン
を有すると共に該導体パターン上に絶縁保護層を有し、
前記セラミックス素体の少なくとも一端部に前記導体パ
ターンと電気的に接続された外部電極を有し、該外部電
極は乾式めっき法によって形成された下地層と湿式めっ
き法によって形成された少なくとも一層のめっき層とか
らなるチップ状電子部品において、 前記絶縁保護層の端面近傍の両側部分にセラミックス素
体の上面に対して垂直方向に溝部が形成され、 前記溝部によって下地層が途切れて形成されているこ
と、 を特徴とするチップ状電子部品。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172396A JP3147785B2 (ja) | 1996-09-02 | 1996-09-02 | チップ状電子部品 |
| US08/921,508 US5973390A (en) | 1996-09-02 | 1997-09-02 | Chip electronic part |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172396A JP3147785B2 (ja) | 1996-09-02 | 1996-09-02 | チップ状電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074655A JPH1074655A (ja) | 1998-03-17 |
| JP3147785B2 true JP3147785B2 (ja) | 2001-03-19 |
Family
ID=16928022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23172396A Expired - Lifetime JP3147785B2 (ja) | 1996-09-02 | 1996-09-02 | チップ状電子部品 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973390A (ja) |
| JP (1) | JP3147785B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19728692C2 (de) * | 1997-07-04 | 2002-04-11 | Infineon Technologies Ag | IC-Baustein mit passiven Bauelementen |
| JP3240963B2 (ja) * | 1997-07-24 | 2001-12-25 | 株式会社村田製作所 | チップ状電子部品の電極形成方法およびチップ状電子部品用ホルダ |
| JP2001155938A (ja) * | 1999-09-17 | 2001-06-08 | Fdk Corp | 積層インダクタおよびその製造方法 |
| US8284005B2 (en) * | 2007-10-31 | 2012-10-09 | Panasonic Corporation | Inductive component and method for manufacturing the same |
| JP5195876B2 (ja) * | 2010-11-10 | 2013-05-15 | Ｔｄｋ株式会社 | コイル部品及びその製造方法 |
| JPWO2014064871A1 (ja) * | 2012-10-25 | 2016-09-08 | パナソニックＩｐマネジメント株式会社 | 発光装置およびその製造方法ならびに発光装置実装体 |
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