JP3147365B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特にアクティブマトリックス型の液晶ディス
プレイやイメージセンサや３次元集積回路など応用され
る薄膜トランジスタに関する。
プレイやイメージセンサや３次元集積回路など応用され
る薄膜トランジスタに関する。
従来の薄膜トランジスタの構造の一例を第２図に示し
たチャネル方向の構造断面図を用いて説明する。ガラ
ス，石英等の絶縁基板201上にドナーあるいはアクセプ
タとなる不純物を添加した多結晶シリコン膜からなるソ
ース領域202及びドレイン領域203が形成されている。こ
のソース領域端の上側とドレイン領域端の上端に接し
て、この両者を結ぶ様に多結晶シリコン薄膜からなるチ
ャネル領域204が設けられている。これら全体を熱酸化
により形成されたゲート酸化膜205が被っており、この
上にクロム，アルミニウム等が金属から成るゲート電極
206が設けられている。更に全体をCVDシリコン酸化膜等
の絶縁膜から成る層間絶縁膜207が被覆している。また
アルミニウムがITOと行った金属、透明導電膜等から成
るソース電極208がコンタクトホール210を介してソース
領域202に、同じくドレイン電極209がドレイン領域203
に接続されている。
たチャネル方向の構造断面図を用いて説明する。ガラ
ス，石英等の絶縁基板201上にドナーあるいはアクセプ
タとなる不純物を添加した多結晶シリコン膜からなるソ
ース領域202及びドレイン領域203が形成されている。こ
のソース領域端の上側とドレイン領域端の上端に接し
て、この両者を結ぶ様に多結晶シリコン薄膜からなるチ
ャネル領域204が設けられている。これら全体を熱酸化
により形成されたゲート酸化膜205が被っており、この
上にクロム，アルミニウム等が金属から成るゲート電極
206が設けられている。更に全体をCVDシリコン酸化膜等
の絶縁膜から成る層間絶縁膜207が被覆している。また
アルミニウムがITOと行った金属、透明導電膜等から成
るソース電極208がコンタクトホール210を介してソース
領域202に、同じくドレイン電極209がドレイン領域203
に接続されている。
しかし、前述の従来技術には以下に述べるような課題
がある。
がある。
一つ目は、大型の液晶ディスプレイを実現させようと
考えた場合、基板に用いるガラスの問題からプロセス、
特に従来1000℃前後の温度で行っていたゲート酸化膜の
形成を低温化しなければならない事である。この対策と
して、CVD法によりシリコン酸化膜を堆積し、これをゲ
ート酸化膜とする方法が考えられている。
考えた場合、基板に用いるガラスの問題からプロセス、
特に従来1000℃前後の温度で行っていたゲート酸化膜の
形成を低温化しなければならない事である。この対策と
して、CVD法によりシリコン酸化膜を堆積し、これをゲ
ート酸化膜とする方法が考えられている。
二つ目は、ドライバー内蔵型の液晶ディスプレイを実
現させようと考えた場合、トランジスタのスピードを上
げる必要がある。この為には、第一にチャネル部が多結
晶シリコン膜からなる多結晶シリコン・薄膜トランジス
タ（POLY−SiTFT）を採用する事、且つゲート電極−ソ
ース・ドレイン間の寄生容量を低減する事が必要であ
る。寄生容量を低減する方法としては、MOSトランジス
タで広く用いられているセルファライン・プロセスを行
なう事が有効である。すなわち、ゲート電極を形成後、
それをマスクにして選択的に不純物の添加を行なって、
ソース・ドレインの形成を行なうものである。セルファ
ライン・プロセスを採用する為の条件としては、ゲート
電極材料が不純物添加の際のマスクと成り得る事で、従
来のクロム、アルミニウムと言った金属から、不純物を
添加したシリコン膜に変える必要がある。
現させようと考えた場合、トランジスタのスピードを上
げる必要がある。この為には、第一にチャネル部が多結
晶シリコン膜からなる多結晶シリコン・薄膜トランジス
タ（POLY−SiTFT）を採用する事、且つゲート電極−ソ
ース・ドレイン間の寄生容量を低減する事が必要であ
る。寄生容量を低減する方法としては、MOSトランジス
タで広く用いられているセルファライン・プロセスを行
なう事が有効である。すなわち、ゲート電極を形成後、
それをマスクにして選択的に不純物の添加を行なって、
ソース・ドレインの形成を行なうものである。セルファ
ライン・プロセスを採用する為の条件としては、ゲート
電極材料が不純物添加の際のマスクと成り得る事で、従
来のクロム、アルミニウムと言った金属から、不純物を
添加したシリコン膜に変える必要がある。
ところが、上記の二つを同時に行なおうとすると新た
な問題が生じて来る。即ち、ゲート酸化膜を熱酸化膜か
らCVD酸化膜に変えた場合、ゲート酸化膜形成後に350℃
以上の熱が加わると、トランジスタ特性が著しく劣化す
る。
な問題が生じて来る。即ち、ゲート酸化膜を熱酸化膜か
らCVD酸化膜に変えた場合、ゲート酸化膜形成後に350℃
以上の熱が加わると、トランジスタ特性が著しく劣化す
る。
第３図はCVD酸化膜でゲート酸化膜を形成後に各温度
でアニールを行い、その後クロムのゲート電極を形成し
たトランジスタの特性である。ここでクロムを堆積する
際の温度は350℃以下である。このグラフより、CVD酸化
膜からなるゲート酸化膜の場合、ゲート酸化膜形成後に
350℃以上の熱が加わると、トランジスタ特性が著しく
劣化しているのが判る。
でアニールを行い、その後クロムのゲート電極を形成し
たトランジスタの特性である。ここでクロムを堆積する
際の温度は350℃以下である。このグラフより、CVD酸化
膜からなるゲート酸化膜の場合、ゲート酸化膜形成後に
350℃以上の熱が加わると、トランジスタ特性が著しく
劣化しているのが判る。
ゲート電極材料を、従来のクロム、アルミニウムと言
った金属から、不純物を添加したシリコン膜に変える場
合、LPCVD法でシリコン膜を形成するのが一般的である
がこの特LPCVD炉の温度は400℃以上になっている。これ
により、トランジスタ特性の劣化が生じていた。
った金属から、不純物を添加したシリコン膜に変える場
合、LPCVD法でシリコン膜を形成するのが一般的である
がこの特LPCVD炉の温度は400℃以上になっている。これ
により、トランジスタ特性の劣化が生じていた。
本発明はこの用な問題点を解決するものであり、その
目的とするところはドライバー内蔵の大型液晶ディスプ
レイを実現する為に、低温で形成でき、且つスピードの
速い多結晶シリコン型薄膜トランジスタを提供する事に
ある。
目的とするところはドライバー内蔵の大型液晶ディスプ
レイを実現する為に、低温で形成でき、且つスピードの
速い多結晶シリコン型薄膜トランジスタを提供する事に
ある。
本発明は、ソース・ドレイン領域と、前記ソース・ド
レイン領域の間に配置さあれたチャネル領域と、ゲート
絶縁膜を介して前記チャネル領域に対向配置されたゲー
ト電極とを有する薄膜トランジスタの製造方法におい
て、前記ゲート絶縁膜はCVD法により形成されてなり、
前記ゲート電極の形成方法は不純物を添加したアモルフ
ァス・シリコン薄膜をプラズマCVDにより350℃以下で形
成した後、350℃以下のプラズマ雰囲気にさらして前記
アモルファス・シリコン薄膜中の不純物を活性化する工
程を含むことを特徴とする。
レイン領域の間に配置さあれたチャネル領域と、ゲート
絶縁膜を介して前記チャネル領域に対向配置されたゲー
ト電極とを有する薄膜トランジスタの製造方法におい
て、前記ゲート絶縁膜はCVD法により形成されてなり、
前記ゲート電極の形成方法は不純物を添加したアモルフ
ァス・シリコン薄膜をプラズマCVDにより350℃以下で形
成した後、350℃以下のプラズマ雰囲気にさらして前記
アモルファス・シリコン薄膜中の不純物を活性化する工
程を含むことを特徴とする。
本発明は、さらに前記アモルファス・シリコン薄膜中
の不純物を活性する工程において、前記ソース・ドレイ
ン領域のシリコン薄膜中の不純物の活性化も同時に行う
ことを特徴とする。
の不純物を活性する工程において、前記ソース・ドレイ
ン領域のシリコン薄膜中の不純物の活性化も同時に行う
ことを特徴とする。
従来、セルフ・アラインプロセスを行なう場合、ゲー
ト絶縁膜形成後に於ける350℃以上の工程として、ゲー
ト電極材料である多結晶シリコン膜の堆積工程と、ソー
ス・ドレイン形成の為の不純物の活性化工程があった。
本発明によれば、ゲート電極材料にプラズマCVDにより
形成したアモルファス・シリコン膜を用い、またソース
・ドレイン領域、及びゲート電極部の不純物活性化をプ
ラズマ照射で行なう事によって、各々の工程に必要な温
度を350℃以下低減にできる。これは、ゲート酸化膜にC
VD法により形成したシリコン酸化膜を用いても、トラン
ジスタ特性の劣化を起こさずにセルファライン・プロセ
スを採用できる事を示す。
ト絶縁膜形成後に於ける350℃以上の工程として、ゲー
ト電極材料である多結晶シリコン膜の堆積工程と、ソー
ス・ドレイン形成の為の不純物の活性化工程があった。
本発明によれば、ゲート電極材料にプラズマCVDにより
形成したアモルファス・シリコン膜を用い、またソース
・ドレイン領域、及びゲート電極部の不純物活性化をプ
ラズマ照射で行なう事によって、各々の工程に必要な温
度を350℃以下低減にできる。これは、ゲート酸化膜にC
VD法により形成したシリコン酸化膜を用いても、トラン
ジスタ特性の劣化を起こさずにセルファライン・プロセ
スを採用できる事を示す。
以上の事から、低温で形成可能で、且つゲート電極−
ソース・ドレイン間の寄生容量が少なく、動作スピード
の速い薄膜トランジスタが実現でき、ドライバー内蔵の
大型液晶ディスプレイを可能にした。
ソース・ドレイン間の寄生容量が少なく、動作スピード
の速い薄膜トランジスタが実現でき、ドライバー内蔵の
大型液晶ディスプレイを可能にした。
以下実施例に基づいて本発明を詳しく説明する。
第１図は本発明による薄膜トランジスタを示す断面構
造図（第１図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の一例である。ガラス、石英、サファイ
ア等の絶縁基板101上に多結晶シリコン、非結晶シリコ
ン等のシリコン薄膜からなるパターン102及び103を形成
する。両者上側に接して、かつこの両者を結ぶ様に多結
晶シリコン膜からなるパターン104を設ける。次にこれ
ら全体をCVD法により形成したシリコン酸化膜等の絶縁
膜から成るゲート絶縁膜105で被覆し、この上にプラズ
マCVD法により350℃以下で形成した、不純物を添加した
アモルファス・シリコン層から成るゲート電極106を形
成する。（第１図（ａ）参照） 続いて、ゲート電極106をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域107及
びドレイン領域108を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極106、ソ
ース領域107及びドレイン領域108中の不純物を活性化す
る。（第１図（ｂ）参照） 後は通常の工程に従って層間絶縁膜109の堆積、コン
タクト・ホール110の開口、金属、透明導電膜等から成
るソース電極111、同じくドレイン電極112をそれぞれソ
ース領域107、ドレイン領域108に接続して本発明による
薄膜トランジスタが完成する。（第１図（ｃ）参照） （発明の他の実施例２） 第４図は本発明による薄膜トランジスタを示す断面構
造図（第４図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の他の実施例である。ガラス、石英、サ
ファイア等の絶縁基板401上に不純物を添加した多結晶
シリコン、非結晶シリコン等のシリコン薄膜からなるパ
ターン402及び403を形成する。両者上側に接して、かつ
この両者を結ぶ様に非結晶シリコン膜をレーザー・アニ
ールして形成した多結晶シリコン膜からなるパターン40
4を設ける。次にこれら全体をCVD法により形成したシリ
コン酸化膜等の絶縁膜から成るゲート絶縁膜405で被覆
し、この上にプラズマCVD法により350℃以下で形成し
た、不純物を添加したアモルファス・シリコン層から成
るゲート電極406を形成する。（第４図（ａ）参照） 続いて、ゲート電極406をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域407及
びドレイン領域408を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極406、ソ
ース領域407及びドレイン領域408中の不純物を活性化す
る。（第４図（ｂ）参照） 後は通常の工程に従って層間絶縁膜409の堆積、コン
タクト・ホール410の開口、金属、透明導電膜等から成
るソース電極411、同じくドレイン電極412をそれぞれソ
ース領域407、ドレイン領域408に接続して本発明による
薄膜トランジスタが完成する。（第４図（ｃ）参照） （発明の他の実施例３） 第５図は本発明による薄膜トランジスタを示す断面構
造図（第５図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の他の実施例である。
造図（第１図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の一例である。ガラス、石英、サファイ
ア等の絶縁基板101上に多結晶シリコン、非結晶シリコ
ン等のシリコン薄膜からなるパターン102及び103を形成
する。両者上側に接して、かつこの両者を結ぶ様に多結
晶シリコン膜からなるパターン104を設ける。次にこれ
ら全体をCVD法により形成したシリコン酸化膜等の絶縁
膜から成るゲート絶縁膜105で被覆し、この上にプラズ
マCVD法により350℃以下で形成した、不純物を添加した
アモルファス・シリコン層から成るゲート電極106を形
成する。（第１図（ａ）参照） 続いて、ゲート電極106をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域107及
びドレイン領域108を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極106、ソ
ース領域107及びドレイン領域108中の不純物を活性化す
る。（第１図（ｂ）参照） 後は通常の工程に従って層間絶縁膜109の堆積、コン
タクト・ホール110の開口、金属、透明導電膜等から成
るソース電極111、同じくドレイン電極112をそれぞれソ
ース領域107、ドレイン領域108に接続して本発明による
薄膜トランジスタが完成する。（第１図（ｃ）参照） （発明の他の実施例２） 第４図は本発明による薄膜トランジスタを示す断面構
造図（第４図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の他の実施例である。ガラス、石英、サ
ファイア等の絶縁基板401上に不純物を添加した多結晶
シリコン、非結晶シリコン等のシリコン薄膜からなるパ
ターン402及び403を形成する。両者上側に接して、かつ
この両者を結ぶ様に非結晶シリコン膜をレーザー・アニ
ールして形成した多結晶シリコン膜からなるパターン40
4を設ける。次にこれら全体をCVD法により形成したシリ
コン酸化膜等の絶縁膜から成るゲート絶縁膜405で被覆
し、この上にプラズマCVD法により350℃以下で形成し
た、不純物を添加したアモルファス・シリコン層から成
るゲート電極406を形成する。（第４図（ａ）参照） 続いて、ゲート電極406をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域407及
びドレイン領域408を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極406、ソ
ース領域407及びドレイン領域408中の不純物を活性化す
る。（第４図（ｂ）参照） 後は通常の工程に従って層間絶縁膜409の堆積、コン
タクト・ホール410の開口、金属、透明導電膜等から成
るソース電極411、同じくドレイン電極412をそれぞれソ
ース領域407、ドレイン領域408に接続して本発明による
薄膜トランジスタが完成する。（第４図（ｃ）参照） （発明の他の実施例３） 第５図は本発明による薄膜トランジスタを示す断面構
造図（第５図（ｃ）参照）とそれを実現する為の工程を
示す工程断面図の他の実施例である。
ガラス、石英、サファイア等の絶縁基板501上に多結
晶シリコン薄膜からなるパターン502を形成する。次に
これら全体をCVD法により形成したシリコン酸化膜等の
絶縁膜から成るゲート絶縁膜503で被覆し、この上にプ
ラズマCVD法により350℃以下で形成した、不純物を添加
したアモルファス・シリコン層から成るゲート電極504
を形成する。（第５図（ａ）参照） 続いて、ゲート電極504をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域505及
びドレイン領域506を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極504、ソ
ース領域505及びドレイン領域506中の不純物を活性化す
る。（第５図（ｂ）参照） 後は通常の工程に従って層間絶縁膜507の堆積、コン
タクト・ホール508の開口、金属、透明導電膜等から成
るソース電極509、同じくドレイン電極510をそれぞれソ
ース領域505、ドレイン領域506に接続して本発明による
薄膜トランジスタが完成する。（第５図（ｃ）参照） 以上本発明を実現するための実施例はゲート電極材料
にプラズマCVD法により350℃以下で形成した、不純物を
添加したアモルファス・シリコン層を用いたが、これが
プラズマCVD法により350℃以下で形成した、不純物を添
加していないアモルファス・シリコン層を堆積した後、
ドナー域はアクセプタとなる不純物をイオン注入法やイ
オン・ドーピング法等による添加ものであっても本発明
の主旨を逸脱しない。
晶シリコン薄膜からなるパターン502を形成する。次に
これら全体をCVD法により形成したシリコン酸化膜等の
絶縁膜から成るゲート絶縁膜503で被覆し、この上にプ
ラズマCVD法により350℃以下で形成した、不純物を添加
したアモルファス・シリコン層から成るゲート電極504
を形成する。（第５図（ａ）参照） 続いて、ゲート電極504をマスクとし、ドナー或はア
クセプタとなる不純物をイオン注入法やイオン・ドーピ
ング法等により添加して自己整合的にソース領域505及
びドレイン領域506を形成する。この後、たとえば水素
プラズマ雰囲気にさらす事によってゲート電極504、ソ
ース領域505及びドレイン領域506中の不純物を活性化す
る。（第５図（ｂ）参照） 後は通常の工程に従って層間絶縁膜507の堆積、コン
タクト・ホール508の開口、金属、透明導電膜等から成
るソース電極509、同じくドレイン電極510をそれぞれソ
ース領域505、ドレイン領域506に接続して本発明による
薄膜トランジスタが完成する。（第５図（ｃ）参照） 以上本発明を実現するための実施例はゲート電極材料
にプラズマCVD法により350℃以下で形成した、不純物を
添加したアモルファス・シリコン層を用いたが、これが
プラズマCVD法により350℃以下で形成した、不純物を添
加していないアモルファス・シリコン層を堆積した後、
ドナー域はアクセプタとなる不純物をイオン注入法やイ
オン・ドーピング法等による添加ものであっても本発明
の主旨を逸脱しない。
また上記の説明ではゲート電極中の不純物の活性化
と、ソース領域及びドレイン領域中の不純物の活性化を
同時に行なっているが、これを別々に行なっても本発明
の主旨を逸脱しない。
と、ソース領域及びドレイン領域中の不純物の活性化を
同時に行なっているが、これを別々に行なっても本発明
の主旨を逸脱しない。
加えて、上記の説明ではソース領域及びドレイン領域
及びドレイン領域上にはゲート絶縁膜が被っているが、
ゲート電極形成後ゲート電極をマスクにして選択的にゲ
ート絶縁膜のエッチングを行なって、ソース領域及びド
レイン領域を露出させてから不純物の活性化を行なって
も本発明の主旨を逸脱しない。
及びドレイン領域上にはゲート絶縁膜が被っているが、
ゲート電極形成後ゲート電極をマスクにして選択的にゲ
ート絶縁膜のエッチングを行なって、ソース領域及びド
レイン領域を露出させてから不純物の活性化を行なって
も本発明の主旨を逸脱しない。
更に、上記の説明ではゲート電極、ソース領域及びド
レイン領域中の不純物の活性化を水素プラズマ雰囲気中
で行なっているが、これがたとえばアルゴン・プラズマ
雰囲気等であっても本発明の主旨を逸脱しない。
レイン領域中の不純物の活性化を水素プラズマ雰囲気中
で行なっているが、これがたとえばアルゴン・プラズマ
雰囲気等であっても本発明の主旨を逸脱しない。
以上述べたように本発明によると、従来不可能であっ
たゲート酸化膜をCVD法により形成し、且つセルファラ
イン・プロセスを採用した薄膜トランジスタを形成する
事ができる。
たゲート酸化膜をCVD法により形成し、且つセルファラ
イン・プロセスを採用した薄膜トランジスタを形成する
事ができる。
これにより、低温で形成可能で、且つゲート電極−ソ
ース・ドレイン間の寄生容量が少なく、動作スピードの
速い薄膜トランジスタが実現でき、ドライバー内蔵の大
型液晶ディスプレイを可能にした。また、それだけに留
まらず、イメージセンサー等薄膜トランジスタを用いた
全ての分野に応用できるものである。
ース・ドレイン間の寄生容量が少なく、動作スピードの
速い薄膜トランジスタが実現でき、ドライバー内蔵の大
型液晶ディスプレイを可能にした。また、それだけに留
まらず、イメージセンサー等薄膜トランジスタを用いた
全ての分野に応用できるものである。
第１図は本発明に於ける薄膜トランジスタの断面構造の
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例を示
す図。 第３図はゲート酸化膜をCVD法により形成した場合、こ
の後の熱工程によって薄膜トランジスタの特性が劣化し
て行く事を示すグラフ。 第４図，第５図は本発明に於ける薄膜トランジスタを実
現する実施例を示す工程断面図。 図において、 101,201,401,501……基板 102,103,104,402,403,404,502……シリコンパターン 105,205,405,503……ゲート絶縁膜 106,206,406,504……ゲート電極 107,202,407,505……ソース領域 108,203,408,506……ドレイン領域 204……チャンネル領域 109,207,409,507……層間絶縁膜 110,210,410,508……コンタクト・ホール 111,208,411,509……ソース電極 112,209,412,510……ドレイン電極
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例を示
す図。 第３図はゲート酸化膜をCVD法により形成した場合、こ
の後の熱工程によって薄膜トランジスタの特性が劣化し
て行く事を示すグラフ。 第４図，第５図は本発明に於ける薄膜トランジスタを実
現する実施例を示す工程断面図。 図において、 101,201,401,501……基板 102,103,104,402,403,404,502……シリコンパターン 105,205,405,503……ゲート絶縁膜 106,206,406,504……ゲート電極 107,202,407,505……ソース領域 108,203,408,506……ドレイン領域 204……チャンネル領域 109,207,409,507……層間絶縁膜 110,210,410,508……コンタクト・ホール 111,208,411,509……ソース電極 112,209,412,510……ドレイン電極
Claims (2)
- 【請求項１】ソース・ドレイン領域と、前記ソース・ド
レイン領域の間に配置されたチャネル領域と、ゲート絶
縁膜を介して前記チャネル領域に対向配置されたゲート
電極とを有する薄膜トランジスタの製造方法において、 前記ゲート絶縁膜はCVD法により形成されてなり、 前記ゲート電極の形成方法は不純物を添加したアモルフ
ァス・シリコン薄膜をプラズマCVDにより350℃以下で形
成した後、350℃以下のプラズマ雰囲気にさらして前記
アモルファス・シリコン薄膜中の不純物を活性化する工
程を含むことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】前記アモルファス・シリコン薄膜中の不純
物を活性する工程において、前記ソース・ドレイン領域
のシリコン薄膜中の不純物の活性化も同時に行うことを
特徴とする請求項１に記載の薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24491690A JP3147365B2 (ja) | 1990-09-14 | 1990-09-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24491690A JP3147365B2 (ja) | 1990-09-14 | 1990-09-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124879A JPH04124879A (ja) | 1992-04-24 |
| JP3147365B2 true JP3147365B2 (ja) | 2001-03-19 |
Family
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