JP3142755B2

JP3142755B2 - スイッチング電源回路

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Publication number: JP3142755B2
Application number: JP07256566A
Authority: JP
Inventors: 克己因幡; 健二八村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-10-03
Filing date: 1995-10-03
Publication date: 2001-03-07
Anticipated expiration: 2015-10-03
Also published as: JPH0998571A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＤＣ−Ｄ
Ｃコンバータなどで好適に実施されるスイッチング電源
回路に関する。

【０００２】

【従来の技術】携帯形小形電子機器などに用いられ、商
用交流を整流・平滑化して得られた直流電流またはバッ
テリからの直流電流を高周波でスイッチングし、小形の
変圧器で、所望とする電圧に高効率に変圧するようにし
たスイッチング電源回路が広く用いられている。

【０００３】また、このような携帯形小型電子機器で
は、待機時などの軽負荷時における消費電力の低減が要
望されており、たとえばスイス国における電子機器のガ
イドラインでは、前記待機時の消費電力が、１９９６年
末には６Ｗ以下、１９９８年末には３Ｗ以下とすること
が掲げられている。

【０００４】図７は、そのような低消費電力化を実現す
る典型的な従来技術のスイッチング電源回路５１の電気
的構成を示すブロック図である。このスイッチング電源
回路５１には、メインコンバータ５０と、サブコンバー
タ５０ａとの２つのコンバータが設けられている。商用
交流電源などに接続される入力端子Ｔ１，Ｔ２からの入
力交流電流は、ダイオードブリッジなどから成る整流回
路５２で整流された後、平滑コンデンサ５３で平滑化さ
れて電源ライン５４，５５間に出力される。

【０００５】メインコンバータ５０において、前記電源
ライン５４，５５間には、パルストランス５６の１次巻
線およびスイッチング素子５７から成る直列回路が介在
されており、スイッチング素子５７が制御回路５８から
のゲートパルスによって導通／遮断制御される。これに
よって、前記スイッチング素子５７の遮断時にパルスト
ランス５６の２次巻線に誘導起電圧が発生し、その起電
圧による電流が、ダイオード５９および平滑コンデンサ
６０で整流・平滑化されて、電源ライン６１，６２から
出力端子Ｔ３，Ｔ４へそれぞれ出力される。

【０００６】サブコンバータ５０ａは、前記メインコン
バータ５０と同様に構成されており、類似し、対応する
部分には同一の参照符号に添字ａを付して示し、その説
明を省略する。前記メインコンバータ５０の制御回路５
８は、負荷状態検出回路６３によって制御されており、
この負荷状態検出回路６３は、出力端子Ｔ３，Ｔ４間の
端子間電圧から負荷状態を検出し、該端子間電圧が予め
規定される電圧以上となることによって軽負荷状態を判
定し、その軽負荷状態で制御回路５８によるスイッチン
グ素子５７のスイッチング動作を停止させる。

【０００７】こうして、待機時などの軽負荷状態でのメ
インコンバータ５０の動作を休止し、該メインコンバー
タ５０での損失を低減することによって、低消費電力化
が図られている。

【０００８】

【発明が解決しようとする課題】上述のような従来技術
では、メインコンバータ５０と、サブコンバータ５０ａ
との２つのコンバータが必要となりコストが嵩むととも
に、実装面積も大きくなってしまうという問題がある。

【０００９】本発明の目的は、低コスト化および省スペ
ース化を図ることができるスイッチング電源回路を提供
することである。

【００１０】

【課題を解決するための手段】請求項１の発明に係るス
イッチング電源回路は、変圧器の１次電流をスイッチン
グ素子でスイッチングし、所望とする電圧の２次電流を
得るようにしたスイッチング電源回路において、スイッ
チング電源回路の出力端子の負荷状態を検出する負荷状
態検出手段と、発振回路と、前記発振回路からの発振信
号の周期で、前記負荷状態検出手段からの負荷状態に対
応したフィードバック電圧と第１の基準電圧とのうち、
いずれか低い方の電圧に対応したパルス幅のパルスで、
前記スイッチング素子を制御するパルス幅変調比較器
と、前記負荷状態が軽負荷状態であることを検出する第
２の基準電圧と前記フィードバック電圧とを比較し、当
該フィードバック電圧が第２の基準電圧よりも小さいと
きには、大きいときに比べて前記発振回路の発振周波数
を低下させる発振周波数低下手段とを含み、軽負荷とな
って、前記フィードバック電圧が低下し、前記第１の基
準電圧未満となると、前記パルス幅変調比較器が、前記
パルス幅を前記フィードバック電圧に対応した短い値に
することで、定電圧動作することを特徴とする。

【００１１】上記の構成によれば、ＤＣ−ＤＣコンバー
タなどとして用いられるスイッチング電源回路におい
て、損失の大きな要因であるスイッチング素子やその制
御回路での損失を、軽負荷時には該スイッチング素子の
スイッチング周波数を低下することによって低減する。

【００１２】したがって、複数のコンバータ回路を設け
ておき、負荷状態に応じて選択的に使用するなどの煩雑
な構造は必要なく、単一のコンバータ回路で、定常負荷
から軽負荷まで対応することができ、低消費電力化を、
低コストな回路構成で、かつ省スペースに実現すること
ができる。

【００１３】さらに、定常負荷と軽負荷との２つの負荷
状態に対応してスイッチング周波数を切換えるだけであ
るので、たとえば発振回路の時定数を２種類に切換える
ことによって実現することができ、または発振回路への
バイアス電流を２種類に切換えることによって実現する
ことができ、簡便な回路構成で実現することができる。

【００１４】また請求項２の発明に係るスイッチング電
源回路では、前記スイッチング素子は、パワーＭＯＳＦ
ＥＴから成り、該スイッチング素子と発振回路と発振周
波数低下手段とは１パッケージで封止されることを特徴
とする。

【００１５】上記の構成によれば、さらに実装面積を小
さくすることができる。

【００１６】

【発明の実施の形態】本発明の実施の一形態について、
図１〜図５に基づいて説明すれば以下のとおりである。

【００１７】図１は、本発明の実施の一形態を示すスイ
ッチング電源回路１の電気的構成を示すブロック図であ
る。商用交流電源などに接続される入力端子Ｐ１，Ｐ２
からの入力交流電流は、ダイオードブリッジなどから成
る整流回路２で整流された後、平滑コンデンサＣ１で平
滑化されて、電源ライン３，４間に出力される。前記電
源ライン３，４間には、パルストランス５の１次巻線５
ａおよびＮチャネル型のパワーＭＯＳＦＥＴから成るス
イッチング素子Ｑ１から成る直列回路が介在されてお
り、スイッチング素子Ｑ１が制御回路６からのゲートパ
ルスによって導通／遮断制御される。これによって、前
記スイッチング素子Ｑ１の遮断時にパルストランス５の
２次巻線５ｂに誘導起電圧が発生し、その起電圧による
電流が、ダイオードＤ１および平滑コンデンサＣ２で整
流・平滑化されて、電源ライン８，９から出力端子Ｐ
３，Ｐ４へそれぞれ出力される。

【００１８】前記電源ライン３，４間にはまた、ダイオ
ードＤ２と、プルアップ抵抗Ｒ１と、フォトトランジス
タＱ２とから成る直列回路が介在されている。前記プル
アップ抵抗Ｒ１と、フォトトランジスタＱ２との接続点
１０の電位は、発振周波数低下回路１１に入力されると
ともに、ＰＷＭ比較器１２の入力端子Ｆ２に入力されて
いる。前記ＰＷＭ比較器１２の入力端子Ｆ１には、前記
発振周波数低下回路１１によって発振周波数が制御され
る発振回路１３からの発振信号が入力されており、また
ＰＷＭ比較器１２の入力端子Ｆ３には、基準電圧源１４
によって発生された基準電圧Ｖｒｅｆ１が入力される。
このＰＷＭ比較器１２は、前記発振回路１３からの発振
信号の周期で、かつ入力端子Ｆ２，Ｆ３への入力電圧の
うち、いずれか低い方の電圧に対応したパルス幅のゲー
トパルスを出力し、このゲートパルスは前記制御回路６
を介して、スイッチング素子Ｑ１のゲートに入力され
る。

【００１９】スイッチング素子Ｑ１と、前記制御回路
６、発振周波数低下回路１１、ＰＷＭ比較器１２および
発振回路１３等の前記スイッチング素子Ｑ１の制御回路
は、図２で示すように１パッケージで封止され、コンバ
ータ１５を構成している。

【００２０】図２は、前記コンバータ１５の構造を示す
図である。前記制御回路６、発振周波数低下回路１１、
ＰＷＭ比較器１２および発振回路１３などは集積回路チ
ップ１６内に形成されており、この集積回路チップ１６
は、セラミック基板１７に搭載されている。前記集積回
路チップ１６を搭載したセラミック基板１７および前記
スイッチング素子Ｑ１は、樹脂などで一体に封止されて
いる。

【００２１】ＭＯＳＦＥＴ（金属酸化膜半導体）で実現
されるスイッチング素子Ｑ１において、前記パルストラ
ンス５の１次巻線５ａに接続されるドレインは、リード
フレーム１８から端子Ｋ１に接続されている。また、端
子Ｋ２には前記スイッチング素子Ｑ１のソースおよびコ
ンバータ１５の接地ラインが接続され、端子Ｋ３には図
１において図示しない過電流検出回路などからの制御回
路６への入力信号が入力される。さらにまた、端子Ｋ４
は前記フォトトランジスタＱ２のコレクタに接続され、
端子Ｋ５は電源ライン３に接続される。

【００２２】一方、前記電源ライン８，９間には、負荷
状態検出回路２０が設けられている。この負荷状態検出
回路２０は、前記電源ライン８，９間の線間電圧に対応
して、ダイオードＤ３のカソード電流を制御する。前記
ダイオードＤ３と前記フォトトランジスタＱ２とは対を
成してフォトカプラを構成しており、したがって出力端
子Ｐ３，Ｐ４間の出力電圧、すなわち負荷状態に対応し
たフィードバック電圧が前記接続点１０に印加されるこ
とになる。

【００２３】軽負荷となって前記出力電圧が上昇する
と、ダイオードＤ３を流れる電流が増加し、したがって
フォトトランジスタＱ２を流れる電流が増加して前記フ
ィードバック電圧が低下し、前記基準電圧源１４による
基準電圧Ｖｒｅｆ１、たとえば２．８Ｖ未満となると、
前記ＰＷＭ比較器１２から前記スイッチング素子Ｑ１へ
のゲートパルスのパルス幅が前記フィードバック電圧に
対応した短い値となり、こうして定電圧動作が実現され
る。

【００２４】図３は、前記発振回路１３および発振周波
数低下回路１１の具体的構成を示す電気回路図である。
発振回路１３は、比較器３４，３５と、定電流源３６，
３７；３８，３９と、分圧抵抗Ｒ１１，Ｒ１２，Ｒ１３
と、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４と、
コンデンサＣ１１とを備えて構成されている。ハイレベ
ルの電圧Ｖｓが印加される電源ライン４０と接地ライン
との間には、分圧抵抗Ｒ１１〜Ｒ１３の直列回路が介在
されている。分圧抵抗Ｒ１１とＲ１２との接続点は、そ
れぞれ比較器３４の反転入力端子および比較器３５の非
反転入力端子に接続されている。また、比較器３４の非
反転入力端子および比較器３５の反転入力端子には、前
記ＰＷＭ比較器１２へ出力される発振信号が入力されて
いる。分圧抵抗Ｒ１３には並列にバイパストランジスタ
Ｑ１１が設けられており、このバイパストランジスタＱ
１１は、比較器３４によって導通／遮断制御される。比
較器３５の出力は、バイパストランジスタＱ１２のベー
スに与えられる。

【００２５】前記電源ライン４０と接地ラインとの間に
は、定電流源３６と、トランジスタＱ１３との直列回路
が介在されている。定電流源３６にはまた、並列に定電
流源３７が設けられており、この定電流源３７は、前記
発振周波数低下回路１１内のトランジスタＱ１６によっ
て選択的に接続される。トランジスタＱ１３は、トラン
ジスタＱ１４と対を成し、カレントミラー回路を構成す
る。トランジスタＱ１３，Ｑ１４のベースは、トランジ
スタＱ１３のコレクタおよび前記定電流源３６に接続さ
れるとともに、前記バイパストランジスタＱ１２のコレ
クタに接続される。したがって、バイパストランジスタ
Ｑ１２が導通すると、これらトランジスタＱ１３，Ｑ１
４は遮断する。トランジスタＱ１４はコンデンサＣ１１
と並列に設けられており、このコンデンサＣ１１へは、
定電流源３８を介して前記電源ライン４０から充電電流
が供給される。定電流源３８にはまた、並列に定電流源
３９が設けられており、この定電流源３９は、前記トラ
ンジスタＱ１６と同様に、前記発振周波数低下回路１１
内のトランジスタＱ１５によって選択的に接続される。

【００２６】前記発振周波数低下回路１１において、前
記トランジスタＱ１５，Ｑ１６は、前記接続点１０の電
位、すなわち前記フィードバック電圧が、基準電圧源３
１によって設定される基準電圧Ｖｒｅｆ１１、たとえば
４Ｖ以上となると、比較器３２によって導通される。

【００２７】たとえば、前記電圧Ｖｓは４Ｖに選ばれて
おり、分圧抵抗Ｒ１１，Ｒ１２，Ｒ１３はそれぞれ９．
６８ｋΩ、２．３２ｋΩ、１８ｋΩに選ばれている。し
たがって、比較器３４は、バイパストランジスタＱ１１
が遮断している状態で該発振回路１３の出力電圧、すな
わちコンデンサＣ１１の端子電圧が、（Ｒ１２＋Ｒ１３）・Ｖｓ／（Ｒ１１＋Ｒ１２＋Ｒ１３）＝（２．３２＋１８）・４／（９．６８＋２．３２＋１８）＝２．７１Ｖとなると、ハイレベルの出力を導出し、バイパストラン
ジスタＱ１１を導通する。

【００２８】こうして、一旦、バイパストランジスタＱ
１１が導通すると、前記出力電圧が前記２．７１Ｖから
低下しても、Ｒ１２・Ｖｓ／（Ｒ１１＋Ｒ１２＋Ｒ１３）＝２．３２・４／（９．６８＋２．３２＋１８）＝０．８Ｖまでは該バイパストランジスタＱ１１は導通しており、
前記０．８Ｖとなると、該バイパストランジスタＱ１１
は遮断して、再び２．７１Ｖとなるまでは遮断したまま
となる。

【００２９】一方、前記比較器３５からは、前記比較器
３４とは反対の、すなわち前記出力電圧が上昇し、２．
７１Ｖまではハイレベルの出力が導出され、したがって
トランジスタＱ１２は導通しており、前記２．７１Ｖと
なると前記０．８Ｖに下降するまではローレベルの出力
を導出し、バイパストランジスタＱ１２は遮断してい
る。

【００３０】ここで、前記定電流源３８の電流量は、Ｉ
０、たとえば５．２μＡに設定されており、これに対し
て定電流源３９の電流量は、Ｉ１、たとえば１０．４μ
Ａに設定されている。また、定電流源３６の電流量は２
Ｉ０＝１０．４μＡに選ばれており、定電流源３７の電
流量は２Ｉ１＝２０．８μＡに選ばれている。さらにま
た、コンデンサＣ１１の静電容量は、３１ｐＦに選ばれ
ている。

【００３１】したがって、トランジスタＱ１５，Ｑ１６
が導通している状態で、バイパストランジスタＱ１２が
遮断していると、トランジスタＱ１４が遮断し、コンデ
ンサＣ１１は定電流源３８，３９によって、電流量Ｉ０
＋Ｉ１で充電される。したがって、その端子電圧、すな
わち該発振回路１３の出力電圧は、変化時間をｔとする
と、ｔ＝ΔＶ・Ｃ１１／（Ｉ１＋Ｉ０）＝（２．７１−０．８）×３１×１０^-12／（１０．４＋５．２）×１０^-6 ＝５（μｓｅｃ）となり、０．８Ｖから２．７１Ｖへ５μｓｅｃで上昇す
る。

【００３２】これに対して、バイパストランジスタＱ１
２が導通すると、トランジスタＱ１４が導通し、コンデ
ンサＣ１１は、定電流源３８，３９によって、電流量Ｉ
０＋Ｉ１で充電されつつ、かつ定電流源３６，３７の和
の電流量２（Ｉ０＋Ｉ１）で放電されることになる。し
たがって、上式から、２．７１Ｖから０．８Ｖへ５μｓ
ｅｃで低下することになる。

【００３３】このようにして、発振回路１３は、トラン
ジスタＱ１５，Ｑ１６が導通している状態で、図４
（ａ）で示すように、１０μｓｅｃ周期、すなわち１０
０ｋＨｚで、０．８Ｖ〜２．７１Ｖの範囲の三角波を発
振する。

【００３４】これに対して、トランジスタＱ１５，Ｑ１
６が遮断している発振周波数の低下時には、上記式にお
けるＩ１＝０となり、図４（ｂ）で示すように、ｔ＝１
５μｓｅｃ、すなわち３３ｋＨｚで発振する三角波を出
力することになる。

【００３５】したがって、発振回路１３の発振周波数
は、定常負荷時には前記１００ｋＨｚとなり、軽負荷と
なって前記出力電圧が上昇し、前記フィードバック電圧
が基準電圧Ｖｒｅｆ１１未満となると、３３ｋＨｚとな
る。

【００３６】図５は、出力端子Ｐ３，Ｐ４からの出力電
流、すなわち負荷状態の変化に対する消費電力の変化を
計測した本件発明者の実験結果を示すグラフである。こ
の図５において、参照符α１は発振周波数低下回路１１
を設けていない場合を示し、参照符α２は、前記発振周
波数低下回路１１を設けている場合を示し、かつ該発振
周波数低下回路１１を出力電流が０．５Ａにおいて動作
させている。

【００３７】このようにして、発振回路１３および発振
周波数低下回路１１は、定常負荷状態よりも軽負荷状態
でスイッチング素子Ｑ１へのゲートパルスの発振周波数
を低下するので、該スイッチング素子Ｑ１のスイッチン
グ周波数に比例して増大するコンバータ１５の損失を低
減し、低消費電力化を図ることができる。また、このよ
うな低消費電力化を、単一のコンバータ１５で実現する
ことができ、低コスト化および省スペース化を図ること
ができる。さらにまた、前記図２で示すように、スイッ
チング素子Ｑ１と発振周波数低下回路１１および発振回
路１３などのスイッチング素子Ｑ１の制御用の回路とを
コンバータ１５として、１パッケージで封止して構成す
るので、さらに省スペース化を図ることができる。

【００３８】本発明の実施例の他の形態について、図６
に基づいて説明すれば以下のとおりである。

【００３９】図６は、本発明の実施例の他の形態の発振
周波数低下回路４１と、それに関連する発振回路１３の
具体的構成を示す電気回路図である。この発振周波数低
下回路４１では、前記フィードバック電圧は、差動増幅
器４２の反転入力端子に入力される。差動増幅器４２の
出力は、抵抗Ｒ１４，Ｒ１５を介して正帰還されるとと
もに、抵抗Ｒ１６，Ｒ１７をそれぞれ介して前記トラン
ジスタＱ１５，Ｑ１６のベースに入力される。トランジ
スタＱ１５のエミッタは、抵抗Ｒ１８を介して前記コン
デンサＣ１１へ充電電流を供給する。トランジスタＱ１
６のエミッタは、抵抗Ｒ１９を介して前記トランジスタ
Ｑ１３のコレクタへ電流を供給する。

【００４０】したがって、軽負荷状態となって前記出力
電圧が上昇し、フィードバック電圧が低下する程、差動
増幅器４２の出力電圧が低下し、トランジスタＱ１５，
Ｑ１６に流れる電流Ｉ１ａ，２Ｉ１ａがそれぞれ減少す
る。こうして、負荷状態に対応して、連続してリニアに
発振周波数を低下することができる。

【００４１】したがって、前述の発振周波数低下回路１
１では、小型化が可能であるのに対して、この発振周波
数低下回路４１では、負荷状態に対応して、きめ細かく
発振周波数を変化することができる。

【００４２】このように、上記の構成によれば、定常負
荷から軽負荷まで、負荷状態に対応してスイッチング周
波数が連続して変化されるので、負荷状態に対応したき
め細かなスイッチング周波数の制御を行うことができ、
スイッチング周波数の増加に伴って増加する損失を最小
限に抑えることができる。

【００４３】

【発明の効果】請求項１の発明に係るスイッチング電源
回路は、以上のように、ＤＣ−ＤＣコンバータなどとし
て用いられるスイッチング電源回路において、発振回路
からの発振信号の周期で、前記負荷状態検出手段からの
負荷状態に対応したフィードバック電圧と第１の基準電
圧とのうち、いずれか低い方の電圧に対応したパルス幅
のパルスで、前記スイッチング素子を制御するパルス幅
変調比較器と、前記負荷状態が軽負荷状態であることを
検出する第２の基準電圧と前記フィードバック電圧とを
比較し、当該フィードバック電圧が第２の基準電圧より
も小さいときには、大きいときに比べて前記発振回路の
発振周波数を低下させる発振周波数低下手段とを含み、
軽負荷となって、前記フィードバック電圧が低下し、前
記第１の基準電圧未満となると、前記パルス幅変調比較
器が、前記パルス幅を前記フィードバック電圧に対応し
た短い値にすることで、定電圧動作する。

【００４４】それゆえ、損失の大きな要因であるスイッ
チング素子やその制御回路での損失を、軽負荷時には該
スイッチング素子のスイッチング周波数を低下すること
によって低減するので、単一のコンバータ回路で、定常
負荷から軽負荷まで対応することができ、低消費電力化
を、低コストな回路構成で、かつ省スペースに実現する
ことができる。また、定常負荷と軽負荷との２つの負荷
状態に対応して、スイッチング周波数を切換えるだけで
あるので、簡便な回路構成で実現することができる。

【００４５】また請求項２の発明に係るスイッチング電
源回路は、以上のように、前記スイッチング素子がパワ
ーＭＯＳＦＥＴから成り、該スイッチング素子と発振回
路と発振周波数低下手段とを１パッケージで封止する。

【００４６】それゆえ、さらに実装面積を小さくするこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示すスイッチング電源
回路の電気的構成を示すブロック図である。

【図２】前記スイッチング電源回路におけるスイッチン
グ素子と発振周波数低下回路および発振回路などの前記
スイッチング素子の制御回路とを１パッケージで封止し
て構成されるコンバータの構成を示す図である。

【図３】図１で示すスイッチング電源回路に用いられる
発振回路および発振周波数低下回路の具体的構成を示す
電気回路図である。

【図４】前記発振周波数低下回路による発振回路の発振
周波数低下動作を説明するための波形図である。

【図５】本発明の効果を説明するための出力電流（負荷
状態）の変化に対する消費電力の変化を示す本件発明者
の実験結果のグラフである。

【図６】本発明の実施の他の形態の発振周波数低下回路
とそれに関連する発振回路の具体的構成を示す電気回路
図である。

【図７】典型的な従来技術のスイッチング電源回路の電
気的構成を示すブロック図である。

【符号の説明】

１スイッチング電源回路２整流回路５パルストランス６制御回路１１発振周波数低下回路（発振周波数低下手段）１２ＰＷＭ比較器（パルス幅変調比較器）１３発振回路２０負荷状態検出回路（負荷状態検出手段）３２比較器３４比較器３５比較器４１発振周波数低下回路Ｃ１平滑コンデンサＣ２平滑コンデンサＣ１１コンデンサＱ１スイッチング素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H03K 17/78

Claims

(57)【特許請求の範囲】

【請求項１】変圧器の１次電流をスイッチング素子でス
イッチングし、所望とする電圧の２次電流を得るように
したスイッチング電源回路において、スイッチング電源回路の出力端子の負荷状態を検出する
負荷状態検出手段と、発振回路と、前記発振回路からの発振信号の周期で、前記負荷状態検
出手段からの負荷状態に対応したフィードバック電圧と
第１の基準電圧とのうち、いずれか低い方の電圧に対応
したパルス幅のパルスで、前記スイッチング素子を制御
するパルス幅変調比較器と、前記負荷状態が軽負荷状態であることを検出する第２の
基準電圧と前記フィードバック電圧とを比較し、当該フ
ィードバック電圧が第２の基準電圧よりも小さいときに
は、大きいときに比べて前記発振回路の発振周波数を低
下させる発振周波数低下手段とを含み、軽負荷となって、前記フィードバック電圧が低下し、前
記第１の基準電圧未満となると、前記パルス幅変調比較
器が、前記パルス幅を前記フィードバック電圧に対応し
た短い値にすることで、定電圧動作するスイッチング電
源回路。
【請求項２】前記スイッチング素子は、パワーＭＯＳＦ
ＥＴから成り、該スイッチング素子と発振回路と発振周
波数低下手段とは１パッケージで封止されることを特徴
とする請求項１に記載のスイッチング電源回路。