JP3135316B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- C08K3/10—Metal compounds
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置における
電極部を中心とした構造とその製法に関するもので、特
にメモリセルを有する半導体装置におけるそのストレー
ジ電極を中心とした構成の平坦化に関するものである。
電極部を中心とした構造とその製法に関するもので、特
にメモリセルを有する半導体装置におけるそのストレー
ジ電極を中心とした構成の平坦化に関するものである。
【０００２】
【従来の技術】従来ＬＳＩは高集積化の要求により、現
状のＬＳＩと同等もしくはそれ以上の機能や特性を有し
かつより占有面積の小さな回路パターンを形成していく
事が必須技術となっている。ＬＳＩの基本的かつ代表的
な回路パターンであるメモリセルにおいても数多く繰り
返されて形成されるため、いかに１個の単位メモリセル
の占有面積を小さく形成する事ができるかが非常に重要
となっている。
状のＬＳＩと同等もしくはそれ以上の機能や特性を有し
かつより占有面積の小さな回路パターンを形成していく
事が必須技術となっている。ＬＳＩの基本的かつ代表的
な回路パターンであるメモリセルにおいても数多く繰り
返されて形成されるため、いかに１個の単位メモリセル
の占有面積を小さく形成する事ができるかが非常に重要
となっている。
【０００３】図３、図４に従来のスタック構造のメモリ
セル部パターンについて実例を示し説明する。３１に示
す領域はシリコン基板表面に形成されている素子領域、
３２は素子分離領域であり、例えば３０００〜８０００
Å程度のフィールド酸化膜及び図示はしないがその直下
の基板内に、素子分離用不純物拡散領域（チャンネルス
トッパ）で形成されている。３３は例えば１５００〜４
０００Å程度の膜厚を有するポリシリコン膜やタングス
テン（Ｗ），モリブデン（Ｍｏ），チタン（Ｔｉ）等の
高融点金属膜や、それら高融点金属膜とシリコン（Ｓ
ｉ）との共晶膜によって形成されたゲート電極パターン
であり、図示はしていないが、例えば１００〜３００Å
程度の非常に薄い酸化膜（ＳｉＯ2 膜）がゲート絶縁膜
として素子領域３１とゲート電極３３間に形成されてい
る。又、ゲート電極３３はフィールド酸化膜３２上にも
形成されており、図示はしないがとなり合う。メモリセ
ルにおいては素子領域３１上に形成されてゲート回路と
なる。
セル部パターンについて実例を示し説明する。３１に示
す領域はシリコン基板表面に形成されている素子領域、
３２は素子分離領域であり、例えば３０００〜８０００
Å程度のフィールド酸化膜及び図示はしないがその直下
の基板内に、素子分離用不純物拡散領域（チャンネルス
トッパ）で形成されている。３３は例えば１５００〜４
０００Å程度の膜厚を有するポリシリコン膜やタングス
テン（Ｗ），モリブデン（Ｍｏ），チタン（Ｔｉ）等の
高融点金属膜や、それら高融点金属膜とシリコン（Ｓ
ｉ）との共晶膜によって形成されたゲート電極パターン
であり、図示はしていないが、例えば１００〜３００Å
程度の非常に薄い酸化膜（ＳｉＯ2 膜）がゲート絶縁膜
として素子領域３１とゲート電極３３間に形成されてい
る。又、ゲート電極３３はフィールド酸化膜３２上にも
形成されており、図示はしないがとなり合う。メモリセ
ルにおいては素子領域３１上に形成されてゲート回路と
なる。
【０００４】３３’はゲート電極３３の側面に形成され
ているサイドウオールであり、例えばＣＶＤ（化学的気
相成長）法によって形成された酸化膜で作られている。
サイドウオール３３’は一般にＬＤＤ（Ｌｉｇｈｔｌｙ
−Ｄｏｐｅｄ−Ｄｒａｉｎ）と称されるＭＯＳＦＥＴの
形成に必要とされ、図示はしていないが、素子領域内に
不純物拡散領域が形成される際のマスキングとしても用
いられている。３４は例えば１０００〜４０００Å程度
の膜厚の酸化膜で形成されている第１の層間絶縁膜であ
って、３５に示す様にコンタクトパターン（以下セルコ
ンタクトと称す）が形成されている。３６は例えば５０
０〜４０００Å程度の膜厚を有するポリシリコン膜で形
成されたストレージ電極でありセルコンタクト３５を介
して素子領域３１と電気的な導通が得られている。
ているサイドウオールであり、例えばＣＶＤ（化学的気
相成長）法によって形成された酸化膜で作られている。
サイドウオール３３’は一般にＬＤＤ（Ｌｉｇｈｔｌｙ
−Ｄｏｐｅｄ−Ｄｒａｉｎ）と称されるＭＯＳＦＥＴの
形成に必要とされ、図示はしていないが、素子領域内に
不純物拡散領域が形成される際のマスキングとしても用
いられている。３４は例えば１０００〜４０００Å程度
の膜厚の酸化膜で形成されている第１の層間絶縁膜であ
って、３５に示す様にコンタクトパターン（以下セルコ
ンタクトと称す）が形成されている。３６は例えば５０
０〜４０００Å程度の膜厚を有するポリシリコン膜で形
成されたストレージ電極でありセルコンタクト３５を介
して素子領域３１と電気的な導通が得られている。
【０００５】一般にストレージ電極３６は電荷をたくわ
える機能を有しており、そのパターン面積が大きい程た
くわえられる電荷量も増し、回路動作上不良となってし
まうソフトエラーの発生頻度を抑えられる。さらに回路
動作上の信号を受けるべきセンスアンプ回路における動
作マージンも増加させる事が知られており、ストレージ
電極３６は可能なかぎり大きく形成する事が求められて
いる。しかしストレージ電極３６は下層に形成されたゲ
ート電極３３の段差上に形成される事になり、ストレー
ジ電極３６を形成する際のホトリソグラフィ工程におい
て以下に示す問題点を有している。
える機能を有しており、そのパターン面積が大きい程た
くわえられる電荷量も増し、回路動作上不良となってし
まうソフトエラーの発生頻度を抑えられる。さらに回路
動作上の信号を受けるべきセンスアンプ回路における動
作マージンも増加させる事が知られており、ストレージ
電極３６は可能なかぎり大きく形成する事が求められて
いる。しかしストレージ電極３６は下層に形成されたゲ
ート電極３３の段差上に形成される事になり、ストレー
ジ電極３６を形成する際のホトリソグラフィ工程におい
て以下に示す問題点を有している。
【０００６】
【発明が解決しようとする課題】図３（ｂ）にメモリセ
ルを上面から見た際の平面図を示す。
ルを上面から見た際の平面図を示す。
【０００７】この図のＡ部及びＢ部に示す箇所には、ゲ
ート電極３３によって段差が生じており、その段差低部
の箇所では、となり合う素子領域に形成されるべきスト
レージ電極３６との分離が困難となってしまう。ホトリ
ソグラフィ工程でのＡ部，Ｂ部に示す段差低部でストレ
ージ電極３６を形成する際の充分な分離解像を実現させ
ていくためには、やむをえず過剰露光処理を施こす事が
どうしても必要となってしまう。その過剰露光処理は、
ストレージ電極３６のパターン面積をより大きく形成し
たいものの実際にはやむをえず小さくなってしまう。
ート電極３３によって段差が生じており、その段差低部
の箇所では、となり合う素子領域に形成されるべきスト
レージ電極３６との分離が困難となってしまう。ホトリ
ソグラフィ工程でのＡ部，Ｂ部に示す段差低部でストレ
ージ電極３６を形成する際の充分な分離解像を実現させ
ていくためには、やむをえず過剰露光処理を施こす事が
どうしても必要となってしまう。その過剰露光処理は、
ストレージ電極３６のパターン面積をより大きく形成し
たいものの実際にはやむをえず小さくなってしまう。
【０００８】図３（ｂ）のＡ部，やＢ部に示す箇所での
ストレージ電極３６のパターン形成の際の分離を容易に
して、かつストレージ電極３６のパターン面積を大きく
形成していくために、個々の素子領域間の距離を大きく
設定すると、集積度が著しく低下してしまい現実に行う
事はできない。つまりメモリセルの集積度を低下させる
事なく、ストレージ電極パターン面積のみをより大きく
形成する事は非常に困難でありかつ重要な問題点となっ
ていた。
ストレージ電極３６のパターン形成の際の分離を容易に
して、かつストレージ電極３６のパターン面積を大きく
形成していくために、個々の素子領域間の距離を大きく
設定すると、集積度が著しく低下してしまい現実に行う
事はできない。つまりメモリセルの集積度を低下させる
事なく、ストレージ電極パターン面積のみをより大きく
形成する事は非常に困難でありかつ重要な問題点となっ
ていた。
【０００９】さらにストレージ電極３６を形成した後に
おいても他に重要な問題点があった。
おいても他に重要な問題点があった。
【００１０】図４は、他の問題点を説明するための図で
あってメモリセル部とメモリセル部周辺とのつなぎ合わ
せ部の断面図である。
あってメモリセル部とメモリセル部周辺とのつなぎ合わ
せ部の断面図である。
【００１１】図４のＡ部はメモリセルの領域、Ｃ部はメ
モリセル周辺部、Ｂ部はそのつなぎ合わせの領域であ
る。
モリセル周辺部、Ｂ部はそのつなぎ合わせの領域であ
る。
【００１２】メモリセルＡ部にはストレージ電極３６上
に、図示はしていないが、例えば５０〜３００Å程度の
非常に薄い酸化膜か、もしくは酸化膜及び窒化膜（Ｓｉ
3 Ｎ4 膜）とによって絶縁膜が形成され、その絶縁膜上
には例えば５００〜４０００Å程度のポリシリコン膜で
形成されたプレート電極３７が形成されている。薄い絶
縁膜を介して、ストレージ電極３６とプレート電極３７
はコンデンサとしての電気的機能を有し電荷を蓄積する
事ができる。
に、図示はしていないが、例えば５０〜３００Å程度の
非常に薄い酸化膜か、もしくは酸化膜及び窒化膜（Ｓｉ
3 Ｎ4 膜）とによって絶縁膜が形成され、その絶縁膜上
には例えば５００〜４０００Å程度のポリシリコン膜で
形成されたプレート電極３７が形成されている。薄い絶
縁膜を介して、ストレージ電極３６とプレート電極３７
はコンデンサとしての電気的機能を有し電荷を蓄積する
事ができる。
【００１３】さらに例えば２０００〜８０００Å程度の
膜厚を有する酸化膜で形成されている第２の層間絶縁膜
３８が全面に形成されている。
膜厚を有する酸化膜で形成されている第２の層間絶縁膜
３８が全面に形成されている。
【００１４】そして第１の層間絶縁膜３４と第２の層間
絶縁膜にコンタクトパターン３９が形成されていてコン
タクトパターン３９を介して素子領域３１との電気的導
通をとるべき、例えば１５００〜４０００Å程度の膜厚
を有するポリシリコン膜や、高融点金属膜やそれら高融
点金属膜とシリコンとの共晶膜によって形成されたビッ
ト線と称する配線パターン４０が形成されている。
絶縁膜にコンタクトパターン３９が形成されていてコン
タクトパターン３９を介して素子領域３１との電気的導
通をとるべき、例えば１５００〜４０００Å程度の膜厚
を有するポリシリコン膜や、高融点金属膜やそれら高融
点金属膜とシリコンとの共晶膜によって形成されたビッ
ト線と称する配線パターン４０が形成されている。
【００１５】さらに、例えば２０００〜８０００Å程度
の膜厚を有する酸化膜で形成されている第３の層間絶縁
膜４１が形成されている。
の膜厚を有する酸化膜で形成されている第３の層間絶縁
膜４１が形成されている。
【００１６】図４に示す状態で図示はしないが、さらに
コンタクトパターンの形成及び例えばアルミを主成分と
する膜で形成されるべき配線パターンの形成が施こされ
ていく。
コンタクトパターンの形成及び例えばアルミを主成分と
する膜で形成されるべき配線パターンの形成が施こされ
ていく。
【００１７】しかし、メモリセルＡ部内には、ストレー
ジ電極３６パターン，プレート電極３７パターン及びビ
ット線４０パターンが非常に高い集積度でくり返されて
いるのに対し、メモリセル周辺部Ｃ部や、つなぎ合わせ
部Ｂ部にはストレージ電極３６及びプレート電極３７の
ような複雑なくり返しパターンは形成されない。
ジ電極３６パターン，プレート電極３７パターン及びビ
ット線４０パターンが非常に高い集積度でくり返されて
いるのに対し、メモリセル周辺部Ｃ部や、つなぎ合わせ
部Ｂ部にはストレージ電極３６及びプレート電極３７の
ような複雑なくり返しパターンは形成されない。
【００１８】又、一般にメモリセル周辺部Ｃ部でのビッ
ト線パターン４０の集縮度もメモリセルＡ部内と比べ低
くなる事から図４に示す様にメモリセルＡ部内とメモリ
セル周辺部Ｃ部との間には構造上の段差が生じてしま
い、例えば６０００〜２００００Å程度メモリセルＡ部
はメモリセル周辺部Ｃ部と比べて高くなってしまう。
ト線パターン４０の集縮度もメモリセルＡ部内と比べ低
くなる事から図４に示す様にメモリセルＡ部内とメモリ
セル周辺部Ｃ部との間には構造上の段差が生じてしま
い、例えば６０００〜２００００Å程度メモリセルＡ部
はメモリセル周辺部Ｃ部と比べて高くなってしまう。
【００１９】この構造上生じてしまう段差は、その後の
例えばアルミを主成分とする膜で形成すべき配線パター
ンの形成でのホトリソグラフィ工程における露光処理で
のフォーカスの最適設定値が異なってしまい、特に配線
パターンの寸法が１．０μｍ程度から０．８μｍ以下の
サブミクロン領域となった場合、それが顕著となり大き
な問題となっていた。
例えばアルミを主成分とする膜で形成すべき配線パター
ンの形成でのホトリソグラフィ工程における露光処理で
のフォーカスの最適設定値が異なってしまい、特に配線
パターンの寸法が１．０μｍ程度から０．８μｍ以下の
サブミクロン領域となった場合、それが顕著となり大き
な問題となっていた。
【００２０】つまり部分的にフォーカスの最適値が異な
る事によるデフォーカス現象を発生し易くなり、ひいて
は配線パターンの解像不良といった致命的欠陥の発生頻
度が高くなってしまう。
る事によるデフォーカス現象を発生し易くなり、ひいて
は配線パターンの解像不良といった致命的欠陥の発生頻
度が高くなってしまう。
【００２１】この発明は以上述べたストレージ電極パタ
ーンの形成時に下地段差の低部において分離が困難とな
るため、ホトリソグラフィ工程で充分な分離解像を実現
させるためにやむをえず過剰露光処理を施こしてしまう
といった問題点を解決していくのと同時に、前記メモリ
セルＡ部がメモリセル周辺部Ｃ部と比べ構造上段差を生
じてしまい、配線パターンの形成時のホトリソグラフィ
工程での露光処理時でのフォーカスの最適設定値が異な
ってしまう事によって発生する解像不良といった問題点
をも解決していく事ができる半導体装置及びその製造方
法を提供する事を目的とする。
ーンの形成時に下地段差の低部において分離が困難とな
るため、ホトリソグラフィ工程で充分な分離解像を実現
させるためにやむをえず過剰露光処理を施こしてしまう
といった問題点を解決していくのと同時に、前記メモリ
セルＡ部がメモリセル周辺部Ｃ部と比べ構造上段差を生
じてしまい、配線パターンの形成時のホトリソグラフィ
工程での露光処理時でのフォーカスの最適設定値が異な
ってしまう事によって発生する解像不良といった問題点
をも解決していく事ができる半導体装置及びその製造方
法を提供する事を目的とする。
【００２２】
【課題を解決するための手段】この発明はＬＳＩのメモ
リセル形成におけるストレージ電極の形成において、そ
の表面が充分に平坦化される程度の膜厚を有するまで層
間絶縁膜を形成し、その後ストレージ電極が形成される
べき領域にのみエッチング処理を施こし、その後ストレ
ージ電極形成材料をやはりかなり厚く膜形成し、全面に
エッチバック処理を施こしストレージ電極を形成し、そ
の後不用となったメモリセル部内の、ストレージ電極が
形成されない領域の層間絶縁膜のみを選択的に例えばウ
エットエッチング等で除去してしまう様にしたものであ
る。
リセル形成におけるストレージ電極の形成において、そ
の表面が充分に平坦化される程度の膜厚を有するまで層
間絶縁膜を形成し、その後ストレージ電極が形成される
べき領域にのみエッチング処理を施こし、その後ストレ
ージ電極形成材料をやはりかなり厚く膜形成し、全面に
エッチバック処理を施こしストレージ電極を形成し、そ
の後不用となったメモリセル部内の、ストレージ電極が
形成されない領域の層間絶縁膜のみを選択的に例えばウ
エットエッチング等で除去してしまう様にしたものであ
る。
【００２３】
【作用】本発明は前述のような方法としたので、第１の
層間絶縁膜の膜厚が厚く形成されており、ストレージ電
極の形成に必要となるホトリソグラフィ工程において、
下地が平坦化されているので段差の影響が低減され、か
つホトリソグラフィ工程にて形成されるホトレジストパ
ターンが、従来とは逆であるリバーストーン（マスクパ
ターンのネガとポジの関係を逆にすること）で形成する
ようにしたので、たとえ露光処理が過剰に施こされても
ストレージ電極パターンの面積は従来とは逆に大きくで
きる。
層間絶縁膜の膜厚が厚く形成されており、ストレージ電
極の形成に必要となるホトリソグラフィ工程において、
下地が平坦化されているので段差の影響が低減され、か
つホトリソグラフィ工程にて形成されるホトレジストパ
ターンが、従来とは逆であるリバーストーン（マスクパ
ターンのネガとポジの関係を逆にすること）で形成する
ようにしたので、たとえ露光処理が過剰に施こされても
ストレージ電極パターンの面積は従来とは逆に大きくで
きる。
【００２４】さらにストレージ電極の形成後、不要とな
った第１の層間絶縁膜の箇所をエッチング処理にて除去
する工程において、メモリセル周辺部においては除去さ
れない様にしたので、メモリセル周辺部はメモリセル内
と比べて高く形成され、従来より問題となっていた構造
上の段差を著しく低下させ得る。
った第１の層間絶縁膜の箇所をエッチング処理にて除去
する工程において、メモリセル周辺部においては除去さ
れない様にしたので、メモリセル周辺部はメモリセル内
と比べて高く形成され、従来より問題となっていた構造
上の段差を著しく低下させ得る。
【００２５】
【実施例】図１は本発明の実施例の製造工程断面図、図
２はその最終構造図を示す図であって、以下順次説明す
る。図１の工程はメモリセル部つまりストレージ電極形
成領域を中心としたものである。
２はその最終構造図を示す図であって、以下順次説明す
る。図１の工程はメモリセル部つまりストレージ電極形
成領域を中心としたものである。
【００２６】図１（ａ）は、第１の層間絶縁膜４が形成
された状態であって、シリコン基板の素子領域１，素子
分離領域２，ゲート電極３及びサイドウオール３’が従
来と同様に形成されている。
された状態であって、シリコン基板の素子領域１，素子
分離領域２，ゲート電極３及びサイドウオール３’が従
来と同様に形成されている。
【００２７】この実施例において、第１の層間絶縁膜４
の膜厚は、例えば６０００Å〜３００００Å程度と非常
に厚く形成されており膜厚にした効果によりその表面が
ほぼ平坦になっている。
の膜厚は、例えば６０００Å〜３００００Å程度と非常
に厚く形成されており膜厚にした効果によりその表面が
ほぼ平坦になっている。
【００２８】次に図１（ｂ）に示す様に、ホトリソグラ
フィ工程によりストレージ電極が将来形成されるべき箇
所のみが露光される様にレジストパターン５の形成を行
なう。
フィ工程によりストレージ電極が将来形成されるべき箇
所のみが露光される様にレジストパターン５の形成を行
なう。
【００２９】この場合、先にも述べたが下地は第１の層
間絶縁膜４が厚く形成されているので、平坦化されてお
り、さらに従来と同様にポジ型のホトレジストを使用
し、露光処理の際に過剰露光を施すのであるが、本実施
例では、ストレージ電極となる箇所を露出させる、つま
り従来とは逆のリバーストーンのホトレジストパターン
５としたので、ストレージ電極となる部分の面積は従来
とは逆に大きくなる。
間絶縁膜４が厚く形成されているので、平坦化されてお
り、さらに従来と同様にポジ型のホトレジストを使用
し、露光処理の際に過剰露光を施すのであるが、本実施
例では、ストレージ電極となる箇所を露出させる、つま
り従来とは逆のリバーストーンのホトレジストパターン
５としたので、ストレージ電極となる部分の面積は従来
とは逆に大きくなる。
【００３０】次に図１（ｃ）に示す様に、例えばＲＩＥ
やＥＣＲと称されているドライエッチング処理を施し、
例えば２０００〜２００００Å程度第１の層間絶縁膜４
をエッチングし、その後ホトレジストパターン５を除去
する。
やＥＣＲと称されているドライエッチング処理を施し、
例えば２０００〜２００００Å程度第１の層間絶縁膜４
をエッチングし、その後ホトレジストパターン５を除去
する。
【００３１】次に図１（ｄ）に示す様に、セルコンタク
ト５を従来と同様に形成し、図１（ｅ）に示す様に、ス
トレージ電極形成材料である例えばポリシリコン膜６を
１００００〜３００００Å程度とやはり非常に厚く形成
する。この場合も膜厚が厚いため、かなりその表面が平
坦に形成される。
ト５を従来と同様に形成し、図１（ｅ）に示す様に、ス
トレージ電極形成材料である例えばポリシリコン膜６を
１００００〜３００００Å程度とやはり非常に厚く形成
する。この場合も膜厚が厚いため、かなりその表面が平
坦に形成される。
【００３２】さらに図１（ｆ）に示す様に、ポリシリコ
ン膜６に全面エッチバック処理を施こす。この場合エッ
チバック後のポリシリコン膜６’の形状に着目するとエ
ッチング条件として異方性のエッチング成分と等方性の
エッチング成分の割合を多少変化させる事でポリシリコ
ン膜６’の形状を向上させる事が期待できる。
ン膜６に全面エッチバック処理を施こす。この場合エッ
チバック後のポリシリコン膜６’の形状に着目するとエ
ッチング条件として異方性のエッチング成分と等方性の
エッチング成分の割合を多少変化させる事でポリシリコ
ン膜６’の形状を向上させる事が期待できる。
【００３３】次に図１（ｇ）に示す様に、不用となった
第１の層間絶縁膜４の箇所に対し、ストレージ電極６’
をマスク材として、例えばウェットエッチング処理等を
施して除去すると、この図に示すように、エッチングさ
れた第１の層間絶縁膜４がやや凹状に削られた形状とな
る。
第１の層間絶縁膜４の箇所に対し、ストレージ電極６’
をマスク材として、例えばウェットエッチング処理等を
施して除去すると、この図に示すように、エッチングさ
れた第１の層間絶縁膜４がやや凹状に削られた形状とな
る。
【００３４】その後図１（ｈ）に示す様に、図示はしな
いが、薄い絶縁膜を形成した後、プレート電極形成材料
である例えば５００〜４０００Å程度のポリシリコン膜
７を形成する。
いが、薄い絶縁膜を形成した後、プレート電極形成材料
である例えば５００〜４０００Å程度のポリシリコン膜
７を形成する。
【００３５】ここで第１の層間絶縁膜４のウェットエッ
チング処理が施こされる際、例えば図２Ａ部に示す箇所
を境界としてメモリセル周辺部の領域に対してはエッチ
ングが施こされない様に１度、ホトリソグラフィを施こ
す事で厚く形成された第１の層間絶縁膜４をそのまま残
してしまう事ができる。
チング処理が施こされる際、例えば図２Ａ部に示す箇所
を境界としてメモリセル周辺部の領域に対してはエッチ
ングが施こされない様に１度、ホトリソグラフィを施こ
す事で厚く形成された第１の層間絶縁膜４をそのまま残
してしまう事ができる。
【００３６】即ち、図２に示した様に、メモリセル周辺
部の領域において第１の層間絶縁膜４の膜厚が厚いまま
で残されるので、図４に示した従来問題となっていたメ
モリセル部Ａ部とメモリセル周辺部Ｃ部との段差も解決
する事ができる。なお、図２は図１（ｈ）までのプロセ
ス後、従来同様、第２の層間絶縁膜８を形成し、コンタ
クトパターン９を形成、その上に配線パターン１０、第
３の層間絶縁膜１１を形成した構造図である。これらの
膜（前記８，９，１０，１１）が、全体として従来より
平坦化されている点が、前述の段差の解決を示す。
部の領域において第１の層間絶縁膜４の膜厚が厚いまま
で残されるので、図４に示した従来問題となっていたメ
モリセル部Ａ部とメモリセル周辺部Ｃ部との段差も解決
する事ができる。なお、図２は図１（ｈ）までのプロセ
ス後、従来同様、第２の層間絶縁膜８を形成し、コンタ
クトパターン９を形成、その上に配線パターン１０、第
３の層間絶縁膜１１を形成した構造図である。これらの
膜（前記８，９，１０，１１）が、全体として従来より
平坦化されている点が、前述の段差の解決を示す。
【００３７】また、以上述べた方法は、メモリセルのス
トレージ電極に限るものでなく、一般に複雑なくり返し
パターンが多い他の電極パターンにも適用できることは
言うまでもない。
トレージ電極に限るものでなく、一般に複雑なくり返し
パターンが多い他の電極パターンにも適用できることは
言うまでもない。
【００３８】
【発明の効果】以上詳細に説明したように、この発明に
よれば第１の層間絶縁膜４の膜厚が厚く形成されてお
り、ストレージ電極の形成に必要となるホトリソグラフ
ィ工程において、下地が平坦化されているので段差の影
響が低減され、かつホトリソグラフィ工程にて形成され
るホトレジストパターンを従来とは逆であるリバースト
ーンで形成するようにしたので、たとえ露光処理が過剰
に施こされてもストレージ電極パターンの面積は従来と
は逆に大きくなる。
よれば第１の層間絶縁膜４の膜厚が厚く形成されてお
り、ストレージ電極の形成に必要となるホトリソグラフ
ィ工程において、下地が平坦化されているので段差の影
響が低減され、かつホトリソグラフィ工程にて形成され
るホトレジストパターンを従来とは逆であるリバースト
ーンで形成するようにしたので、たとえ露光処理が過剰
に施こされてもストレージ電極パターンの面積は従来と
は逆に大きくなる。
【００３９】さらにストレージ電極の形成後、不要とな
った第１の層間絶縁膜の箇所をエッチング処理にて除去
する工程において、メモリセル周辺部においては除去さ
れない様に１度ホトリソグラフィ工程にてホトレジスト
パターンでその領域を覆い、メモリセル周辺部はメモリ
セル内と比べて高く形成するようにしたので、従来より
問題となっていた構造上の段差を著しく低下させる事も
可能となり、ひいては、特に配線パターンの形成時のホ
トリソグラフィ工程での露光処理においてフォーカスの
最適な設定値が異なってしまう事による解像不良を発生
してしまうといった問題も同時に解決していく事ができ
る。
った第１の層間絶縁膜の箇所をエッチング処理にて除去
する工程において、メモリセル周辺部においては除去さ
れない様に１度ホトリソグラフィ工程にてホトレジスト
パターンでその領域を覆い、メモリセル周辺部はメモリ
セル内と比べて高く形成するようにしたので、従来より
問題となっていた構造上の段差を著しく低下させる事も
可能となり、ひいては、特に配線パターンの形成時のホ
トリソグラフィ工程での露光処理においてフォーカスの
最適な設定値が異なってしまう事による解像不良を発生
してしまうといった問題も同時に解決していく事ができ
る。
【図１】本発明の実施例の製造工程
【図２】本発明の実施例の構造図
【図３】従来例説明図（その１）
【図４】従来例説明図（その２）
４ 第１の層間絶縁膜 ５ レジストパターン ６ ポリシリコン膜（ストレージ電極）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 データを記憶するメモリセルが形成され
るメモリセル領域および前記メモリセル領域周辺の周辺
領域とを有する半導体基板を準備する工程と、 前記半導体基板上に、前記メモリセル領域から前記周辺
領域に延在する絶縁膜を形成する工程と、 前記メモリセル領域内に形成された前記絶縁膜を前記周
辺領域に形成された前記絶縁膜より低くなるようにエッ
チングする工程と、 前記エッチングを施された前記メモリセル領域の絶縁膜
上に、ストレージ電極を形成する工程と、 前記ストレージ電極上に、誘電体膜を介してプレート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 データを記憶するメモリセルが形成され
るメモリセル領域および前記メモリセル領域周辺の周辺
領域とを有する半導体基板と、 前記メモリセル領域上から前記周辺領域上に延在し、前
記メモリセル領域上において前記周辺領域上より膜厚が
薄く形成された絶縁膜と、 前記メモリセル領域の前記絶縁膜上に形成されたストレ
ージ電極と、 誘電体膜を介して前記ストレージ電極上に形成されたプ
レート電極とを有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287849A JP3135316B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
| KR1019920020423A KR930010097A (ko) | 1991-11-01 | 1992-11-02 | 결정성 열가소성 수지조성물 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287849A JP3135316B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129549A JPH05129549A (ja) | 1993-05-25 |
| JP3135316B2 true JP3135316B2 (ja) | 2001-02-13 |
Family
ID=17722579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03287849A Expired - Fee Related JP3135316B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3135316B2 (ja) |
| KR (1) | KR930010097A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356274B1 (ko) * | 2000-06-07 | 2002-10-12 | 유재환 | 제직기용 종광 제조방법과 제조장치 및 그 종광 |
| KR20020021416A (ko) * | 2000-09-14 | 2002-03-21 | 정학기 | 직기용 종광의 재생 방법 |
| KR100432271B1 (ko) * | 2001-05-09 | 2004-05-22 | 탁재주 | 직기용 종광 제조장치 |
| JP5527649B2 (ja) * | 2009-08-28 | 2014-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1991
- 1991-11-01 JP JP03287849A patent/JP3135316B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-02 KR KR1019920020423A patent/KR930010097A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010097A (ko) | 1993-06-22 |
| JPH05129549A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001114 |
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