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JP3133885B2 - Ｐｌｌ回路を有する信号処理装置 - Google Patents

Ｐｌｌ回路を有する信号処理装置

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Publication number
JP3133885B2
JP3133885B2 JP32888193A JP32888193A JP3133885B2 JP 3133885 B2 JP3133885 B2 JP 3133885B2 JP 32888193 A JP32888193 A JP 32888193A JP 32888193 A JP32888193 A JP 32888193A JP 3133885 B2 JP3133885 B2 JP 3133885B2
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JP
Japan
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signal
clock signal
input data
loop filter
pulse
Prior art date
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Application number
JP32888193A
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JPH07183803A (ja
Inventor
雅也 玉村
真一 塩津
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Priority to US08/297,835 priority patent/US5666387A/en
Priority to CA002131104A priority patent/CA2131104C/en
Priority to DE69425363T priority patent/DE69425363T2/de
Priority to EP94113493A priority patent/EP0663744B1/en
Priority to KR1019940024252A priority patent/KR0157095B1/ko
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  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Ｐｈａｓｅ−Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路に関し、より詳細にはシリ
アル伝送されたデータ信号を受信するために、このデー
タ信号に同期したクロック信号を生成するＰＬＬ回路及
びこれを用いた信号処理に関する。
【０００２】一般に、データは一本のライン上をシリア
ルに伝送される。このシリアル伝送されたデータ信号を
受信するためには、このデータ信号に同期した、すなわ
ち受信したデータ信号と周波数及び位相が合致するクロ
ック信号を生成する必要がある。
【０００３】
【従来の技術】図３１は、シリアル伝送されたシリアル
データ信号からこれに同期したクロック信号を生成する
従来の一構成例を示す図である。周波数抽出部１０は、
データ”０”と”１”が不規則に発生するシリアル入力
データ信号Ｄｓからクロック信号の周波数成分を抽出す
る。ＳＡＷ（弾性表面波）フィルタ１２は、抽出された
クロック信号の周波数成分をフィルタリングして、入力
データ信号Ｄｓに同期したクロック信号を出力する。
【０００４】図３２は、ＰＬＬ回路を用いた別の従来例
を示す図である。一般に、ＰＬＬ回路は、あるクロック
信号から、それに同期したクロック信号かその整数倍の
クロック信号を発生できる。最近では図３１の構成に代
えて、以下に説明するＰＬＬ回路の応用が研究されてい
る。図３２の構成は、このようなＰＬＬ回路をシリアル
入力データ信号のクロック信号生成に適用したものであ
る。図示するように、ＰＬＬ回路は、位相比較器２０、
ループフィルタ３０、電圧制御発振器（ＶＣＯ）４０及
び分周器５０を有する。位相比較器２０はシリアル入力
データ信号Ｄｓとクロック信号ＣＬＫとの位相を比較し
て、位相差に応じた信号を出力する。ループフィルタ３
０は位相差を示す信号を積分して、制御電圧Ｖｃを生成
し、これをＶＣＯ４０に出力する。ＶＣＯ４０は、制御
電圧Ｖｃに応じた周波数で発振する。分周器５０は、発
振周波数を分周してクロック信号ＣＬＫを出力する。
【０００５】図３２に示すように、位相比較器２０は遅
延回路Ｄ、オア回路ＯＲ１、及びノア回路ＮＯＲ１、Ｎ
ＯＲ２とからなる。
【０００６】図３３は、図３２に示すＰＬＬ回路の動作
を示すタイミング図である。図３３中、Ｎ１〜Ｎ６は図
３２に示すノードＮ１〜Ｎ６の信号を示す。また、図３
３中、括弧書きで示してある式は、対応するゲート回路
の動作を示す論理式である。例えば、Ｎ３（＝Ｎ１＋／
Ｎ２：”／”は反転を示すバーを意味する）は、オアゲ
ートＯＲ１の出力であり、これは信号Ｎ１（入力データ
信号Ｄｓ）と、これを遅延回路Ｄで遅延した信号Ｎ２の
反転信号との論理和（オア）であることを示している。
【０００７】オア回路ＯＲ１は、入力データ信号Ｄｓの
立ち下がりエッジごとに、これとクロック信号ＣＬＫと
の位相を比較するための比較ウィンドウ（信号Ｎ３がロ
ーレベルの期間）を発生する。ノア回路ＮＯＲ１とＮＯ
Ｒ２は、比較ウィンドウ（ローレベル）Ｎ３とクロック
信号ＣＬＫとの論理をとり、それぞれｆup信号（進みパ
ルス信号）Ｎ５及びｆdown信号（遅れパルス信号）Ｎ６
を生成してループフィルタ３０の対応する端子に出力す
る。ループフィルタ３０はｆup信号Ｎ５及びｆ downＮ６
信号を積分し、その結果をＶＣＯ４０に出力する。ｆup
信号Ｎ５を積分した値がｆdown信号Ｎ６を積分した値よ
りも大きい時には、ループフィルタ３０はＶＣＯ４０の
発振周波数を高くするように作用する制御電圧Ｖｃを出
力する。ｆup信号Ｎ５を積分した値がｆdown信号Ｎ６を
積分した値よりも小さい時には、ループフィルタ３０は
ＶＣＯ４０の発振周波数を低くするように作用する制御
電圧Ｖｃを出力する。
【０００８】図３３に示す場合には、周期Ｐ１〜Ｐ６に
おいてｆup信号Ｎ５のパルス幅を合計した値の方がｆ
down信号Ｎ６のパルス幅の合計値よりも大きいので、ル
ープフィルタ３０はＶＣＯ４０の発振周波数を高くする
ように作用する制御電圧Ｖｃを発生する。このため、発
振周波数は高くなり、いずれｆup信号Ｎ５とパルス幅の
合計とｆdown信号Ｎ６のパルス幅の合計が等しくなった
ところでつりあいロックする。すなわち、比較ウィンド
ウＮ３の中心とクロック信号ＣＬＫの立ち上がりエッジ
の位相が一致したところで、ＰＬＬ回路はロックする。
【０００９】一般に、入力データ信号Ｄｓから生成する
クロック信号の周波数成分は、データ信号の周波数（デ
ータ伝送速度）の２倍である。図３３の例でも、クロッ
ク信号ＣＬＫの周波数はデータ信号の周波数の２倍に設
定されている。このようにすることで、比較ウィンドウ
Ｎ３内に必ずクロック信号ＣＬＫの立ち上がりエッジが
存在することを保証できる。
【００１０】
【発明が解決しようとする課題】しかしながら、図３２
に示す従来のＰＬＬ回路は以下の問題点を有する。
【００１１】第１に、ＰＬＬ回路は”０”と”１”が規
則正しく繰り返えされるクロック信号を入力信号として
処理するには適しているが、”０”と”１”が不規則な
データ信号には適していない。より詳細には、図３３の
例では位相比較は周期Ｐ１、Ｐ３及びＰ６で行われてい
るが、データ信号の性質上、長い間入力データ信号Ｄｓ
が”０”又は”１”に固定されることがある。この間は
比較ウィンドウＮ３を発生することができず、位相比較
を行えない。従って、この間はＶＣＯ４０を制御でき
ず、温度や電源電圧等の環境の変化などの影響を補償す
ることができない。従って、次にデータを受信した場
合、クロック信号の発振周波数や位相のずれが大きく、
ＰＬＬ回路をロック状態にするまでに時間がかかる。従
って、図３２に示すＰＬＬ回路は、データの途切れの比
較的少ないような、限られた通信にのみしか応用できな
い。
【００１２】第２に、前述したように、一般に位相比較
のためのクロック信号ＣＬＫは、データ信号の周波数の
２倍の周波数であることが要求される。一方、近年、大
量のデータを高速に伝送する必要性から、データ伝送速
度の向上が図れている。データ伝送速度が高くなると、
その２倍の周波数のクロック信号が必要になる。しかし
ながら、周波数が高くなると電力消費も増え、またプリ
ント基板上を伝送させる際、クロストークの問題が顕著
になってくる。従って、データ信号の周波数と同じ周波
数のクロック信号で位相比較を行えるＰＬＬ回路を構成
することが要求される。しかしながら、以下に説明する
ように、前述の比較ウィンドウＮ３内に必ずクロック信
号ＣＬＫの立ち上がりエッジが存在することを保証でき
なくなってしまうという問題点が発生する。以下、この
問題点を図３４を参照して説明する。
【００１３】図３４は、図３２のＰＬＬ回路において、
クロック信号ＣＬＫ（Ｎ４）の周波数を入力データ信号
Ｄｓの周波数と同一にした場合の動作を示すタイミング
図である。周期Ｐ１及びＰ３ではｆup信号Ｎ５のパルス
幅がｆdown信号Ｎ６のパルス幅よりも大きいのでＶＣＯ
４０の発振周波数を高くしようと動作するが、周期Ｐ６
ではｆdown信号Ｎ６のパルス幅の方がｆup信号Ｎ５のパ
ルス幅よりも大きいので発振周波数を低くしようと逆方
向に動作してしまう。すなわち、比較ウィンドウＮ３内
にクロック信号ＣＬＫの立ち下がりエッジがある時はｆ
up信号Ｎ５とｆ down信号Ｎ６の関係が逆になってループ
フィルループフィルタ３０に出力されてしまう。従っ
て、ＰＬＬ回路を入力データ信号Ｄｓの位相に合わせて
ロックさせることができない。
【００１４】従って、本発明は、低電力消費で安定かつ
精度良くシリアルデータに同期したクロック信号を発生
できるＰＬＬ回路を用いた信号処理装置を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】図１は、本発明の原理を
示すブロック図である。本発明のＰＬＬ回路を用いた信
号処理装置は、第１のＰＬＬ回路１００と第２のＰＬＬ
回路の２つのＰＬＬ回路を有する。第１のＰＬＬ回路１
００はシリアル入力データ信号Ｄｓを受信し、これに同
期して動作する。第２のＰＬＬ回路２００は外部基準ク
ロック信号ＥＣＬＫを受信し、これに同期して動作す
る。この外部基準クロック信号ＥＣＬＫは入力データ信
号Ｄｓの周波数よりも充分に低くてよい。第２のＰＬＬ
回路２００は、この外部基準クロック信号ＥＣＬＫに同
期してロックされている。このときの第２のＰＬＬ回路
内のコントロール信号（具体的には内部の発振器へ与え
られる信号）を第１のＰＬＬ回路１００に与え（具体的
には内部の発振器）、入力データ信号Ｄｓとともにその
発振周波数を制御する。
【００１６】また、第１のＰＬＬ回路１００内部で入力
データ信号Ｄｓから生成する位相比較用の比較ウィンド
ウ内で、位相比較用のクロック信号の立ち上がりエッジ
又は立ち下がりエッジのどちらが発生したかに応じて第
１のＰＬＬ回路１００の発振周波数を制御する。
【００１７】
【作用】第２のＰＬＬ回路２００は規則性のある外部基
準クロック信号ＥＣＬＫに同期して動作するので、周囲
の環境変化等に影響されることなく安定して動作する。
この状態で得られる第２のＰＬＬ回路２００の発振周波
数を制御するコントロール信号を、第１のＰＬＬ回路１
００内の発振周波数を制御する信号として与える。これ
により、第１のＰＬＬ回路１００の発振周波数は、第１
に第２のＰＬＬ回路２００からのコントロール信号でほ
ぼ決まり、第２に入力データ信号Ｄｓとの位相比較で最
終的に決まる。
【００１８】例えば、入力データ信号の伝送速度をＭｂ
ｐｓとし、第１のＰＬＬ回路１００及び第２のＰＬＬ回
路２００の発振周波数をＭＨｚとする。従って、たとえ
入力データ信号Ｄｓが受信されなくても、第１のＰＬＬ
回路１００は、第２のＰＬＬ回路２００で決定される発
振周波数、すなわちＭＨｚで安定に動作する。この状態
でデータを受信すると、第１のＰＬＬ回路１００は入力
データ信号Ｄｓに同期して発振するように、発振周波数
及び位相を制御する。なお、理想状態では、発振周波数
はデータ伝送速度にすでに等しいので、位相のみが制御
されることになる。なお、上記の場合、外部基準クロッ
ク信号ＥＣＬＫの周波数はＭ／Ｎでよい（Ｎは整数）。
【００１９】また、第１のＰＬＬ回路１００内部で入力
データ信号Ｄｓから生成する位相比較用の比較ウィンド
ウ内で、位相比較用のクロック信号の立ち上がりエッジ
又は立ち下がりエッジのどちらが発生したかに応じて第
１のＰＬＬ回路１００の発振周波数を制御するので、前
述の第２の問題点は解消できる。
【００２０】
【実施例】以下、本発明の実施例を説明する。
【００２１】図２は、本発明の第１の実施例を示す図で
ある。図１に示した第１のＰＬＬ回路１００は位相比較
器１１０、ループフィルタ１２０及び発振器１３０を有
する。また、第２のＰＬＬ回路２００は位相比較器２１
０、ループフィルタ２２０、発振器２３０及び分周器２
４０を有する。シリアル入力信号Ｄｓの伝送速度がＭｂ
ｐｓの場合、第２のＰＬＬ回路２００内の発振器２３０
がＭＨｚで発振するように、外部基準クロック信号ＥＣ
ＬＫに同期して第２のＰＬＬ回路２００を動作させる。
ループ内にある位相比較器２１０は、発振器２３０が出
力する発振周波数ＭＨｚを分周器２４０で１／Ｎ（Ｎは
整数）で分周した周波数（Ｍ／Ｎ）Ｈｚの信号と、（Ｍ
／Ｎ）Ｈｚの周波数の外部基準クロック信号ＥＣＬＫと
の位相を比較する。この結果、発振器２３２は常に、環
境の変化等に影響されることなく、外部基準クロック信
号と同位相の周波数Ｍで安定して発振する。
【００２２】このときのループフィルタ２２０が出力す
るコントロール信号Ｓ２を、第１のＰＬＬ回路１３０の
発振器１３０に出力する。発振器２３０と発振器１３０
とは同一構成（同一回路）であることが好ましい。従っ
て、同一のコントロール信号Ｓ２を受ける第１のＰＬＬ
回路１００内の発振器１３０もほぼＭＨｚで発振する。
この状態では、発振器１３０の発振周波数とシリアル入
力データ信号Ｄｓの周波数とは正確には一致していな
い。他方、ループ内にある位相比較器１１０は発振器１
３０の出力信号（クロック信号）と入力データ信号Ｄｓ
とを位相比較し、発振器１３０のクロック信号と入力デ
ータ信号Ｄｓの周波数と位相が一致するように、ループ
フィルタ１２０を介して発振器１３０を制御する。この
とき、ループフィルタ１２０が出力する信号をコントロ
ール信号Ｓ１として発振器１３０に与える。
【００２３】このように、第１のＰＬＬ回路１００内の
発振器１３０は、第２のＰＬＬ回路２００からのコント
ロール信号Ｓ２で入力データ信号Ｄｓにほぼ等しい発振
周波数を出力し、入力データ信号Ｄｓとの位相比較でこ
の周波数と位相に一致する発振周波数を出力する。従っ
て、たとえ入力データ信号Ｄｓを受信していない場合で
も、発振器１３０は周波数ＭＨｚで継続的に安定して発
振しており、発振周波数をその後受信したデータ信号に
速やかに同期させることができる。
【００２４】なお、実際には、第１のＰＬＬ回路１００
内の発振器１３０及び第２のＰＬＬ回路２００の発振器
２３０を同一チップ上に同時に形成することが好まし
い。これにより、発振器１３０と２３０の特性は一致
し、同一のコントロール信号Ｓ２を受ければ同一の周波
数で発振する。
【００２５】なお、図２の構成では、発振器１３０はデ
ータ伝送速度Ｍｂｐｓに相当する周波数ＭＨｚで発振す
る構成であるが、ＭＨｚよりも高い周波数で発振させ、
分周器で分周してＭＨｚのクロック信号を生成する構成
であってもよい。この場合は、第２のＰＬＬ回路２００
内の発振器２３０も発振器１３０と同一周波数で発振す
る必要がある。
【００２６】また、位相比較器１１０で入力データ信号
Ｄｓと位相比較されるクロック周波数は入力データ信号
の周波数ＭＨｚと同一であったが、それ以上（例えば２
×ＭＨｚ）又はそれ以下の周波数（例えばＭ／２Ｈｚ）
であってもよい。第１の実施例では、第１のＰＬＬ回路
１００内の発振周波数は、ほぼ第２のＰＬＬ回路２００
内で決定されるため、たとえ入力データ信号の周波数よ
りも低いクロック信号を用いても充分な精度で位相比較
を行える。
【００２７】更に、第２のＰＬＬ回路２００のループゲ
インは、第１のＰＬＬ回路１００のループゲインより大
きいことが好ましい。第２のＰＬＬ回路２００で周波数
可変範囲を大きくとって、温度や電源電圧の変動等を補
償する必要があるためである。第１のＰＬＬ回路１００
は、入力データ信号Ｄｓにほぼ等しい周波数を微調整す
るので、第２のＰＬＬ回路２００ほどのループゲインは
必要としない。
【００２８】なお、発振器１３０は２つのコントロール
信号Ｓ１及びＳ２で制御され、発振器２３０は１つのコ
ントロール信号Ｓ２で制御される。同一回路構成の場合
には、コントロール信号Ｓ１に相当する信号を受け取る
発振器２３０の端子に一定の信号を与えておけばよい。
【００２９】図３は、上記発振器１３０及び２３０をそ
れぞれ無安定マルチバイブレータ１３１及び２３１で構
成した信号処理装置を示すブロック図である。以下、発
振器１３０及び２３０をそれぞれ無安定マルチバイブレ
ータ１３１及び２３１で構成した信号処理装置を第２の
実施例として説明する。一般に、無安定マルチバイブレ
ータは、その回路を流れる電流、回路中の容量又は容量
の両端にかかる電圧差（振幅）等のパラメータを可変す
ると、発振周波数が変化する。例えば、ループフィルタ
ー２２０が出力するコントロール信号Ｓ２は、無安定マ
ルチバイブレータ１３１及び２３１を流れる電流Ｉを制
御している。ループフィルタ１２０が出力する信号Ｓ１
で、無安定マルチバイブレータ１３１の別の電流、容量
又は容量の両端にかかる電圧差を制御する。この際、制
御に使用しないパラメータは一定値に設定しておく。
【００３０】図４は、無安定マルチバイブレータ１３１
及び２３１の回路構成を示す図である。図示の構成は、
トランジスタＴｒ１〜Ｔｒ６、キャパシタＣ、抵抗Ｒ１
〜Ｒ６、制御端子Ｔｉｎ１及びＴｉｎ２、及び出力端子
Ｔｏｕｔ１を有する。いま、制御端子Ｔｉｎ１及びＴｉ
ｎ２に所定電圧を与えてトランジスタＴｒ１、Ｔｒ２、
Ｔｒ５及びＴｒ６がオンしている場合を考える。トラン
ジスタＴｒ３がオンしていると、電源ラインＶＣＣから
抵抗Ｒ１及びＲ２を通る電流はトランジスタＴｒ３を通
り、一方においてトランジスタＴｒ５を介してグランド
ラインＧＮＤに流れ、他方においてキャパシタＣ及びト
ランジスタＴｒ６を通ってグランドラインＧＮＤに流れ
る。キャパシタＣが充電されるとトランジスタＴｒ３は
オフし、そのコレクタ電位は上昇する。これに応じてト
ランジスタＴｒ４がオンし、電源ラインＶＣＣから抵抗
Ｒ３及びＲ４を通りトランジスタＴｒ４に電流が流れ始
める。この電流は、一方においてトランジスタＴｒ６を
通り、他方においてキャパシタＣ及びトランジスタＴｒ
５を通る。これにより、キャパシタＣは放電後、逆方向
に充電される。このようにしてキャパシタＣが充電され
るとトランジスタＴｒ４はオフし、そのコレクタ電位は
上昇する。以上の動作が繰り返され、出力端子Ｔｏｕｔ
１からキャパシタＣの充放電に応じた発振信号が得られ
る。
【００３１】制御端子Ｔｉｎ１に与える制御電圧を可変
することで、トランジスタＴｒ５及びＴｒ６を流れる電
流Ｉ／２を制御でき、発振周波数を可変できる。また、
制御端子Ｔｉｎ２に与える制御電圧を可変することでト
ランジスタＴｒ１及びＴｒ２を含むそれぞれの電流パス
の電流量を制御でき、よって抵抗Ｒ１及びＲ２の電圧降
下量を可変することで、キャパシタＣの両端電圧を可変
できる。なお、制御端子Ｔｉｎ２に与える制御電圧を０
ＶにしてトランジスタＴｒ１及びＴｒ２をオフにして
も、抵抗Ｒ２を含む電流パスと抵抗Ｒ４を含む電流パス
に電流がながれるので、制御端子Ｔｉｎ１に与える制御
信号で発振周波数は決まる。
【００３２】図５は、図３の構成で、無安定マルチバイ
ブレータ２３１を流れる２つの電流ｉ１及びｉ２のうち
の電流ｉ１をコントロール信号Ｓ２（図５ではＳ２を特
にＳｉ１とする）で制御する。また、無安定マルチバイ
ブレータ１３１の一方の電流ｉ１をループフィルタ２２
０からの同一のコントロール信号Ｓｉ１で制御し、他方
の電流ｉ２’をループフィルタ１２０からのコントロー
ル信号Ｓ１（図５ではこのＳ１を特にＳｉ２’とする）
で制御する。なお、無安定マルチバイブレータ２３１の
他方の電流ｉ２は一定とする。
【００３３】図６は、図５に示す無安定マルチバイブレ
ータ１３１及び２３１の構成を示す回路図である。無安
定マルチバイブレータ１３１及び２３１はそれぞれ、図
４に示す回路構成を有している。更に、図６に示す回路
構成では、無安定マルチバイブレータ２３１のトランジ
スタＴｒ５及びＴｒ６からの電流パスを、トランジスタ
Ｔｒ７を含む電流パスとトランジスタＴｒ９を含む電流
パスとに分けている。同様に、無安定マルチバイブレー
タ１３１のトランジスタＴｒ５及びＴｒ６からの電流パ
スを、トランジスタＴｒ９を含む電流パスとトランジス
タＴｒ１０を含む電流パスとに分けている。トランジス
タＴｒ７とＴｒ９のベースには、ループフィルタ２２０
からのコントロール信号Ｓｉ１が与えられる。トランジ
スタＴｒ１０のベースには、制御端子Ｔｉｎ４を介して
ループフィルタ１２０からのコントロール信号Ｓｉ２’
が与えられる。ベースＴｒ８のベースには、制御端子Ｔ
ｉｎ３を介して定電圧が与えられる。
【００３４】トランジスタＴｒ７及びＴｒ９のベースに
は、ループフィルタ２２０からのコントロール信号Ｓｉ
１で制御された同一量の電流ｉ１が流れる。これによ
り、無安定マルチバイブレータ１３１及び２３１は、ほ
ぼ同一の周波数で発振する。更に、トランジスタＴｒ１
０のベースには制御端子Ｔｉｎ４を介してコントロール
信号Ｓｉ２’が与えられるので、制御端子Ｔｉｎ３に与
えられる定電圧との差に相当する周波数だけ、無安定マ
ルチバイブレータ１３１の発振周波数が変化する。この
周波数変化は位相比較器１１０の位相比較結果に応じた
ものなので、無安定マルチバイブレータ１３１は、シリ
アル入力データ信号Ｄｓと周波数及び位相が一致したも
のとなる。
【００３５】なお、上記制御を効果的に行うためには、
発振器２３０を流れる電流はｉ１＞ｉ２で、発振器１３
０を流れる電流はｉ１＞ｉ２’であることが好ましい。
電流ｉ１でほぼ所定の発振周波数を得、電流ｉ２’を制
御することで入力データ信号Ｄｓに周波数及び位相を完
全に合わせる。
【００３６】図７は、図３の構成で、無安定マルチバイ
ブレータ１３１及び２３１を流れる電流Ｉをループフィ
ルタ２２０からのコントロール信号Ｓ２（図７ではＳ２
を特にＳＩとする）で制御する。また、無安定マルチバ
イブレータ１３１の振幅（キャパシタＣの両端電圧）を
ループフィルタ１２０からのコントロール信号Ｓ１（図
７ではこのＳ１を特にＳａｍｐとする）で制御する。な
お、無安定マルチバイブレータ１３１の振幅は一定とす
る。
【００３７】図８は、図７に示す無安定マルチバイブレ
ータ１３１及び２３１の構成を示す回路図である。無安
定マルチバイブレータ１３１及び２３１はそれぞれ、図
４に示す回路構成を有している。更に、図６に示すトラ
ンジスタＴｒ７及びＴｒ９を有している。無安定マルチ
バイブレータ１３１の制御端子Ｔｉｎ２には、ループフ
ィルタ１２０からのコントロール信号Ｓａｍｐが与えら
れる。また、無安定マルチバイブレータ２３１の制御端
子Ｔｉｎ２には、定電圧が与えられる。トランジスタＴ
ｒ７及びＴｒ９のベースには、ループフィルタ２２０か
らのコントロール信号ＳＩで制御された同一量の電流Ｉ
が流れる。これにより、無安定マルチバイブレータ１３
１及び２３１は、ほぼ同一の周波数で発振する。更に、
無安定マルチバイブレータ１３１の制御端子Ｔｉｎ２に
は、コントロール信号Ｓａｍｐが与えれる。一方、無安
定マルチバイブレータ２３１の制御端子Ｔｉｎ２には定
電圧が与えられるので、コントロール信号Ｓａｍｐとの
電圧差に相当する周波数だけ、無安定マルチバイブレー
タ１３１の発振周波数が変化する。この周波数変化は位
相比較器１１０の位相比較結果に応じたものなので、無
安定マルチバイブレータ１３１は、シリアル入力データ
信号Ｄｓと周波数及び位相が一致したものとなる。
【００３８】図９は、図３の構成で、無安定マルチバイ
ブレータ１３１及び２３１のキャパシタＣの両端電圧
（振幅）をループフィルタ２２０からのコントロール信
号Ｓ２（図９ではＳ２を特にＳａｍｐとする）で制御す
る。また、無安定マルチバイブレータ１３１を流れる電
流Ｉをループフィルタ１２０からのコントロール信号Ｓ
１（図９ではこのＳ１を特にＳＩとする）で制御する。
なお、無安定マルチバイブレータ１３１を流れる電流Ｉ
は一定とする。図９に対応する詳細な回路図は特に示さ
ないが、図８を参照して説明すれば、コントロール信号
Ｓａｍｐを無安定マルチバイブレータ１３１及び２３１
の制御端子Ｔｉｎ２に共通に与え、トランジスタＴｒ９
のベースにループフィルタ１２０からのコントロール信
号ＳＩを与える。トランジスタＴｒ７のベースは、定電
圧に固定する。
【００３９】図１０は、図２に示す上記発振器１３０及
び２３０をそれぞれリング発振器１３２及び２３２で構
成した信号処理装置を示すブロック図である。以下、発
振器１３０及び２３０をそれぞれリング発振器１３２及
び２３２で構成した信号処理装置を第３の実施例として
説明する。一般に、リング発振器は、その回路を流れる
電流、又は回路中の信号振幅を可変すると、発振周波数
が変化する。例えば、ループフィルター２２０が出力す
るコントロール信号Ｓ２は、リング発振器１３２及び２
３２を流れる電流Ｉを制御している。ループフィルタ１
２０が出力する信号Ｓ１で、リング発振器１３２の別の
電流、又は振幅を制御する。この際、制御に使用しない
パラメータは一定値に設定しておく。
【００４０】図１１は、図１０の構成で、リング発振器
２３２を流れる２つの電流ＩEF及びＩCCのうち電流ＩCS
をコントロール信号Ｓ２（図１１ではＳ２を特にＳＩCS
とする）で制御する。また、リング発振器１３２の一方
の電流ＩCSをループフィルタ２２０からの同一のコント
ロール信号ＳＩCSで制御し、他方の電流ＩEFをループフ
ィルタ１２０からのコントロール信号Ｓ１（図１１では
このＳ１を特にＳＩEFとする）で制御する。なお、リン
グ発振器２３１の他方の電流ＩEFは一定とする。
【００４１】図１２は、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏ
ｕｐｌｅｄ Ｌｏｇｉｃ）回路を用いたリング発振器の
１段分に相当する回路である。図１３に示すように、図
１２に示すＥＣＬ回路を複数個（ＥＣＬ１〜ＥＣＬｎ）
縦続接続してリング発振器を構成する。
【００４２】図１２に示すように、リング発振器１段分
のＥＣＬ回路は、トランジスタＴｒ１１〜Ｔｒ１９、抵
抗Ｒ１１〜Ｒ１７、制御端子Ｔｉｎ１１、Ｔｉｎ１２及
びＴｉｎ１３、入力端子Ｔｉｎ１４及びＴｉｎ１５、並
びに出力端子Ｔｏｕｔ１１及びＴｏｕｔ１２を有する。
いま、制御端子Ｔｉｎ１１、Ｔｉｎ１２及びＴｉｎ１３
に定電圧を与えた状態で、トランジスタＴｒ１３及びＴ
ｒ１４がそれぞれオン及びオフすると、トランジスタＴ
ｒ１３を流れる電流は、定電流源として作用するトラン
ジスタＴｒ１５及び抵抗Ｒ１５を介して電源ラインＧＮ
Ｄに流れる。トランジスタＴｒ１３のコレクタ電位が低
下するのでトランジスタＴｒ１７はオフし、出力端子Ｔ
ｏｕｔ１２はローレベルとなる。また、トランジスタＴ
ｒ１６のベース電位はほぼ電源電圧ＶＣＣに等しいの
で、トランジスタＴｒ１６はオンし、出力端子Ｔｏｕｔ
１１はハイレベルとなる。次に、トランジスタＴｒ１３
及びＴｒ１４がそれぞれオフ及びオンすると、トランジ
スタＴｒ１４のコレクタ電位は下降し、トランジスタＴ
ｒ１３のコレクタ電位は上昇する。よって、トランジス
タＴｒ１６及びＴｒ１７はオフ及びオンし、出力端子Ｔ
ｏｕｔ１１及びＴｏｕｔ１２はそれぞれローレベル及び
ハイレベルとなる。
【００４３】トランジスタＴｒ１５を流れる電流Ｉ
CSは、そのベース電位を制御することで可変できる。ま
た、トランジスタＴｒ１８及びＴｒ１９をそれぞれ流れ
る電流は、これらのベース電位を制御することで可変で
きる。更に、入出力信号の振幅は、トランジスタＴｒ１
１及びＴｒ１２のベース電位を制御することで可変でき
る。
【００４４】図１４は、図１１の構成で、リング発振器
２３２を流れる２つの電流ＩEF及びＩCSのうちの電流Ｉ
EFをコントロール信号Ｓ２（図１４ではＳ２を特にＳＩ
EFとする）で制御する。また、リング発振器１３２の一
方の電流ＩEFをループフィルタ２２０からの同一のコン
トロール信号ＳＩEFで制御し、他方の電流ＩCSをループ
フィルタ１２０からのコントロール信号Ｓ１（図１４で
はこのＳ１を特にＳＩ CSとする）で制御する。なお、リ
ング発振器２３２の他方の電流ＩCSは一定とする。より
詳細には、ループフィルタ２２０からのコントロール信
号ＳＩEFはリング発振器２３２及び１３２の各段の制御
端子Ｔｉｎ１２（図１２）に与えられる。ループフィル
タ１２０からのコントロール信号ＳＩCSは、リング発振
器１３２の各段の制御端子Ｔｉｎ１１に与えられる。な
お、リング発振器１３２の各段の制御端子Ｔｉｎ１１に
は、定電圧が与えられる。また、リング発振器１３２及
び２３２の各段の制御端子Ｔｉｎ１３には、定電圧が与
えられる。
【００４５】図１５は、図１１の構成で、リング発振器
１３２及び２３２を流れる電流Ｉをコントロール信号Ｓ
２（図１５ではＳ２を特にＳＩとする）で制御する。ま
た、リング発振器１３２の信号振幅をループフィルタ１
２０からのコントロール信号Ｓ１（図１５ではこのＳ１
を特にＳａｍｐとする）で制御する。なお、リング発振
器２３２の信号振幅は一定とする。より詳細には、ルー
プフィルタ２２０からのコントロール信号ＳＩは例え
ば、リング発振器２３２及び１３２の各段の制御端子Ｔ
ｉｎ１２（図１２）に与えられる。ループフィルタ１２
０からのコントロール信号Ｓａｍｐは、リング発振器１
３２の各段の制御端子Ｔｉｎ１３に与えられる。なお、
リング発振器１３２及び２３２の各段の制御端子Ｔｉｎ
１１には、定電圧が与えられる。また、リング発振器２
３２の各段の制御端子Ｔｉｎ１３には、定電圧が与えら
れる。
【００４６】図１６は、図１１の構成で、リング発振器
１３２及び２３２の信号振幅をコントロール信号Ｓ２
（図１６ではＳ２を特にＳａｍｐとする）で制御する。
また、リング発振器１３２の信号振幅をループフィルタ
１２０からのコントロール信号Ｓ１（図１６ではこのＳ
１を特にＳＩとする）で制御する。なお、リング発振器
２３２を流れる電流は一定とする。より詳細には、ルー
プフィルタ２２０からのコントロール信号Ｓａｍｐは、
リング発振器２３２及び１３２の各段の制御端子Ｔｉｎ
１３（図１２）に与えられる。ループフィルタ１２０か
らのコントロール信号ＳＩは例えば、リング発振器１３
２の各段の制御端子Ｔｉｎ１２に与えられる。なお、リ
ング発振器１３２及び２３２の各段の制御端子Ｔｉｎ１
１には、定電圧が与えられる。また、リング発振器２３
２の各段の制御端子Ｔｉｎ１２には、定電圧が与えられ
る。
【００４７】以上、第２の実施例として無安定マルチバ
イブレータを用いた構成、及び第３の実施例としてリン
グ発振器を用いた構成と説明したが、発振器１３０及び
２３０としてはこれらに限定されず、他の構成の発振器
を用いてもよい。
【００４８】図１７は、第１ないし第３の実施例の第１
の応用例を示すブロック図である。図１７に示す構成
は、図２に示す構成にＤ形フリップ・フロップ３００を
付加したものである。フリップ・フロップ３００は、発
振器１３０が出力するＭＨｚのクロック信号の立ち上が
りエッジに同期して、伝送速度Ｍｂｐｓのシリアル入力
データ信号Ｄｓをラッチする。すなわち、フリップ・フ
ロップ３００は、シリアル入力データ信号Ｄｓをリタイ
ミングする。これにより、入力時のジッタ等を除去で
き、きれいな信号を再生できる。
【００４９】図１８は、第１ないし第３の実施例の第２
の応用例を示すブロック図である。図１７に示す構成
は、図２に示す構成に２つのＤ形フリップ・フロップ３
０２及び３０４と、セレクタ３０６とを付加したもので
ある。入力データ信号Ｄｓの伝送速度がＭｂｐｓのとき
に、図１８に示す発振器１３０及び２３０はそれぞれＭ
／２Ｈｚで発振する。発振器１３０が生成するＭ／２Ｈ
ｚのクロック信号を、フリップ・フロップ３０２のクロ
ック端子及びフリップ・フロップ３０４の反転クロック
端子に与える。これにより、フリップ・フロップ３０２
及び３０４はクロック信号の立ち上がり及び立ち下がり
エッジに同期して交互に入力データ信号Ｄｓをラッチ
し、セレクタ３０６に出力する。セレクタ３０６は、発
振器１３０からのクロック信号に従い、フリップ・フロ
ップ３０２と３０４を交互に選択する。よって、セレク
タ３０６はリタイミングされた入力データ信号Ｄｓを出
力する。図１８に示す構成は図１７に示す構成に比べ、
発振器１３０及び２３０の発振周波数を半分にできる。
【００５０】図１９は、第１ないし第３の実施例の第３
の応用例を示すブロック図である。図１９に示す構成
は、図２に示す構成にシフトレジスタ部３１０とデータ
ラッチ部３２０と分周器３３０とを付加し、シリアル入
力データ信号Ｄｓをパラレルデータ信号ＤＯ１〜ＤＯｎ
に変換する機能を持たせたものである。入力データ信号
Ｄｓの伝送速度がＭｂｐｓのときに、図１９に示す発振
器１３０および２３０はそれぞれＭＨｚで発振する。発
振器１３０が出力するＭＨｚのクロック信号は、シフト
レジスタ部３１０及び分周器３３０に与えられる。シフ
トレジスタ部３１０は、ｎ個（ｎは整数）のＤ形フリッ
プ・フロップ３１1 〜３１ｎを縦続接続した構成であ
る。ＭＨｚのクロック信号は、フリップ・フロップ３１
1 〜３１ｎのクロック端子Ｃに与えられる。分周器３３
０はＭＨｚのクロック信号からＭ／ｎＨｚのクロック信
号を生成して、データラッチ部３２０に出力する。デー
タラッチ部３２０は、ｎ個（ｎは整数）のＤ形フリップ
・フロップ３２1 〜３２ｎを縦続接続した構成である。
Ｍ／ｎＨｚのクロック信号は、フリップ・フロップ３２
1 〜３２ｎのクロック端子Ｃに与えられる。シフトレジ
スタ部３１０は、シリアル入力データ信号ＤｓをＭＨｚ
のクロック信号に同期してシフトする。入力データ信号
Ｄｓをｎビット転送したときに、分周器３３０からのク
ロック信号に同期して、データラッチ部３２０は入力デ
ータ信号Ｄｓをｎビットラッチして、パラレルデータＤ
Ｏ１〜ＤＯｎを出力する。
【００５１】図２０は、第１ないし第３の実施例の第４
の応用例を示すブロック図である。図２０に示す構成
は、図２に示す構成にシフトレジスタ部３３０とデータ
ラッチ部３４０と分周器３５０とを付加し、シリアル入
力データ信号Ｄｓをパラレルデータ信号ＤＯ１〜ＤＯｎ
に変換する機能（シリアル−パラレル変換回路又はデマ
ルチプレクサ回路）を持たせたものである。図１９に示
す第３の応用例とは異なり、入力データ信号Ｄｓの伝送
速度がＭｂｐｓのときに、図２０に示す発振器１３０お
よび２３０はそれぞれＭ／２Ｈｚで発振する。発振器１
３０が出力するＭ／２Ｈｚのクロック信号は、シフトレ
ジスタ部３３０及び分周器３５０に与えられる。シフト
レジスタ部３５０は、ｎ個（ｎは整数）のＤ形フリップ
・フロップ３１1 〜３１ｎを有する。ｎ個のフリップ・
フロップ３１1 〜３１ｎは２つにグループ分けされ、各
クループにシリアル入力データ信号Ｄｓが与えられる。
これは、フリップ・フロップ３１1 〜３１ｎに与えるク
ロック信号の周波数をＭ／２Ｈｚに設定したことによ
る。分周器３５０はＭ／２Ｈｚのクロック信号からＭ／
２ｎＨｚのクロック信号を生成して、データラッチ部３
４０に出力する。データラッチ部３４０は、ｎ個（ｎは
整数）のＤ形フリップ・フロップ３４1 〜３４ｎを縦続
接続した構成である。Ｍ／２ｎＨｚのクロック信号は、
フリップ・フロップ３４1 〜３４ｎのクロック端子Ｃに
与えられる。シフトレジスタ部３３０は、同時にシリア
ル入力データ信号ＤｓをＭ／２Ｈｚのクロック信号に同
期してシフトする。入力データ信号Ｄｓをｎビット転送
したときに、分周器３５０からのクロック信号に同期し
て、データラッチ部３４０は入力データ信号Ｄｓをｎビ
ットラッチして、パラレルデータＤＯ１〜ＤＯｎを出力
する。 図２０に示す上記構成は、チップ３６０上に形
成されている。チップ３６０は、外部からシリアル入力
データＤｓと外部基準クロック信号ＥＣＬＫとを受け取
り、パラレル出力データＤＯ１〜ＤＯｎを出力する。な
お、後述するように、チップ３６０には外部電源に接続
される。
【００５２】図２０と同様に、第１ないし第３の実施例
及び第１ないし第３の応用例においても、１つのチップ
上に形成することが好ましい。１つのチップ上に形成す
ることで、同一プロセスで同時に２つのＰＬＬ回路１０
０及び２００を形成でき、これらの特性が同じになる。
また、電源系統は２つのＰＬＬ回路１００及び２００で
独立した（分離された）構成とすることが好ましい。
【００５３】これを、図２１に示す。第１のＰＬＬ回路
１００には電源ラインＶＣＣ１とＧＮＤ１とが設けら
れ、これらのラインとは別に、第２のＰＬＬ回路２００
には電源ラインＶＣＣ２とＧＮＤ２とが設けられてい
る。電源ラインＶＣＣ１及びＧＮＤ１と電源ラインＶＣ
Ｃ２及びＧＮＤ２とはそれぞれ、異なる外部電源に接続
することが好ましい。これにより、電源ラインに乗るノ
イズが相互に影響し合うのを防止できる。
【００５４】なお、電源ラインを分離したことにより、
図６に示す構成では、トランジスタＴｒ７及びＴｒ９は
同一の電源ライン、すなわち図２１の例では電源ライン
ＧＮＤ２に接続することが好ましい。第２のＰＬＬ回路
２００で生成したコントロール信号は第１のＰＬＬ回路
１００の発振器１３０を制御するためにも用いるからで
ある。
【００５５】図２２は、第１のＰＬＬ回路１００及び第
２のＰＬＬ回路２００が形成されたチップ部分を模試的
に描いた平面図である。図示するように、第１のＰＬＬ
回路１００を構成する位相比較器１１０、ループフィル
タ１２０及び発振器１３０をアイソレーション領域３５
２で囲む。同様に、第２のＰＬＬ回路２００を構成する
位相比較器２１０、ループフィルタ２２０及び発振器２
３０をアイソレーション領域３５４で囲む。これによ
り、第１のＰＬＬ回路１００及び第２のＰＬＬ回路２０
０間の干渉を防止できる。
【００５６】上述した第１のＰＬＬ回路１００及び第２
のＰＬＬ回路２００は、図３２に示した回路でもよい
が、前述した問題点を解消するために、好ましくは少な
くとも第１のＰＬＬ回路１００は以下に説明する構成が
好ましい。これにより、位相比較に用いるクロック信号
の周波数がシリアル入力データ信号Ｄｓの周波数以下で
あっても、安定に精度よく位相比較動作を行える。
【００５７】図２３は、第１のＰＬＬ回路１００に適用
できる位相比較器１１０の回路構成を、電圧制御発振器
（ＶＣＯ）１５０及び分周器１６０（１／ｋ：ただし、
ｋは整数）を有するＰＬＬ回路の位相比較器として示し
た図である。従って、図２３に示すＶＣＯ１５０及び分
周器１６０を前述の発振器１３０に置き換えることで、
第１のＰＬＬ回路１００の構成となる。図２３に示す位
相比較器１１０の構成及び動作の理解を容易にするため
に、図３２及び図３４を参照して説明したＰＬＬ回路と
対比させることで、以下に説明する。
【００５８】図２３に示す位相比較器１１０は、図２に
示す構成に加え、Ｄ形フリップ・フロップＦＦ１及びＦ
Ｆ２、オア回路ＯＲ２、セレクタＳＥＬ１及びＳＥＬ
２、並びに遅延回路Ｄ１及びＤ２を設けたものである。
フリップ・フロップＦＦ１及びＦＦ２並びにオア回路Ｏ
Ｒ２は、比較ウィンドウＮ３内に、分周器１６０からの
クロック信号ＣＬＫ（入力データ信号と同一周波数）の
立ち上がりエッジが存在するか立ち下がりエッジが存在
するかを検出して、検出結果に応じてセレクタＳＥＬ１
及びＳＥＬ２を制御する。セレクタＳＥＬ１及びＳＥＬ
２は、遅延回路Ｄ１を介してノア回路ＮＯＲ１から出力
されるｆup信号Ｎ５と、遅延回路Ｄ２を介してノア回路
ＮＯＲ２から出力されるｆdown信号Ｎ６とを、ループフ
ィルタ１２０のｆup端子及びｆdown端子のいずれかに出
力する。例えば、図３４に示す周期Ｐ６の場合（比較ウ
ィンドウＮ３内にクロック信号の立ち下がりがくる）に
は、ｆup信号Ｎ５はループフィルタ１２０のｆup端子に
出力されるのではなく、セレクタＳＥＬ２を介してｆ
down端子に出力される。同様に、図３４に示す周期Ｐ６
におけるｆdown信号Ｎ６はループフィルタ１２０のｆ
down端子に出力されるのではなく、セレクタＳＥＬ１を
介してｆup端子に出力される。なお、遅延回路Ｄ１及び
Ｄ２は、比較ウィンドウが閉じるまで（信号Ｎ３がハイ
レベルに切り替わるまで）の間、ｆup信号とｆdown信号
との関係を保持しておくためのタイミング調整を行うた
めに設けられている。
【００５９】図２４は、図２３に示すＰＬＬ回路の動作
を示すタイミング図である。クロック信号ＣＬＫ（Ｎ
４）は、入力データ信号Ｄｓ（Ｎ１）と同一周波数であ
る。フリップ・フロップＦＦ１は、入力データ信号Ｄｓ
の立ち下がりエッジごとに生成される比較ウィンドウ信
号Ｎ３の立ち下がり時のクロック信号ＣＬＫをラッチす
る。また、フリップ・フロップＦＦ２は、比較ウィンド
ウ信号Ｎ３の立ち上がり時のクロック信号ＣＬＫをラッ
チする。オア回路ＯＲ２は、比較ウィンドウ内（比較ウ
ィンドウ信号Ｎ３がローレベル）にクロック信号ＣＬＫ
の立ち上がりを検出した場合にはハイレベルの選択信号
Ｎ９をセレクタＳＥＬ１及びＳＥＬ２に出力し、立ち下
がりを検出した場合にはローレベルの選択信号Ｎ９を出
力する。セレクタＳＥＬ１及びＳＥＬ２はそれぞれ、端
子Ｓが０（ローレベル）のときに端子Ｄ１を選択する。
従って、周期Ｐ２及びＰ４ではセレクタＳＥＬ１及びＳ
ＥＬ２はそれぞれ、遅延されたｆup信号Ｎ１０及びｆ
down信号Ｎ１１をそのままループフィルタ１２０のｆup
端子及びｆdown端子に出力する。他方、周期Ｐ７ではセ
レクタＳＥＬ１及びＳＥＬ２はそれぞれ、遅延されたｆ
down信号Ｎ１１及びｆup信号Ｎ１０をループフィルタ１
２０のｆup端子及びｆdown端子に出力する。
【００６０】以上のようにして位相比較器１１０で生成
されたｆup信号Ｎ１２とｆdown信号Ｎ１３はループフィ
ルタ１２０で積分され、その結果がＶＣＯ１５０に送ら
れる。すなわち、ｆup信号Ｎ１２を積分した値がｆdown
信号Ｎ１３を積分した値よりも大きい時にはＶＣＯ１５
０の周波数を高くするように動作し、ｆup信号Ｎ１２を
積分した値がｆdown信号Ｎ１３を積分した値よりも小さ
い時はＶＣＯ１５０の周波数を低くするように動作す
る。図２４の例では、ｆup信号Ｎ１２のパルス幅の合計
の方がｆdown信号Ｎ１３のパルス幅の合計よりも大きい
ので、ループフィルタ１２０はＶＣＯ１５０の周波数を
高くするようにコントロール電圧を発生する。よって、
ＶＣＯ１５０の発振周波数は高くなり、いずれｆup信号
Ｎ１２のパルス幅の合計とｆdown信号Ｎ１３のパルス幅
の合計とが等しくなったところでつりあいロックする。
すなわち、比較ウィンドウＮ３の中心とクロック信号Ｃ
ＬＫの立ち上がりエッジの位相が一致したところでロッ
クする。このようにして、外部より入力されたデータ信
号からこれに同期したクロック信号ＣＬＫを生成するＰ
ＬＬ回路を構成することができる。
【００６１】なお、図２３及び図２４の構成では、入力
データ信号Ｄｓの立ち下がりエッジごとに位相比較ウィ
ンドウを発生する方法について説明したが、立ち上がり
エッジごとに位相比較ウィンドウを発生する構成であっ
てもよい。なお、そうような構成は当業者には図２３及
び図２４から自明であるので、ここでは省略する。
【００６２】図２５は、図２３に示す位相比較器１１０
の構成を簡略化した構成を示す。また、図２６は図２５
に示す回路の動作を示すタイミング図である。図２５に
示す構成は、図３２に示す構成に加え、フリップ・フロ
ップＦＦ１と２つのセレクタＳＥＬ１及びＳＥＬ２を付
加したものである。図２３に示す構成とは異なり、図２
５に示す構成では、セレクタＳＥＬ１及びＳＥＬ２を１
つのフリップ・フロップＦＦ１の出力信号（選択信号）
Ｎ７のみで制御している。比較ウィンドウ信号Ｎ３の立
ち下がり時にクロック信号ＣＬＫがハイレベルであれ
ば、次のエッジは当然に立ち下がりエッジなので、フリ
ップ・フロップＦＦ１だけでも同様の効果が得られる。
ただし、比較ウィンドウ信号Ｎ３の立ち上がりエッジで
は判断していないので、図２５に示す構成は図２３に示
す構成よりも精度が落ちる。ただし、図２に示すような
構成では、第１のＰＬＬ回路１００は入力データ信号Ｄ
ｓにほぼ等しい周波数にあるので、図２５に示す構成を
用いても効果的である。
【００６３】なお、図２３及び図２４の構成では、入力
データ信号Ｄｓの立ち下がりエッジごとに位相比較ウィ
ンドウを発生する方法について説明したが、立ち上がり
エッジごとに位相比較ウィンドウを発生する構成であっ
てもよい。なお、そうような構成は当業者には図２３及
び図２４から自明であるので、ここでは省略する。
【００６４】図２７は、図２３に示す位相比較器１１０
のオア回路ＯＲ１に代えて、排他的論理和回路ＥＸ−Ｏ
Ｒを用いた構成である。図２８は、図２７に示すＰＬＬ
回路の動作を示すタイミング図である。図２８に示すよ
うに、入力データ信号Ｄｓの立ち下がりエッジごとに生
成される位相比較ウィンドウ内でクロック信号ＣＬＫの
立ち下がりを検出したときには、セレクタＳＥＬ１は遅
延されたｆup信号Ｎ１０をループフィルタ１２０のｆ
down端子へ、セレクタＳＥＬ２は遅延されたｆdo wn信号
Ｎ１１をｆup端子へそれぞれ出力する。
【００６５】図２９は、図２３、２５及び２７に示すＰ
ＬＬ回路の第１の応用例を示すブロック図である。図２
３、２５及び２７に示すＰＬＬ回路５００の前段に、ト
グルのＤ形フリップ・フロップＦＦを設けてある。これ
により、入力データ信号Ｄｓの周波数を１／２に下げて
いる。入力データ信号Ｄｓの周波数が極めて高いときに
は、データのエッジからエッジまでの間隔が狭くなり十
分な比較ウィンドウ幅を得ることができなくなる。この
ような場合、図２９に示す構成とすることにより、デー
タのエッジ間隔が２倍に増えるため、十分な比較ウィン
ドウ幅を得ることができ、より高周波まで安定に動作さ
せることが可能となる。
【００６６】図３０は、図２３、２５及び２７に示すＰ
ＬＬ回路の第２の応用例を示すブロック図である。図３
０に示す回路は、ＰＬＬ回路５００を用いてシリアル入
力データ信号をパラレルデータ信号Ｄｏｕｔ（１）〜Ｄ
ｏｕｔ（ｎ）に変換する構成（シリアル−パラレル変換
回路又はデマルチプレクサ回路）である。ｎ個のＤ形フ
リップ・フロップＦＦ１１〜ＦＦ１（ｎ）はシフトレジ
スタ（図２０のシフトレジスタ部３３０に相当）を構成
し、ｎ個のＤ形フリップ・フロップＦＦ２１〜ＦＦ２
（ｎ）はデータラッチ（図２０のデータラッチ部３４０
に相当）を構成する。また、分周器５１０（図２０の分
周器３５０に相当）は、ＰＬＬ回路５００が出力するク
ロック信号ＣＬＫの周波数の２／ｎ倍の周波数のクロッ
ク信号を生成して、上記フリップ・フロップに出力す
る。これにより、入力データ信号Ｄｓと同一の周波数で
シリアル−パラレル変換を行うことができる。
【００６７】なお、図２９及び図３０の構成も１つのチ
ップ内に形成することが好ましい。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
シリアルデータに同期したクロック信号を低電力消費で
安定かつ精度良く発生できるＰＬＬ回路を用いた信号処
理装置を提供することをができる。
【図面の簡単な説明】
【図１】本発明の原理を示すブロック図である。
【図２】本発明の第１の実施例を示すブロック図であ
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
【図４】図３に示す無安定マルチバイブレータの回路図
である。
【図５】図３に示す第２の実施例の第１の具体例を示す
ブロック図である。
【図６】図５に示す構成の要部の回路図である。
【図７】図３に示す第２の実施例の第２の具体例を示す
ブロック図である。
【図８】図７に示す構成の要部の回路図である。
【図９】図４に示す第２の実施例の第３の具体例を示す
ブロック図である。
【図１０】本発明の第３の実施例を示すブロック図であ
る。
【図１１】図１０に示す第３の実施例の第１の具体例を
示すブロック図である。
【図１２】図１１に示すリング発振器の１段分の回路図
である。
【図１３】図１１に示すリング発振器のブロック図であ
る。
【図１４】図１０に示す第３の実施例の第２の具体例を
示すブロック図である。
【図１５】図１０に示す第３の実施例の第３の具体例を
示すブロック図である。
【図１６】図１６に示す第３の実施例の第４の具体例を
示すブロック図である。
【図１７】第１ないし第３の実施例の第１の応用例を示
すブロック図である。
【図１８】第１ないし第３の実施例の第２の応用例を示
すブロック図である。
【図１９】第１ないし第３の実施例の第３の応用例を示
すブロック図である。
【図２０】第１ないし第３の実施例の第４の応用例を示
すブロック図である。
【図２１】第１ないし第３の実施例における好ましい電
源系統を示す図である。
【図２２】第１ないし第３の実施例における好ましいシ
ールド構成を示すチップ要部を模試的に示す平面図であ
る。
【図２３】第１ないし第３の実施例に適用できる位相比
較器を含むＰＬＬ回路を示すブロック図である。
【図２４】図２３に示すＰＬＬ回路の動作を示すタイミ
ング図である。
【図２５】第１ないし第３の実施例に適用できる別の構
成の位相比較器を含むＰＬＬ回路を示すブロック図であ
る。
【図２６】図２５に示すＰＬＬ回路の動作を示すタイミ
ング図である。
【図２７】第１ないし第３の実施例に適用できる更に別
の構成の位相比較器を含むＰＬＬ回路を示すブロック図
である。
【図２８】図２７に示すＰＬＬ回路の動作を示すタイミ
ング図である。
【図２９】図２３、図２５及び図２７に示すＰＬＬ回路
の第１の応用例を示すブロック図である。
【図３０】図２３、図２５及び図２７に示すＰＬＬ回路
の第１の応用例を示すブロック図である。
【図３１】従来のクロック信号生成回路を示すブロック
図である。
【図３２】従来のＰＬＬ回路を用いたクロック信号生成
回路を示すブロック図である。
【図３３】図３２に示すクロック信号生成回路の動作を
示すタイミング図である。
【図３４】図３２に示すクロック信号生成回路の別の動
作を示すタイミング図である。
【符号の説明】
１００ 第１のＰＬＬ回路 １１０ 位相比較器 １２０ ループフィルタ １３０ 発振器 ２００ 第２のＰＬＬ回路 ２１０ 位相比較器 ２２０ ループフィルタ ２３０ 発振器 ２４０ 分周器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−261923（ＪＰ，Ａ) 特開 平２−244820（ＪＰ，Ａ) 特開 昭63−33029（ＪＰ，Ａ) 特開 昭56−48726（ＪＰ，Ａ) 特開 平２−126722（ＪＰ，Ａ) 特開 平４−233841（ＪＰ，Ａ) 特開 平４−348629（ＪＰ，Ａ) 特開 平５−284152（ＪＰ，Ａ) 特開 平４−142673（ＪＰ，Ａ) 特開 平３−96991（ＪＰ，Ａ) 国際公開92／7425（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/22 H04L 7/033

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリアル入力データ信号に同期した第１
    のクロック信号を出力する第１の発振器を有するととも
    に、該シリアル入力データ信号と該第１のクロック信号
    との位相比較結果に応じた第１のコントロール信号を生
    成して第１の発振器に出力する第１のコントロール信号
    を生成する第１のＰＬＬ回路と、 該第１のクロック信号に同期して、前記シリアル入力デ
    ータ信号をｎビット（ｎは任意の整数）シフトするシフ
    トレジスタと、 前記第１のクロック信号を分周して第３のクロック信号
    を出力する分周器と、 該第３のクロック信号に同期して前記シフトレジスタが
    出力するシリアル入力データ信号のｎビットをラッチし
    てパラレルに出力するラッチ手段とを有する信号処理装
    置において、 外部基準クロック信号に同期した第２のクロック信号を
    出力する第２の発振器を有するとともに、該外部基準ク
    ロック信号と該第２のクロック信号の位相比較結果に応
    じた第２のコントロール信号を生成して前記第１及び第
    ２の発振器に出力する第２のＰＬＬ回路を設け、 前記第１のＰＬＬ回路に前記シリアル入力データ信号が
    入力されなくても、前記第１の発振器は前記第２のコン
    トロール信号を受けてクロック信号を出力するように構
    成し、 前記第１のＰＬＬ回路は、 前記シリアル入力データ信号と前記第１のクロック信号
    との位相を比較し、その位相差に応じた進みパルス信号
    及び遅れパルス信号を発生する位相比較手段と、 該進みパルスと遅れパルスを積分して、前記シリアル入
    力データ信号と同一周波数の前記第１のコントロール信
    号を発生するループフィルタ手段とを有し、 前記位相比較手段は、 前記シリアル入力データ信号の立上りごと又は立ち下が
    りごとに位相比較ウィンドウ信号を発生する第１のゲー
    ト手段と、 前記位相比較ウィンドウ信号と前記クロック信号とに基
    づき、前記進みパルス信号と遅れパルス信号とを発生す
    る第２のゲート手段と、 該位相比較ウィンドウ信号が示す位相比較ウィンドウ内
    で前記クロック信号のエッジを検出し、立上りエッジと
    立ち下がりエッジのうち所定の一方のエッジを検出した
    場合には前記進みパルス信号と遅れパルス信号をそのま
    ま前記ループフィルタ手段に出力し、他方のエッジを検
    出した場合には前記進みパルス信号及び遅れパルス信号
    をそれぞれ遅れパルス信号及び進みパルス信号として前
    記ループフィルタ手段に出力する検出／選択手段とを有
    することを特徴とする信号処理装置 。
  2. 【請求項２】 前記信号処理装置は、１つのチップ上に
    形成されることを特徴とする請求項１記載の信号処理装
    置。
  3. 【請求項３】 前記信号処理装置は、前記第１のＰＬＬ
    回路を囲む第１のアイソレーション領域と、前記第２の
    ＰＬＬ回路を囲む第２のアイソレーション領域とを有す
    ることを特徴とする請求項２記載の信号処理装置。
  4. 【請求項４】 シリアル入力データ信号とクロック信号
    との位相を比較し、その位相差に応じた進みパルス信号
    及び遅れパルス信号を発生する位相比較手段と、 該進みパルスと遅れパルスを積分してコントロール信号
    を発生するループフィルタ手段と、 該コントロール信号に応じて可変し、かつシリアル入力
    データ信号と同一周波数の前記クロック信号を発生する
    発振器手段とを有し、 前記位相比較手段は、 前記シリアル入力データ信号の立ち上りごと又は立ち下
    がりごとに位相比較ウィンドウ信号を発生する第１のゲ
    ート手段と、 前記位相比較ウィンドウ信号と前記クロック信号とに基
    づき、前記進みパルス信号と遅れパルス信号とを発生す
    る第２のゲート手段と、 該位相比較ウィンドウ信号が示す位相比較ウィンドウ内
    で前記クロック信号のエッジを検出し、立上りエッジと
    立ち下がりエッジのうち所定の一方のエッジを検出した
    場合には前記進みパルス信号と遅れパルス信号をそのま
    ま前記ループフィルタ手段に出力し、他方のエッジを検
    出した場合には前記進みパルス信号及び遅れパルス信号
    をそれぞれ遅れパルス信号及び進みパルス信号として前
    記ループ フィルタ手段に出力する検出／選択手段とを有
    することを特徴とする信号処理装置 。
  5. 【請求項５】 前記検出／選択手段は、 該位相比較ウィンドウ信号が示す位相比較ウィンドウ内
    で前記クロック信号のエッジを検出し、立上りエッジと
    立ち下がりエッジのうち所定の一方のエッジを検出した
    場合には第１のレベルを有し、他方のエッジを検出した
    場合には第２のレベルを有する選択信号を生成する第３
    のゲート手段と、 前記進みパルス信号と遅れパルス信号を受け取り、前記
    選択信号が第１のレベルにあるときは前記進みパルス信
    号をそのまま前記ループフィルタ手段に出力し、第２の
    レベルにあるときは前記遅れパルス信号を進みパルス信
    号として前記ループフィルタ手段に出力する第１のセレ
    クタと、 前記進みパルス信号と遅れパルス信号を受け取り、前記
    選択信号が第１のレベルにあるときは前記遅れパルス信
    号をそのまま前記ループフィルタ手段に出力し、第２の
    レベルにあるときは前記進みパルス信号を遅れパルス信
    号として前記ループフィルタ手段に出力する第２のセレ
    クタとを有することを特徴とする請求項４記載の信号処
    理装置 。
  6. 【請求項６】 前記信号処理装置は更に、前記位相比較
    手段の前段に前記シリアル入力データ信号の周波数を低
    下させる手段を有することを特徴とする請求項４又は５
    に記載の信号処理装置。
  7. 【請求項７】 前記信号処理装置は更に、 前記発振器が出力するクロック信号に同期して前記シリ
    アル入力データ信号をｎビット（ｎは整数）シフトする
    シフトレジスタ手段と、 前記クロック信号を分周して別のクロック信号を出力す
    る分周器と、 該別のクロック信号に同期して前記シフトレジスタ手段
    が出力するシリアル入力データ信号のｎビットをラッチ
    してパラレルに出力するラッチ手段とを有することを特
    徴とする請求項４ないし６のいずれか一項記載の信号処
    理装置 。
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