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JP3132847B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP3132847B2
JP3132847B2 JP03153283A JP15328391A JP3132847B2 JP 3132847 B2 JP3132847 B2 JP 3132847B2 JP 03153283 A JP03153283 A JP 03153283A JP 15328391 A JP15328391 A JP 15328391A JP 3132847 B2 JP3132847 B2 JP 3132847B2
Authority
JP
Japan
Prior art keywords
element isolation
nitride film
silicon nitride
semiconductor substrate
insulating film
Prior art date
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Expired - Lifetime
Application number
JP03153283A
Other languages
English (en)
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JPH053248A (ja
Inventor
俊 保坂
Original Assignee
セイコーインスツルメンツ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セイコーインスツルメンツ株式会社 filed Critical セイコーインスツルメンツ株式会社
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Publication of JPH053248A publication Critical patent/JPH053248A/ja
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Publication of JP3132847B2 publication Critical patent/JP3132847B2/ja
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Expired - Lifetime legal-status Critical Current

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  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の素子分
離層の作成方法に関する。
【０００２】
【従来の技術】従来の素子分離層は、図２に示すように
素子分離層２３、反転防止層２２および不純物拡散層２
４は半導体表面２１に平面的に形成されており、素子分
離領域として一定の距離・面積を有していた。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の素子分離層は半導体の平面に素子分離領域として一定
の距離、面積を有しているため、半導体装置の微細化、
高集積化の妨げとなっていた。
【０００４】
【課題を解決するための手段】半導体基板表面に段差を
形成し、その段差に素子分離領域を形成する。
【０００５】
【作用】段差を素子分離領域として利用するので、平面
的（マスク上）には素子分離領域を小さくできる。また
自己整合的に素子分離領域を形成し、素子分離層の厚み
まで素子分離領域を小さくできる。
【０００６】
【実施例】以下に、本発明の不揮発性半導体メモリの製
造方法の実施例を図面に基づいて詳細に説明する。はじ
めに図１（ａ）に示すように半導体基板１にフォトレジ
スト２等でパターニングを行う。半導体基板１は、シリ
コン、ゲルマニウム等の単一半導体基板あるいはガリウ
ム砒素（ＧａＡｓ）、インジウムリン等の化合物半導体
基板あるいは一般的な半導体基板をさす。
【０００７】次に図１（ｂ）に示すように、フォトレジ
スト２等でパターニングされた領域３の半導体基板１を
エッチングする。この半導体基板１の深さが本発明にお
ける素子分離幅となる。半導体基板１のエッチング方法
として、ドライエッチング法とウエットエッチング法が
ある。前述したように半導体基板１のエッチング量は素
子分離幅から決定される。
【０００８】次にフォトレジスト等を除去した後に、図
１（ｃ）に示すように絶縁膜４を薄く形成した後、シリ
コン窒化膜５を積層する。絶縁膜４はシリコン酸化膜や
シリコン酸窒化膜等の絶縁膜である。この絶縁膜４の厚
みは１００〜１０００Åの間にあることが望ましい。シ
リコン窒化膜５は耐酸化性マスクとなるものである。従
って耐酸化性の材料であれば、シリコン窒化膜でなくて
もよい。またシリコン窒化膜５の厚みはピンホールがな
く、しかも耐酸化性があれば充分であり、通常は２００
〜１００００Åである。シリコン窒化膜５の形成方法と
して化学気相成長法（ＣＶＤ法）あるいは物理気相成長
法（ＰＶＤ法）がある。
【０００９】ＣＶＤ法あるいはＰＶＤ法で形成したシリ
コン窒化膜５において、段差部に積層した膜は平坦部に
積層した膜に比較し弱く、図１（ｄ）に示すようにエッ
チングを行うと段差部の膜が速く除去され、シリコン窒
化膜５のない領域６が段差部に形成される。このエッチ
ングの方法として、異方性エッチングより等方性エッチ
ングの方が効果が大きい。つまり、ウエットエッチング
あるいは等方性のドライエッチングを行うことにより、
平坦部のシリコン窒化膜を残し、段差部のシリコン窒化
膜のみをエッチングすることができる。特にシリコン窒
化膜５がプラズマＣＶＤやスパッタ法で形成した場合、
段差部の膜質が特に弱いので上記の方法が効果的に作用
する。
【００１０】次に図１（ｅ）に示すように、段差部のシ
リコン窒化膜５の除去された領域にフィールドの反転防
止のための不純物を導入し反転防止層７を形成する。こ
の不純物元素の導入の方法としてイオン注入法や拡散法
がある。次に図１（ｆ）に示すように、半導体基板１を
酸化して、シリコン窒化膜５のない段差部の領域６に素
子分離用の絶縁膜８を形成する。基板がシリコンの場
合、素子分離用の絶縁膜８はシリコン酸化膜となる。
【００１１】次に、シリコン窒化膜５および絶縁膜４を
除去し、図１（ｇ）を得る。ここで素子分離絶縁膜８で
覆われていない領域は活性領域となる。この活性領域に
各種の不純物拡散層やトランジスタ等が形成される。例
えば、図２に示すように薄い絶縁膜９を形成した後、イ
オン注入等の方法により不純物拡散層１０を形成する。
この後にトランジスタや配線や保護膜が形成され半導体
デバイスが完成する。
【００１２】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば半導体基板の表面に形成された段
差に素子分離領域を形成できるので、素子分離層の幅お
よび面積を小さくできる。特に平面的には素子分離層の
幅は素子分離層の厚みまで小さくできる。さらに自己整
合的に段差部分に素子分離領域を形成できる。従って、
半導体装置の微細化、高集積化には最高の効果がある。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は本発明の実施例を示す半導体
装置の工程順断面図である。
【図２】本発明の半導体装置のできあがり図である。
【図３】従来の半導体装置の素子分離を示す断面図であ
る。
【符号の説明】
１ 半導体基板 ２ フォトレジスト ４ 絶縁膜 ５ シリコン窒化膜 ７ 反転防止層 ８ 素子分離絶縁膜 １０ 不純物拡散層

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面にフォトレジストをパ
    ターニングして形成し、前記半導体基板の表面を段差部
    を有する所望の形状にエッチングする工程と、前記フォ
    トレジストを除去した後、前記半導体基板の表面に絶縁
    膜を形成する工程と、前記絶縁膜の上にシリコン窒化膜
    を形成する工程と、前記シリコン窒化膜を等方性エッチ
    ングにより前記段差部に形成されたシリコン窒化膜のみ
    を選択的に自己整合的にエッチング除去する工程と、前
    記段差部を局部的に酸化して素子分離用の絶縁膜を形成
    する工程と、前記シリコン窒化膜を除去する工程とから
    なることを特徴とする半導体装置の製造方法。
JP03153283A 1991-06-25 1991-06-25 半導体装置の製造方法 Expired - Lifetime JP3132847B2 (ja)

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