JPH0982891A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0982891A JPH0982891A JP23560695A JP23560695A JPH0982891A JP H0982891 A JPH0982891 A JP H0982891A JP 23560695 A JP23560695 A JP 23560695A JP 23560695 A JP23560695 A JP 23560695A JP H0982891 A JPH0982891 A JP H0982891A
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- film
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Abstract
(57)【要約】
【課題】 製造コストを低下させるとともに基板のオー
バーエッチングや下地に損傷を与えることを可及的に防
止する。 【解決手段】 半導体基板２上に形成されたゲート電極
の側部に絶縁物からなる側壁膜８ａが設けられＦＥＴ
と、半導体基板上に形成された抵抗素子６と、側壁膜と
同一層となる、抵抗素子を覆う保護膜８ｂと、を備えて
いることを特徴とする。
バーエッチングや下地に損傷を与えることを可及的に防
止する。 【解決手段】 半導体基板２上に形成されたゲート電極
の側部に絶縁物からなる側壁膜８ａが設けられＦＥＴ
と、半導体基板上に形成された抵抗素子６と、側壁膜と
同一層となる、抵抗素子を覆う保護膜８ｂと、を備えて
いることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は抵抗素子とＦＥＴと
を有する半導体装置及びその製造方法に関する。
を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般にＭＯＳＦＥＴの電流駆動能力を向
上させるためにソース・ドレイン領域およびポリシリコ
ンゲート電極にサリサイド工程が行われる。このような
ＭＯＳＦＥＴと、抵抗素子とを有する半導体装置を製造
する場合には、サリサイド工程を行う際に、抵抗素子が
サリサイド化されて抵抗値が下がるのを防止するために
保護膜が必要であった。これを図４を参照して説明す
る。
上させるためにソース・ドレイン領域およびポリシリコ
ンゲート電極にサリサイド工程が行われる。このような
ＭＯＳＦＥＴと、抵抗素子とを有する半導体装置を製造
する場合には、サリサイド工程を行う際に、抵抗素子が
サリサイド化されて抵抗値が下がるのを防止するために
保護膜が必要であった。これを図４を参照して説明す
る。
【０００３】図４は従来の半導体装置の製造工程断面図
である。まず、図４（ａ）に示すように半導体基板２上
に素子分離酸化膜３を、例えばＬＯＣＯＳ（Local oxid
ization of silicon）法を用いて素子分離酸化膜３を形
成した後、ゲート絶縁膜４および多結晶シリコン膜５を
順次形成し、パターニングすることによって素子領域上
にはゲート絶縁膜４および多結晶シリコン膜５からなる
ゲート電極を形成するとともに素子分離領域上に多結晶
シリコンからなる抵抗素子６を形成する。続いて図４
（ａ）に示すようにゲート電極をマスクにして素子領域
にイオン注入することによって比較的浅くて濃度が低い
ソース・ドレイン拡散層７を形成する。
である。まず、図４（ａ）に示すように半導体基板２上
に素子分離酸化膜３を、例えばＬＯＣＯＳ（Local oxid
ization of silicon）法を用いて素子分離酸化膜３を形
成した後、ゲート絶縁膜４および多結晶シリコン膜５を
順次形成し、パターニングすることによって素子領域上
にはゲート絶縁膜４および多結晶シリコン膜５からなる
ゲート電極を形成するとともに素子分離領域上に多結晶
シリコンからなる抵抗素子６を形成する。続いて図４
（ａ）に示すようにゲート電極をマスクにして素子領域
にイオン注入することによって比較的浅くて濃度が低い
ソース・ドレイン拡散層７を形成する。
【０００４】次に図４（ｂ）に示すように、例えばＳｉ
Ｏ２またはＳｉ３Ｎ４からなる絶縁膜を基板全面に堆積
し、異方性エッチング（例えばＲＩＥ法）を用いてパタ
ーニングすることによってゲート電極５および抵抗素子
６の側面に各々側壁４０を形成する。続いて図４（ｂ）
に示すようにこの側壁４０をマスクにして素子領域にイ
オン注入することによって拡散層７よりも深くて濃度が
高い、ソース・ドレイン拡散層１０を形成する。
Ｏ２またはＳｉ３Ｎ４からなる絶縁膜を基板全面に堆積
し、異方性エッチング（例えばＲＩＥ法）を用いてパタ
ーニングすることによってゲート電極５および抵抗素子
６の側面に各々側壁４０を形成する。続いて図４（ｂ）
に示すようにこの側壁４０をマスクにして素子領域にイ
オン注入することによって拡散層７よりも深くて濃度が
高い、ソース・ドレイン拡散層１０を形成する。
【０００５】次に、図４（ｃ）に示すように全面に例え
ばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜４５を全面
に堆積した後、図４（ｄ）に示すように上記絶縁膜４５
をパターニングすることによって抵抗素子６を覆うよう
に絶縁膜４５ａを残す。続いてサリサイド工程を行い、
ゲート電極の多結晶シリコン膜５の表面およびソース・
ドレイン拡散層１０の表面に、シリサイド膜５０ａ，５
０ｂを形成する（図４（ｄ）参照）。
ばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜４５を全面
に堆積した後、図４（ｄ）に示すように上記絶縁膜４５
をパターニングすることによって抵抗素子６を覆うよう
に絶縁膜４５ａを残す。続いてサリサイド工程を行い、
ゲート電極の多結晶シリコン膜５の表面およびソース・
ドレイン拡散層１０の表面に、シリサイド膜５０ａ，５
０ｂを形成する（図４（ｄ）参照）。
【０００６】
【発明が解決しようとする課題】このようにサリサイド
工程を行なうＦＥＴと、抵抗素子とを備えている半導体
装置の従来の製造方法においては、抵抗素子６がサリサ
イド化するのを防止するため保護膜４５ａが必要であ
る。そしてこの保護膜４５ａを形成するためには保護膜
４５ａの成膜工程と、リソグラフィを用いた選択的なエ
ッチング工程が必要であり、工程数が多くなって製造コ
ストが高くなるという問題があった。また、保護膜４５
ａのエッチング工程は、ソース・ドレイン拡散層７，１
０をオーバーエッチングしたり、下地に損傷を与えると
いう問題を引き起こす。
工程を行なうＦＥＴと、抵抗素子とを備えている半導体
装置の従来の製造方法においては、抵抗素子６がサリサ
イド化するのを防止するため保護膜４５ａが必要であ
る。そしてこの保護膜４５ａを形成するためには保護膜
４５ａの成膜工程と、リソグラフィを用いた選択的なエ
ッチング工程が必要であり、工程数が多くなって製造コ
ストが高くなるという問題があった。また、保護膜４５
ａのエッチング工程は、ソース・ドレイン拡散層７，１
０をオーバーエッチングしたり、下地に損傷を与えると
いう問題を引き起こす。
【０００７】本発明は上記事情を考慮してなされたもの
であって、製造コストを可及的に低くできるとともに基
板のオーバーエッチングや下地に損傷を与えることを可
及的に防止することのできる半導体装置及びその製造方
法を提供することを目的とする。
であって、製造コストを可及的に低くできるとともに基
板のオーバーエッチングや下地に損傷を与えることを可
及的に防止することのできる半導体装置及びその製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に形成されたゲート電極の側部に絶縁
物からなる側壁膜が設けられたＦＥＴと、前記半導体基
板上に形成された抵抗素子と、前記側壁膜と同一層から
なる、前記抵抗素子を覆う保護膜と、を備えていること
を特徴とする。
は、半導体基板上に形成されたゲート電極の側部に絶縁
物からなる側壁膜が設けられたＦＥＴと、前記半導体基
板上に形成された抵抗素子と、前記側壁膜と同一層から
なる、前記抵抗素子を覆う保護膜と、を備えていること
を特徴とする。
【０００９】また本発明による半導体装置の製造方法の
第１の態様は、ＦＥＴのゲート電極と抵抗素子とが形成
された半導体基板の全面に絶縁膜を堆積する工程と、前
記絶縁膜上にレジストパターンを形成し、このレジスト
パターンをマスクにして異方性エッチングを用いて前記
絶縁膜をパターニングすることによって前記ゲート電極
の側部に側壁を形成するとともに前記抵抗素子を覆う保
護膜を形成する工程と、を備えていることを特徴とす
る。
第１の態様は、ＦＥＴのゲート電極と抵抗素子とが形成
された半導体基板の全面に絶縁膜を堆積する工程と、前
記絶縁膜上にレジストパターンを形成し、このレジスト
パターンをマスクにして異方性エッチングを用いて前記
絶縁膜をパターニングすることによって前記ゲート電極
の側部に側壁を形成するとともに前記抵抗素子を覆う保
護膜を形成する工程と、を備えていることを特徴とす
る。
【００１０】また本発明による半導体装置の製造方法の
第２の態様は、ｎＭＯＳトランジスタおよびｐＭＯＳト
ランジスタの各々のゲート電極と、抵抗素子とが形成さ
れた半導体基板の全面に絶縁膜を堆積し、異方性エッチ
ングを用いて前記絶縁膜をパターニングすることによっ
て前記ｎＭＯＳトランジスタおよびｐＭＯＳトランジス
タの各々のゲート電極の側部に側壁を形成する工程を備
えている半導体装置の製造方法において、前記ｎＭＯＳ
トランジスタのゲート電極の側壁と前記ｐＭＯＳトラン
ジスタのゲート電極の側壁とを別々に形成し、前記ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタのうちの
一方のトランジスタのゲート電極の側壁の形成の際に前
記抵抗素子を覆う保護膜を形成することを特徴とする。
第２の態様は、ｎＭＯＳトランジスタおよびｐＭＯＳト
ランジスタの各々のゲート電極と、抵抗素子とが形成さ
れた半導体基板の全面に絶縁膜を堆積し、異方性エッチ
ングを用いて前記絶縁膜をパターニングすることによっ
て前記ｎＭＯＳトランジスタおよびｐＭＯＳトランジス
タの各々のゲート電極の側部に側壁を形成する工程を備
えている半導体装置の製造方法において、前記ｎＭＯＳ
トランジスタのゲート電極の側壁と前記ｐＭＯＳトラン
ジスタのゲート電極の側壁とを別々に形成し、前記ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタのうちの
一方のトランジスタのゲート電極の側壁の形成の際に前
記抵抗素子を覆う保護膜を形成することを特徴とする。
【００１１】
【発明の実施の形態】本発明による半導体装置の製造方
法の第１の実施の形態を図１を参照して説明する。図１
は第１の実施の形態の製造方法の製造工程を示す工程断
面図である。まず、図１（ａ）に示すように、半導体基
板２上に例えばＬＯＣＯＳ法を用いて素子分離酸化膜３
を形成した後、薄い絶縁膜４および多結晶シリコン膜５
を順次形成し、パターニングすることによって素子領域
上にはゲート絶縁膜４および多結晶シリコンからなるゲ
ート電極を形成し、素子分離領域３上には多結晶シリコ
ンからなる抵抗素子６を形成する。続いて図１（ａ）に
示すようにゲート電極５をマスクにして素子領域にイオ
ン注入することによって比較的浅くて濃度が低いソース
・ドレイン拡散層７を形成する。
法の第１の実施の形態を図１を参照して説明する。図１
は第１の実施の形態の製造方法の製造工程を示す工程断
面図である。まず、図１（ａ）に示すように、半導体基
板２上に例えばＬＯＣＯＳ法を用いて素子分離酸化膜３
を形成した後、薄い絶縁膜４および多結晶シリコン膜５
を順次形成し、パターニングすることによって素子領域
上にはゲート絶縁膜４および多結晶シリコンからなるゲ
ート電極を形成し、素子分離領域３上には多結晶シリコ
ンからなる抵抗素子６を形成する。続いて図１（ａ）に
示すようにゲート電極５をマスクにして素子領域にイオ
ン注入することによって比較的浅くて濃度が低いソース
・ドレイン拡散層７を形成する。
【００１２】次に図１（ｂ）に示すように例えばＳｉＯ
２またはＳｉ３Ｎ４からなる絶縁膜を例えばＣＶＤ法を
用いて基板全面に堆積する。そしてこの絶縁膜上にフォ
トレジスト９を塗布し、パターニングすることによって
ＭＯＳＦＥＴ形成領域を除く抵抗素子６を覆う領域上に
のみレジストパターン９を残す（図１（ｂ）参照）。
２またはＳｉ３Ｎ４からなる絶縁膜を例えばＣＶＤ法を
用いて基板全面に堆積する。そしてこの絶縁膜上にフォ
トレジスト９を塗布し、パターニングすることによって
ＭＯＳＦＥＴ形成領域を除く抵抗素子６を覆う領域上に
のみレジストパターン９を残す（図１（ｂ）参照）。
【００１３】次に図１（ｃ）に示すように上記レジスト
パターン９をマスクにして異方性エッチング（例えばＲ
ＩＥ）を行うことにより、ゲート電極５に側壁８ａを形
成するとともに抵抗素子６を覆う保護膜８ｂを形成す
る。そしてレジストパターン９を除去した後、素子領域
に不純物をイオン注入することによって拡散層７よりも
深くて濃度の高いソース・ドレイン拡散層１０を形成す
る（図１（ｃ）参照）。
パターン９をマスクにして異方性エッチング（例えばＲ
ＩＥ）を行うことにより、ゲート電極５に側壁８ａを形
成するとともに抵抗素子６を覆う保護膜８ｂを形成す
る。そしてレジストパターン９を除去した後、素子領域
に不純物をイオン注入することによって拡散層７よりも
深くて濃度の高いソース・ドレイン拡散層１０を形成す
る（図１（ｃ）参照）。
【００１４】その後図１（ｄ）に示すようにサリサイド
工程を行い、ゲート電極の多結晶シリコン膜５の表面お
よび拡散層７の表面にシリサイド金属膜１２ａ，１２ｂ
を形成する。
工程を行い、ゲート電極の多結晶シリコン膜５の表面お
よび拡散層７の表面にシリサイド金属膜１２ａ，１２ｂ
を形成する。
【００１５】以上説明したように、本実施例の形態の製
造方法によれば、抵抗素子６のサリサイド保護膜８ｂは
ＭＯＳＦＥＴのゲート電極の側壁８ａと同時に形成され
るため、従来の場合に必要であった保護膜のみの形成の
ための成膜工程およびエッチング工程が不要となる。こ
れにより従来の場合に比べて工程数を減らすことが可能
となり製造コストを低くすることができる。またエッチ
ング工程が減ることにより、基板のオーバーエッチング
や下地に損傷を与える可能性を低くすることができる。
造方法によれば、抵抗素子６のサリサイド保護膜８ｂは
ＭＯＳＦＥＴのゲート電極の側壁８ａと同時に形成され
るため、従来の場合に必要であった保護膜のみの形成の
ための成膜工程およびエッチング工程が不要となる。こ
れにより従来の場合に比べて工程数を減らすことが可能
となり製造コストを低くすることができる。またエッチ
ング工程が減ることにより、基板のオーバーエッチング
や下地に損傷を与える可能性を低くすることができる。
【００１６】次に本発明による半導体装置の製造方法の
第２の実施の形態を図２を参照して説明する。図２は第
２の実施の形態の製造工程断面図である。この実施の形
態の製造方法は抵抗素子が拡散抵抗６Ａである半導体装
置の製造に用いられる。
第２の実施の形態を図２を参照して説明する。図２は第
２の実施の形態の製造工程断面図である。この実施の形
態の製造方法は抵抗素子が拡散抵抗６Ａである半導体装
置の製造に用いられる。
【００１７】まず図２（ａ）に示すように半導体基板２
上に素子分離酸化膜を形成した後、薄い絶縁膜４および
多結晶シリコン５を順次堆積し、パターニングすること
によってゲート絶縁膜４および多結晶シリコン膜５から
なるゲート電極を形成する。続いてゲート電極をマスク
にしてイオン注入することによって比較的浅くて濃度の
低いソース・ドレイン拡散層７を形成する（図２（ａ）
参照）。その後、抵抗素子形成予定領域上に拡散抵抗６
Ａを形成する（図２（ａ）参照）。
上に素子分離酸化膜を形成した後、薄い絶縁膜４および
多結晶シリコン５を順次堆積し、パターニングすること
によってゲート絶縁膜４および多結晶シリコン膜５から
なるゲート電極を形成する。続いてゲート電極をマスク
にしてイオン注入することによって比較的浅くて濃度の
低いソース・ドレイン拡散層７を形成する（図２（ａ）
参照）。その後、抵抗素子形成予定領域上に拡散抵抗６
Ａを形成する（図２（ａ）参照）。
【００１８】次に図２（ｂ）に示すように基板２全面に
例えばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜８を堆
積した後、フォトレジスト９を塗布しパターニングする
ことによってＭＯＳＦＥＴ領域を除いた拡散抵抗６Ａを
覆う領域上にフォトレジストが残置するレジストパター
ン９を形成する。
例えばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜８を堆
積した後、フォトレジスト９を塗布しパターニングする
ことによってＭＯＳＦＥＴ領域を除いた拡散抵抗６Ａを
覆う領域上にフォトレジストが残置するレジストパター
ン９を形成する。
【００１９】そして上記レジストパターンをマスクにし
て異方性エッチングを用いて絶縁膜８をエッチングする
ことによってゲート電極に側壁８ａを形成するとともに
拡散抵抗６Ａを覆う防止膜８ｂを形成する（図２（ｃ）
参照）。続いてレジストパターン９を除去した後、ゲー
ト電極および側壁８ａをマスクにして拡散層７よりも深
くて濃度の高いソース・ドレイン拡散層１０を形成する
（図２（ｃ）参照）。
て異方性エッチングを用いて絶縁膜８をエッチングする
ことによってゲート電極に側壁８ａを形成するとともに
拡散抵抗６Ａを覆う防止膜８ｂを形成する（図２（ｃ）
参照）。続いてレジストパターン９を除去した後、ゲー
ト電極および側壁８ａをマスクにして拡散層７よりも深
くて濃度の高いソース・ドレイン拡散層１０を形成する
（図２（ｃ）参照）。
【００２０】その後、図２（ｄ）に示すようにサリサイ
ド工程を行い、ゲート電極の多結晶シリコン膜５の表面
および拡散層の表面にシリサイド金属膜１２ａ，１２ｂ
を形成する。
ド工程を行い、ゲート電極の多結晶シリコン膜５の表面
および拡散層の表面にシリサイド金属膜１２ａ，１２ｂ
を形成する。
【００２１】以上説明したように第２の実施の形態であ
る製造方法も第１の実施の形態と同様の効果を奏する。
る製造方法も第１の実施の形態と同様の効果を奏する。
【００２２】次に本発明による半導体装置の製造方法の
第３の実施の形態を図３を参照して説明する。この実施
の形態の製造方法はＣＭＯＳトランジスタと、抵抗素子
と有する半導体装置に適用されるものであって、まず図
３（ａ）に示すように、半導体基板２２上に素子分離酸
化膜２３ａ，２３ｂを形成した後、ＳｉＯ２からなる薄
い絶縁膜および多結晶シリコン膜２５を順次形成し、パ
ターニングすることによって、ｎＭＯＳ形成予定領域上
にゲート絶縁膜２４および多結晶シリコン膜２５ａから
なるゲート電極を、ｐＭＯＳ形成予定領域上にゲート絶
縁膜２４および多結晶シリコン膜２５ｂからなるゲート
電極を形成するとともに素子分離領域２３ｂ上に多結晶
シリコンからなる抵抗素子２６を形成する。続いてｎＭ
ＯＳ形成予定領域にｎ型の不純物を、ｐＭＯＳ形成予定
領域にｐ型の不純物を各々イオン注入することによって
比較的浅くて濃度の低いソース・ドレイン拡散層２７お
よび２８を各々形成する（図３（ａ）参照）。
第３の実施の形態を図３を参照して説明する。この実施
の形態の製造方法はＣＭＯＳトランジスタと、抵抗素子
と有する半導体装置に適用されるものであって、まず図
３（ａ）に示すように、半導体基板２２上に素子分離酸
化膜２３ａ，２３ｂを形成した後、ＳｉＯ２からなる薄
い絶縁膜および多結晶シリコン膜２５を順次形成し、パ
ターニングすることによって、ｎＭＯＳ形成予定領域上
にゲート絶縁膜２４および多結晶シリコン膜２５ａから
なるゲート電極を、ｐＭＯＳ形成予定領域上にゲート絶
縁膜２４および多結晶シリコン膜２５ｂからなるゲート
電極を形成するとともに素子分離領域２３ｂ上に多結晶
シリコンからなる抵抗素子２６を形成する。続いてｎＭ
ＯＳ形成予定領域にｎ型の不純物を、ｐＭＯＳ形成予定
領域にｐ型の不純物を各々イオン注入することによって
比較的浅くて濃度の低いソース・ドレイン拡散層２７お
よび２８を各々形成する（図３（ａ）参照）。
【００２３】次に図３（ｂ）に示すように基板全面に例
えばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜を堆積し
た後、基板全面にフォトレジストを塗布し、パターニン
グすることによってｎＭＯＳ形成予定領域のみが露出す
るレジストパターン３０を形成する。続いてこのレジス
トパターン３０をマスクにして異方性エッチング（例え
ばＲＩＥ法）を用いて絶縁膜をエッチングすることによ
ってｐＭＯＳ形成予定領域及び抵抗素子２６を覆う領域
に絶縁膜３２をｎＭＯＳ形成予定領域上のゲート電極に
側壁２９ａを形成し、その後、このゲート電極および側
壁２９ａをマスクにしてｎ型の不純物をｎＭＯＳ形成予
定領域にイオン注入することによって拡散層２７よりも
深くて濃度の高いソース・ドレイン拡散層３１を形成す
る（図３（ｂ）参照）。
えばＳｉＯ２またはＳｉ３Ｎ４からなる絶縁膜を堆積し
た後、基板全面にフォトレジストを塗布し、パターニン
グすることによってｎＭＯＳ形成予定領域のみが露出す
るレジストパターン３０を形成する。続いてこのレジス
トパターン３０をマスクにして異方性エッチング（例え
ばＲＩＥ法）を用いて絶縁膜をエッチングすることによ
ってｐＭＯＳ形成予定領域及び抵抗素子２６を覆う領域
に絶縁膜３２をｎＭＯＳ形成予定領域上のゲート電極に
側壁２９ａを形成し、その後、このゲート電極および側
壁２９ａをマスクにしてｎ型の不純物をｎＭＯＳ形成予
定領域にイオン注入することによって拡散層２７よりも
深くて濃度の高いソース・ドレイン拡散層３１を形成す
る（図３（ｂ）参照）。
【００２４】次にレジストパターン３０を除去した後、
再度、基板全面にフォトレジストを塗布し、パターニン
グすることによってｐＭＯＳ形成予定領域が露出すると
ともに抵抗素子２６を覆う所定の領域上にレジストが残
るようなレジストパターン３２を形成する。続いてこの
レジストパターン３２をマスクにして絶縁膜２９を異方
性エッチングを用いてエッチングすることによってｐＭ
ＯＳ形成予定領域上のゲート電極に側壁２９ｂを形成す
るとともに、抵抗素子２６を覆う保護膜２９ｃを形成す
る（図３（ｃ）参照）。その後ゲート電極および側壁２
９ｂをマスクにしてｐＭＯＳ形成予定領域にｐ型の不純
物をイオン注入することによって拡散層２８よりも深く
て濃度の濃いソース・ドレイン拡散層３３を形成する
（図３（ｃ）参照）。
再度、基板全面にフォトレジストを塗布し、パターニン
グすることによってｐＭＯＳ形成予定領域が露出すると
ともに抵抗素子２６を覆う所定の領域上にレジストが残
るようなレジストパターン３２を形成する。続いてこの
レジストパターン３２をマスクにして絶縁膜２９を異方
性エッチングを用いてエッチングすることによってｐＭ
ＯＳ形成予定領域上のゲート電極に側壁２９ｂを形成す
るとともに、抵抗素子２６を覆う保護膜２９ｃを形成す
る（図３（ｃ）参照）。その後ゲート電極および側壁２
９ｂをマスクにしてｐＭＯＳ形成予定領域にｐ型の不純
物をイオン注入することによって拡散層２８よりも深く
て濃度の濃いソース・ドレイン拡散層３３を形成する
（図３（ｃ）参照）。
【００２５】そして図３（ｄ）に示すようにレジストパ
ターン３２を除去した後、サリサイド工程を行い、ｎＭ
ＯＳＯ、ｐＭＯＳ形成領域のゲート電極の多結晶シリコ
ン膜２５ａ，２５ｂの表面および拡散層２７，２８の表
面にシリサイド金属膜３６ａ，３６ｂ，３６ｃ，３６ｄ
を形成する。
ターン３２を除去した後、サリサイド工程を行い、ｎＭ
ＯＳＯ、ｐＭＯＳ形成領域のゲート電極の多結晶シリコ
ン膜２５ａ，２５ｂの表面および拡散層２７，２８の表
面にシリサイド金属膜３６ａ，３６ｂ，３６ｃ，３６ｄ
を形成する。
【００２６】以上説明したように第３の実施の形態の製
造方法によればｐＭＯＳトランジスタのゲート電極の側
壁２９ｂの形成時に抵抗素子２６の保護膜２９ｃを同時
に形成することが可能となり、従来の場合に必要であっ
た保護膜のみの形成のための成膜工程およびエッチング
工程が不要となる。これにより従来の場合に比べて工程
数を減らすことが可能となり製造コストを低くすること
ができる。
造方法によればｐＭＯＳトランジスタのゲート電極の側
壁２９ｂの形成時に抵抗素子２６の保護膜２９ｃを同時
に形成することが可能となり、従来の場合に必要であっ
た保護膜のみの形成のための成膜工程およびエッチング
工程が不要となる。これにより従来の場合に比べて工程
数を減らすことが可能となり製造コストを低くすること
ができる。
【００２７】またエッチング工程が減ることにより、基
板のオーバーエッチングや下地に負傷を与える可能性を
低くすることができる。
板のオーバーエッチングや下地に負傷を与える可能性を
低くすることができる。
【００２８】なお上記実施の形態においては抵抗素子２
６の保護膜２９ｃはｐＭＯＳトランジスタのゲート電極
の側壁２９ｂの形成時に形成したが、ｎＭＯＳトランジ
スタのゲート電極の側壁２９ａの形成時に形成しても良
い。
６の保護膜２９ｃはｐＭＯＳトランジスタのゲート電極
の側壁２９ｂの形成時に形成したが、ｎＭＯＳトランジ
スタのゲート電極の側壁２９ａの形成時に形成しても良
い。
【００２９】本発明は、上記実施の形態に限られない。
抵抗素子の保護膜が、ＦＥＴの製造工程において側壁形
成後の工程により影響を受けるものであれば、本発明の
方法は適用できる。例えば、抵抗素子は多結晶シリコン
膜や、シリコン基板の他にシリコン膜や化合物半導体基
板等でもよい。
抵抗素子の保護膜が、ＦＥＴの製造工程において側壁形
成後の工程により影響を受けるものであれば、本発明の
方法は適用できる。例えば、抵抗素子は多結晶シリコン
膜や、シリコン基板の他にシリコン膜や化合物半導体基
板等でもよい。
【００３０】
【発明の効果】以上述べたように本発明によれば、製造
コストを低減することができるとともに、基板のオーバ
ーエッチングや下地に負傷を与えることを防止すること
ができる。
コストを低減することができるとともに、基板のオーバ
ーエッチングや下地に負傷を与えることを防止すること
ができる。
【図１】本発明による半導体装置の製造方法の第１の実
施の形態の製造工程断面図。
施の形態の製造工程断面図。
【図２】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。
施の形態の製造工程断面図。
【図３】本発明による半導体装置の製造方法の第３の実
施の形態の製造工程断面図。
施の形態の製造工程断面図。
【図４】従来の半導体装置の製造工程断面図。
２ 半導体基板 ３ 素子分離酸化膜 ４ ゲート絶縁膜 ５ 多結晶シリコン膜（ゲート電極） ６ 抵抗素子（多結晶シリコン膜） ６Ａ 抵抗素子（拡散抵抗） ７ ソース・ドレイン拡散層 ８ 絶縁膜 ８ａ 側壁 ８ｂ 保護膜 ９ レジストパターン １０ ソース・ドレイン拡散層 １２ａ シリサイド金属膜 １２ｂ シリサイド金属膜 ２２ 半導体基板 ２３ａ，２３ｂ 素子分離酸化膜 ２４ ゲート絶縁膜 ２５ａ，２５ｂ 多結晶シリコン膜（ゲート電極） ２６ 抵抗素子 ２７ ソース・ドレイン拡散層（ｎＭＯＳ） ２８ ソース・ドレイン拡散層（ｐＭＯＳ） ２９ 絶縁膜 ２９ａ，２９ｂ 側壁 ２９ｃ 保護膜 ３０ レジストパターン ３１ ソース・ドレイン拡散層（ｎＭＯＳ） ３２ レジストパターン ３３ ソース・ドレイン拡散層（ｐＭＯＳ） ３６ａ，３６ｂ，３６ｃ，３６ｄ シリサイド金属膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 (72)発明者 吉 富 崇 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (3)
- 【請求項１】半導体基板上に形成されたゲート電極の側
部に絶縁物からなる側壁膜が設けられたＦＥＴと、 前記半導体基板上に形成された抵抗素子と、 前記側壁膜と同一層からなる、前記抵抗素子を覆う保護
膜と、 を備えていることを特徴とする半導体装置。 - 【請求項２】ＦＥＴのゲート電極と抵抗素子とが形成さ
れた半導体基板の全面に絶縁膜を堆積する工程と、 前記絶縁膜上にレジストパターンを形成し、このレジス
トパターンをマスクにして異方性エッチングを用いて前
記絶縁膜をパターニングすることによって前記ゲート電
極の側部に側壁を形成するとともに前記抵抗素子を覆う
保護膜を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項３】ｎＭＯＳトランジスタ及びｐＭＯＳトラン
ジスタの各々のゲート電極と、抵抗素子とが形成された
半導体基板の全面に絶縁膜を堆積し、異方性エッチング
を用いて前記絶縁膜をパターニングすることによって前
記ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの
各々のゲート電極の側部に側壁を形成する工程を備えて
いる半導体装置の製造方法において、 前記ｎＭＯＳトランジスタのゲート電極の側壁と前記ｐ
ＭＯＳトランジスタのゲート電極の側壁とを別々に形成
し、前記ｎＭＯＳトランジスタおよびｐＭＯＳトランジ
スタのうちの一方のトランジスタのゲート電極の側壁の
形成の際に前記抵抗素子を覆う保護膜を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23560695A JPH0982891A (ja) | 1995-09-13 | 1995-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23560695A JPH0982891A (ja) | 1995-09-13 | 1995-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982891A true JPH0982891A (ja) | 1997-03-28 |
Family
ID=16988507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23560695A Pending JPH0982891A (ja) | 1995-09-13 | 1995-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
-
1995
- 1995-09-13 JP JP23560695A patent/JPH0982891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
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