JP3114627B2

JP3114627B2 - 半導体記憶装置

Info

Publication number: JP3114627B2
Application number: JP25020396A
Authority: JP
Inventors: 和之山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 2000-12-04
Anticipated expiration: 2016-09-20
Also published as: JPH1097793A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性を有する
半導体記憶装置に関し、特に多値メモリに適用して有効
な技術に関する。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置として、
特に多値のマスクＲＯＭの一般的な構成を図９に示す。
尚、これは特開平６−３７８６８３号公報に記載された
ものである。このマスクＲＯＭは、外部システムから入
力されるアドレス信号Ａ０〜Ａｎ（ｎ＝０、１、２・・
・）を内部Ｃ−ＭＯＳレベルに変換する入力バッファ回
路１と、上記入力バッファ回路１から出力されたアドレ
ス信号Ｏ１〜Ｏｎの組み合わせに従い、所望のワード選
択線Ｗｎ及びビット線Ｄ０〜Ｄｎを選択し、所望のメモ
リセルＴｒを選択するデコード回路２１、２２、２３
と、

【０００３】複数のメモリセルＴｒがマトリックス状に
配置され、それぞれのメモリセルＴｒの閾値電圧を不純
物のイオン注入によって４種類の異なる電圧に制御する
ことが可能なメモリセルアレイ３と、上記デコード回路
２２、２３によって選択されたメモリセルＴｒに書き込
まれている計４種類の閾値電圧を検出するセンスアンプ
回路４１、４２と、上記センスアンプ回路４により、検
出された計４種類のメモリセル閾値電圧を、それぞれ４
通りの２ビットの進信号００、０１、１０、１１に変換
する閾値電圧変換回路５１、５２と、上記閾値電圧変換
回路５１、５２から出力した２ビットの２進信号を外部
システムに出力する出力バッファ６１、６２、６３、６
４とから構成される。

【０００４】

【発明が解決しようとする課題】上記のように構成され
た従来の多値のマスクＲＯＭにおいて、特にメモリセル
Ｔｒに４通りの閾値電圧を設定する４値のマスクＲＯＭ
は、メモリセルＴｒの閾値電圧を２通りに設定する２値
のマスクＲＯＭに対して、メモリセルビット容量密度は
２倍となるため高集積化という点に関しては非常に有利
である。

【０００５】しかしながら４値マスクＲＯＭは２値マス
クＲＯＭに対して以下の点で劣っている。（１）マスクＲＯＭで一般的な電流検出型センスアンプ
では、選択されたメモリセルＴｒのゲート電極を成すワ
ード選択線の電圧レベルを上げて選択メモリセルＴｒの
チャネルを活性化し、その際に選択メモリセルＴｒのド
レイン−ソース間を流れる電流値がメモリセルＴｒの閾
値電圧によって異なることを利用して閾値電圧を決定す
る。この時ワード選択線の電圧レベルは、メモリセルＴ
ｒを活性化するため閾値電圧以上に上げなければならな
い。

【０００６】従って、４値マスクＲＯＭでは４通りの閾
値電圧（Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３：０Ｖ＜Ｖｔ
０＜Ｖｔ１＜Ｖｔ２＜Ｖｄｄ＜Ｖｔ３）を設定する際、
最も高い閾値電圧（Ｖｔ３）を除く３つの閾値電圧（Ｖ
ｔ０，Ｖｔ１，Ｖｔ２）を必ずある電圧範囲内（０Ｖ〜
Ｖｄｄ）に設定しなければならない。このため２番目に
高い閾値電圧（Ｖｔ２）を検出するためには、ワード選
択線レベルを上記２番目に高い閾値電圧（Ｖｔ２）まで
上げなければ読み出しは不可能である。

【０００７】一方、２値マスクＲＯＭでは、４値マスク
ＲＯＭの場合と同様の電圧範囲内（０Ｖ〜Ｖｄｄ）に２
通りの閾値電圧（Ｖｔ０、Ｖｔ３：０Ｖ＜Ｖｔ０＜Ｖｄ
ｄ＜Ｖｔ３）の内、低い方の閾値電圧（Ｖｔ０）を設定
すればよいので、ワード選択線がＶｔ０より高くなった
時点で読み出しが可能になる。つまり４値マスクＲＯＭ
では、ワード選択線をＶｔ２まで上げなければ読み出し
ができないが、２値マスクＲＯＭでは、ワード選択線を
Ｖｔ０まで上げれば読み出しが可能となり、その結果と
して、ワード選択線を高いレベルまで上げなければなら
ない分、４値マスクＲＯＭでは読み出しスピードの遅れ
が生じる。

【０００８】（２）４値マスクＲＯＭではセンスアンプ
回路後に、閾値電圧変換回路等の多値（４値）データ変
換回路を介してデータを読み出すため、読み出しスピー
ドが上記多値（４値）データ変換回路の遅延分だけ遅れ
る。上記２点により、４値マスクＲＯＭは読み出しスピ
ードにおいて、２値マスクＲＯＭに劣る。

【０００９】以上に述べたことを考慮に入れ、例えばシ
ステムの同一チップセット中のアプリケーションにおい
て、ランダムアクセスでアクセススピード１００ｎｓ以
下の高速性が求められる基本アルゴリズム等のプログラ
ムと、シーケンシャルアクセスでアクセススピードは１
μｓ程度で良いが数百Ｍ bitの大容量を要する画像・音
声圧縮データ等のプログラムとの両方が必要で、そのプ
ログラムの両方をマスクＲＯＭで供給しようとした場合
に考えられるのは、高速・大容量マスクＲＯＭの開発、
もしくは高速性を重視したマスクＲＯＭ（例えば２値マ
スクＲＯＭ）と高集積化を重視したマスクＲＯＭ（例え
ば４値マスクＲＯＭ）とを別々に開発し、２チップで実
現する方法である。

【００１０】前者の方法では、基本的に高速アクセスに
有利な２値マスクＲＯＭで大容量を実現しなければなら
ないため、チップ面積が増加してしまい、その結果ウェ
ハー当たりの収率が減少しコストの増加を招いてしま
う。

【００１１】また、後者の方法では、システムを構成す
るチップセット中に２つのマスクＲＯＭを実装しなけれ
ばならないので、システム基板上のマスクＲＯＭ占有率
が増加してしまい、結果としてユーザーのシステム基板
設計の自由度が低下してしまう。また同時に２種類の異
なる機能を有するマスクＲＯＭの開発を行わなければな
らないので、開発に要する工数が著しく増加してしま
う。

【００１２】従って、本発明は１チップのマスクＲＯＭ
上に閾値電圧の設定数が異なり且つ長所・短所も異なる
複数のメモリセル領域を実現することにより、上記欠点
を除去した高速・高集積マスクＲＯＭを提供することを
目的とする。

【００１３】

【課題を解決するための手段】本発明においては、上記
目的を達成するために、同一チップ内に複数のメモリセ
ル領域を有し、複数のメモリセル領域には異なる値数の
メモリセル領域が存在し、それぞれのメモリセル領域内
は１種類の値数の複数のセルから成る半導体記憶装置で
あって、各メモリセル領域は、それぞれのメモリセル領
域内のメモリセルの値数を検出する領域検出用素子を各
メモリセル領域内に備えたことを特微としている。

【００１４】また、上記領域検出用素子は、アドレス信
号が選択したセルが値数の内、何値の値数であるかを記
億したものとし、領域検出用素子の検出値数に応じて周
辺回路が動作するものであるとするとよい。

【００１５】また、上記領域検出用素子は、その素子が
属するメモリセル領域のメモリセルと同じメモリセルで
形成され、複数のメモリセル領域の各々と、対応する上
記領域検出用素子とはそれぞれワード単位で複数のワー
ド線を介して接続され、さらに、この複数のワード線を
選択的に駆動する選択駆動手段を設け、上記領域検出用
素子は上記選択駆動手段に最も近い位置に配するとよ
い。

【００１６】

【発明の実施の形態】本発明の実施の形態を図１〜図８
に示す。図１は本発明の実施の形態によるマスクＲＯＭ
のブロック図、図２及び図３は図１中のメモリセルアレ
イレイアウト及び断面図、図４は図１中のセンスアンプ
回路図、図５は図１中の領域検出回路図、図６は図１中
の出力選択回路図、図７は図１中の多値データ変換回路
図、図８は図１中のラッチ回路図の一例を示す。

【００１７】図１において１０１〜１０８はアドレス入
力端子であり、１０９は入力バッファ回路、１６１は最
上位アドレス用入力バッファ、１１０〜１１７はアドレ
ス入力信号の相補信号、１１８はロウデコード回路、１
１９〜１２１はワード選択線、１２２〜１３０はビット
線、１３１〜１５４はメモリセルＴｒ、２１４はメモリ
セル領域、１５５〜１５７は領域検出用Ｔｒ、２１３は
領域検出用セル領域、１５８はカラムデコード回路、１
６２，１６３はセンスアンプ回路、１６４は領域検出用
回路、１６８，１６９は出力選択回路、１８０，１８１
は多値データ変換回路、１８４，１８５はラッチ回路、
１８８，１８９は出力バッファ回路、１９０，１９１は
データ出力端子、３０１は３つのリファレンスレベル発
生用基準電圧発生回路、５００はＡＴＤ回路、である。
また、その他の１５９，１６０，１７８，１７９，１９
０〜２１２，５０１〜５０２等は、各回路間のデータ線
上の信号を示している。

【００１８】次に上記構成による動作について説明す
る。アドレス入力端子１０１〜１０８より入力するアド
レス信号は、入力バッファ回路１０９でＣＭＯＳレベル
に変換され、相補信号１１０〜１１７として次の回路に
入力される。次にロウデコード回路１１８において、上
記入力アドレス信号から生成した相補信号１１０〜１１
４の組合わせにより、ワード選択線１１９〜１２１の内
の１本が選択されてＨレベルとなる。同様にカラムデコ
ード回路１５８において、上記入力アドレス信号から生
成した相補信号１１５，１１６の組合わせにより、ビッ
ト線１２３〜１２６の内の１本が選択されてセンスアン
プ回路１６２又は１６３にスイッチングＴｒを介して接
続される。

【００１９】ここで、例えば図１中の１４０のメモリセ
ルＴｒを選択するようなアドレス入力信号が入力した場
合は、ロウデコード回路１１８により、ワード選択線１
２０が選択されてＨレベルとなり、カラムデコード回路
１５８によりビット線１２４が選択されてセンスアンプ
回路１６３に接続される。

【００２０】マスクＲＯＭの場合、各メモリセルに対す
るデータの書込は、各メモリセルＴｒ１３１〜１５４の
チャネル領域へのイオン加速装置を用いた不純物イオン
の高エネルギーイオンの注入濃度によって行う方法が一
般的である。図２はメモリセルアレイレイアウト図、図
３は図２のＡ−Ａ’断面図である。

【００２１】図２、図３において、２４１はＰウェル拡
散層領域、２４２はフィールド酸化膜、２１５〜２１７
はＮ⁺拡散層配線、２１０，２１８〜２２０はワード選
択線を成す多結晶シリコン配線、２２１〜２２６はそれ
ぞれメモリセルＴｒチャネル領域、２３９はシリコン酸
化膜を示す。メモリセルＴｒは、図２中のＮ⁺拡散層配
線２１５〜２１７と多結晶シリコン配線２１０との交差
部２２７〜２３５をソースまたはドレインとして形成さ
れ、上記交差部２２７〜２３５に挟まれた部分をＴｒチ
ャネル領域２２１〜２２６として形成される。

【００２２】ここで、例えばＮ⁺拡散層配線２１５をＧ
ＮＤに接地し、Ｎ⁺拡散層配線２１６に電流源を有し且
つその電流源から流れ出す電流値を検出することが可能
な電流検出型増幅回路に接続し、Ｎ⁺拡散層配線２１７
をＮ⁺拡散層配線２１６と等電位に保ち、多結晶シリコ
ン配線２１８をＨレベル、他の多結晶シリコン配線２１
９，２２０をＬレベルとした場合、ソースを２２７、ド
レインを２２８、チャネル領域を２２１とするメモリセ
ルＴｒ２３６が構成され活性状態となる。

【００２３】この時上記電流検出型増幅回路の電流源に
より上記メモリセルＴｒ２３６のドレイン−ソース間電
流（Ｉｄｓ）２３８が生じる。このドレイン−ソース間
電流２３８は、メモリセルＴｒ２３６の閾値電圧（Ｖ
ｔ）をパラメータの１つとして値が変化するので、例え
ば閾値電圧が低い場合をデータ“１”、閾値電圧が高い
場合をデータ“０”と決め、それぞれの閾値電圧におけ
るドレイン−ソース間電流を上記電流検出型増幅回路で
検出することにより、１ビットデータの読み出しが実現
される。

【００２４】また上記閾値電圧はメモリセルＴｒ２３６
のチャネル領域２２１の不純物イオン濃度によって決ま
るので、例えばチャネル領域２２１にＰ型不純物イオン
のボロンイオンを注入した場合、閾値電圧はボロンイオ
ン注入を行わないメモリセルＴｒよりも高くなり、ドレ
イン−ソース間電流も減少する。従って、上記ボロンイ
オン注入によりメモリセルＴｒに対するデータの書き込
みが可能となる。

【００２５】以上のような手段により、１つのメモリセ
ルＴｒに０または１の２通りのデータ書き込みを行う２
値マスクＲＯＭにおいては、２種類の閾値電圧（Ｖｔ
０、Ｖｔ３）を、また１つのメモリセルＴｒに００また
は０１または１０または１１の４通りのデータ書き込み
を行う多値マスクＲＯＭにおいては、４種類の閾値電圧
（Ｖｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３）を、それぞれメモ
リセルＴｒに設定することでデータの書き込みが可能と
なる。

【００２６】ここで、図１のマスクＲＯＭにおけるメモ
リセル領域２１４のメモリセルＴｒにおいて、ワード選
択線１１９をゲート入力とするメモリセルＴｒ列１３１
〜１３８に対して４種類の閾値電圧を設定し、ワード選
択線１２０，１２１をゲート入力とするメモリセルＴｒ
列１３９〜１４６及び１４７〜１５４に対して２種類の
閾値電圧を設定したとする。またこの時、領域検出用セ
ル領域２１３の領域検出用セルＴｒ１５５〜１５７には
２種類の閾値電圧を設定する。

【００２７】さらに４種類の閾値電圧が設定されたメモ
リセルＴｒ列１３１〜１３８と同一ワード選択線１１９
をゲート入力とする領域検出用セルＴｒ１５５に対して
は低い方の閾値電圧Ｖｔ０を設定し、逆に２種類の閾値
電圧が設定されたメモリセルＴｒ列１３９〜１４６及び
１４７〜１５４と同一ワード選択線１２０及び１２１を
ゲート入力とする領域検出用セルＴｒ１５９、１６０に
対しては高い方の閾値電圧Ｖｔ３を設定する。

【００２８】つまり領域検出用Ｔｒの閾値電圧がＶｔ０
の場合は、領域検出用Ｔｒとワード選択線とを共通とす
るメモリセルＴｒ列は全て４値セル領域となり、領域検
出用Ｔｒの閾値電圧がＶｔ３の場合は、領域検出用Ｔｒ
とワード選択線とを共通とするメモリセルＴｒ列は全て
２値セル領域となるように決めておく。なお、領域検出
用Ｔｒに設定する閾値電圧値は任意であり、Ｖｔ０、Ｖ
ｔ３をどちらのメモリセル領域に割り当てるかも自由で
ある。また４値セル領域と２値セル領域とはワード選択
線単位で自由に分割が可能である。

【００２９】メモリセルＴｒの情報はカラムデコーダ１
５８によりセンスアンプ回路１６３に伝達され、選択メ
モリセルに設定された閾値電圧に応じて異なるメモリセ
ルＴｒドレイン−ソース間電流の大小によって、メモリ
セルＴｒ閾値電圧を検出する。本実施の形態におけるセ
ンスアンプ回路１６２は、４値セル領域のメモリセルＴ
ｒを選択した場合は４つの異なる閾値電圧（Ｖｔ０、Ｖ
ｔ１、Ｖｔ２、Ｖｔ３）をセンスし、２値セル領域のメ
モリセルＴｒを選択した場合は２つの異なる閾値電圧
（Ｖｔ０、Ｖｔ３）をセンスしなければならない。

【００３０】上記４つの異なる閾値電圧をセンスするた
めには図４に示すような３つの電流検出型増幅回路が必
要となる。この電流検出型増幅回路の各々にはそれぞれ
に３つの異なるリファレンス電圧ｒｅｆ１（１９２）、
ｒｅｆ２（１９３）、ｒｅｆ３（１９４）が入力され
る。この３つのリファレンス電圧は図１の基準電圧発生
回路３０１で作られる。

【００３１】基準電圧発生回路３０１では、例えば４値
セル領域のメモリセルＴｒに設定する４つの閾値電圧の
大小関係が０Ｖ＜Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜Ｖｄｄ＜Ｖ
ｔ３であるとした場合、基準電圧ｒｅｆ１は閾値電圧を
Ｖｔ０に設定したメモリセルＴｒと同構造のＴｒを用い
て、基準電圧ｒｅｆ２は閾値電圧をＶｔ１に設定したメ
モリセルＴｒと同構造のＴｒを用いて、基準電圧ｒｅｆ
３は閾値電圧をＶｔ２に設定したメモリセルＴｒと同構
造のＴｒを用いて作っている。この基準電圧を各電流検
出型増幅回路に入力し、同時に各電流検出型増幅回路入
力されたメモリセルからの出力電圧１５９と比較しその
結果を出力選択回路１６８に入力する。

【００３２】選択したメモリセルＴｒが２値セルである
か４値セルであるかの判定は、ワード選択線単位におい
て前述した領域検出用Ｔｒの閾値電圧の大小を領域検出
回路１６４で検出することにより行う。領域検出回路１
６４は図５に示すような通常の電流検出型増幅回路によ
り実現可能である。この領域検出回路１６４には基準電
圧発生回路３０１で作られた基準電圧ｒｅｆ１が入力さ
れており、この基準電圧ｒｅｆ１と領域検出用セルＴｒ
からの出力電圧１２２とを比較し、その結果を出力選択
回路１６８に入力する。

【００３３】ここでは仮に選択されたワード選択線下の
メモリセルＴｒ列が４値セルの場合（領域選択セルＴｒ
の閾値が低い場合）は、領域検出回路１６４の出力１６
５がＬレベルを出すように、選択されたワード選択線下
のメモリセルＴｒ列が２値セルの場合（領域選択セルＴ
ｒの閾値が高い場合）は、領域検出回路１６４の出力１
６５がＨレベルを出すように領域検出回路１６４を設計
しておくものとする。

【００３４】また領域検出用セルＴｒはワード選択線の
根元に配置することにより、ワード選択線の抵抗容量成
分による遅延の影響を最小限にするとともに、カラムデ
コード回路１５８を介さずに領域検出用Ｔｒの出力が直
接領域検出回路１６４に接続されているため、メモリセ
ルＴｒのデータが出力選択回路１６８に伝達されるより
先に領域検出用Ｔｒの情報が出力選択回路１６８に伝達
される。

【００３５】図６に出力選択回路図１６８を示す。２値
セル領域のメモリセルＴｒが選択された場合、前述した
とおり領域検出回路１６４の出力１６５はＬレベルとな
る。従って図６のトランスファゲート４０１のみがＯＮ
し、３つのセンスアンプ出力１９５〜１９７の内、１９
５が出力バッファ回路１８８に接続され、データ１９０
が出力される。センスアンプ出力１９５はメモリセルＴ
ｒの閾値電圧がＶｔ０の場合Ｈレベルとなり、Ｖｔ０よ
り高い場合Ｌレベルとなる。２値セル領域のメモリセル
Ｔｒには、Ｖｔ０、Ｖｔ３（Ｖｔ０＜Ｖｔ３）の２通り
の閾値電圧のいずれかが設定されているので、メモリセ
ルＴｒの閾値電圧に従って出力バッファ回路１８８にＨ
またはＬのデータが伝達され、外部にデータ１９０が出
力される。

【００３６】一方、４値セル領域のメモリセルＴｒが選
択された場合、領域検出回路出力１６４はＨレベルとな
り、図６のトランスファーゲート４０２〜４０４がＯＮ
し、３つのセンスアンプ出力１９５〜１９７がそれぞれ
多値データ変換回路１８０の入力２０１〜２０３に接続
される。

【００３７】センスアンプ出力１９５は、メモリセルＴ
ｒの閾値電圧がＶｔ０の場合はＨレベル、Ｖｔ０より高
い場合（Ｖｔ１、Ｖｔ２、Ｖｔ３の場合）はＬレベルと
なる。センスアンプ出力１９６は、メモリセルＴｒの閾
値電圧がＶｔ０、Ｖｔ１の場合はＨレベル、Ｖｔ１より
高い場合（Ｖｔ２、Ｖｔ３の場合）はＬレベルとなる。
センスアンプ出力１９７は、メモリセルＴｒの閾値電圧
がＶｔ０、Ｖｔ１、Ｖｔ２の場合はＨレベル、Ｖｔ２よ
りも高い場合（Ｖｔ３の場合）はＬレベルとなる。

【００３８】従って、メモリセルＴｒの閾値電圧がＶｔ
０の場合、センスアンプ出力１９５，１９６，１９７は
それぞれＨ，Ｈ，Ｈ、メモリセルＴｒの閾値電圧がＶｔ
１の場合、センスアンプ出力１９５，１９６，１９７は
それぞれＬ，Ｈ，Ｈ、メモリセルＴｒの閾値電圧がＶｔ
２の場合、センスアンプ出力１９５，１９６，１９７は
それぞれＬ，Ｌ，Ｈ、メモリセルＴｒの閾値電圧がＶｔ
３の場合、センスアンプ出力１９５，１９６，１９７は
それぞれＬ，Ｌ，Ｌとなる。

【００３９】上記３つのセンスアンプ出力１９５、１９
６、１９７は図７の多値データ変換回路１８０により、
Ｖｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３のセル閾値電圧がそれ
ぞれＬＬ、ＬＨ、ＨＬ、ＨＨという２ビットのデータに
変換される。

【００４０】多値データ変換回路１８０で変換された２
ビットデータは図８に示したラッチ回路１８４に一旦保
持され、その後最上位アドレス信号１１７に従って１ビ
ットづつ出力バッファ回路１８８に入力され、外部に出
力される。このように４値セル選択時には、得られた２
ビットデータを一旦ラッチ回路で保持し、１ビットづつ
出力することによって、２値セル選択時と同様の出力幅
での４値セル読み出しが可能となる。

【００４１】尚、アドレス信号の本数は、全てのメモリ
セル領域を４値セルにした場合のアドレス空間を選択で
きるように設定し、最上位アドレスはラッチ回路でのデ
ータ吐き出しに使用する。例えば、全て４値セルでメモ
リセルを構成した場合に、総容量２５６Ｍｂｉｔで出力
ビット数が１６ビットの多ビットマスクＲＯＭを実現し
ようとした場合、アドレス空間は００００００〜ＦＦＦ
ＦＦＦでアドレスはＡ０〜Ａ２３の２４本必要である。
一方、このマスクＲＯＭにおいてメモリセルを全て２値
セルにした場合、総容量は半分の１２８Ｍｂｉｔとな
り、アドレス空間は００００００〜７ＦＦＦＦＦで必要
なアドレスはＡ０〜Ａ２２の２３本に減る。

【００４２】つまり最上位アドレスＡ２３は４値セル選
択時のみに必要であり、２値セル選択時には必要ない。
従って本実施の形態では図１に示すように、最上位アド
レス１０８用のアドレスバッファ１６１を別に配置し、
領域検出回路１６４のセル領域検出結果１６５により２
値セル読み出しの場合は最上位アドレスバッファ１６１
からのアドレス相補信号１１７を無効にしている。

【００４３】上述したように本実施の形態によれば、メ
モリセル領域中に２値セル領域と４値セル領域とをワー
ド選択線単位で設定し、領域検出用セルＴｒを配置し、
領域検出用Ｔｒに書き込まれた情報により、２値セル領
域と４値セル領域とを検出し、その結果により読み出し
方法を変えることにより、外部からアドレス以外の信号
を入力せずに、２値セルと４値セルの読み出しが可能と
なる。

【００４４】また２値セルの読み出しにおいては、セン
スアンプ回路において、基準電圧ｒｅｆ１との比較のみ
でデータが決定するため、従来の２値セルを用いたマス
クＲＯＭと同様のアクセススピードを実現することが可
能である。一方、４値セル領域においては、従来の２値
セルを用いたマスクＲＯＭに対して、データ密度が２倍
になり、高集積化が可能となる。上記２つの異なる特徴
を有するメモリセルを１チップのマスクＲＯＭ上に実現
することにより、互いの長所を活かしたマスクＲＯＭを
提供することが可能となる。

【００４５】４値セル選択時には一旦データを保持して
おき、最上位アドレスにより１つのメモリセルＴｒから
得られる２ビットのデータの１ビットづつ出力すること
が可能となり、２値セル選択時と同様のビット幅の出力
を得ることが可能となる。

【００４６】領域検出用セルＴｒをワード選択線根元に
配置し、且つカラムデコード回路を介さずに領域検出回
路に接続されているため、ワード選択線抵抗容量による
遅延及びカラムデコード回路遅延がないため、メモリセ
ルの情報が読み出される以前に、セル領域の種類が検出
され、読み出し方法を決定するので、セル領域検出によ
るデータ出力の遅延の影響が最小にできる。

【００４７】また２値セル読み出しに使用するセンスア
ンプ回路は、４値セル読み出しに使用するセンスアンプ
の１部であるので、従来の４値セルのみのマスクＲＯＭ
（多値マスクＲＯＭ）のセンスアンプ回路を流用するこ
とが可能であり、且つチップ面積の増加も最小となる。

【００４８】尚、本発明はマスクＲＯＭだけに限定され
ず、不揮発性半導体記憶装置全般に適用して有効であ
る。またメモリセル領域の分割に関しても、２値と４値
に限られず、閾値電圧の設定数に関しては、読み出しが
可能であれば制限はない。

【００４９】

【発明の効果】以上説明したように本発明によれば、複
数の多値セル領域とそれを検出する領域検出手段とを設
ける構成としたことにより、同一の半導体記憶装置を用
いて扱う多値データに応じて高速アクセスあるいは高集
積化大容量の長所を生かすことができる。また、多値セ
ル領域の一つに２値セル領域を設けることにより、２値
データを扱う場合に高速アクセスを実現することができ
る。

【００５０】また、領域検出用セルをワード線の選択駆
動手段に最も近い位置に配置することにより、ワード線
の充電時間による遅延の影響を最小にし、セルにプログ
ラムされた情報よりも先にセル領域の閾値電圧設定数等
の多値データを検出することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるマスクＲＯＭの構成
図である。

【図２】図１のメモリセルのレイアウトを示す平面図で
ある。

【図３】図１のメモリセルの側面断面図である。

【図４】図１のセンスアンプ回路の構成図である。

【図５】図１の領域検出回路の構成図である。

【図６】図１の出力選択回路の構成図である。

【図７】図１の多値データ変換回路の構成図である。

【図８】図１のラッチ回路の構成図である。

【図９】従来の多値マスクＲＯＭの構成図である。

【符号の説明】

１０１〜１０８アドレス入力信号１０９、１６１入力バッファ回路１１０〜１１７アドレス相補信号１１８ロウデコード回路１１９〜１２１ワード選択線１２２〜１３０ビット線１３１〜１５４メモリセルトランジスタ１５５〜１５７領域検出用トランジスタ１５８カラムデコード回路２１３領域検出セル領域２１４メモリセル領域３０１基準電圧発生回路

Claims

(57)【特許請求の範囲】

【請求項１】同一チップ内に複数のメモリセル領域を
有し、前記複数のメモリセル領域には異なる値数のメモ
リセル領域が存在し、前記それぞれのメモリセル領域内
は１種類の値数の複数のセルから成る半導体記憶装置で
あって、前記各メモリセル領域は、それぞれのメモリセル領域内
のメモリセルの前記値数を検出する領域検出用素子を前
記各メモリセル領域内に備えたことを特微とする半導体
記億装置。
【請求項２】前記領域検出用素子は、アドレス信号が
選択したセルが前記値数の内、何値の値数であるかを記
億したものであることを特微とする請求項１記載の半導
体記億装置。
【請求項３】前記領域検出用素子の検出値数に応じて
周辺回路が動作するものであることを特徴とする請求項
１または２記載の半導体記億装置。
【請求項４】前記領域検出用素子は、その素子が属す
る前記メモリセル領域のメモリセルと同じメモリセルで
形成されていることを特微とする請求項１乃至３記載の
半導体記憶装置。
【請求項５】前記複数のメモリセル領域の各々と、対
応する上記領域検出用素子とはそれぞれワード単位で複
数のワード線を介して接続されていることを特徴とする
請求項１乃至４記載の半導体記憶装置。
【請求項６】前記複数のワード線を選択的に駆動する
選択駆動手段を設け、上記領域検出用素子は上記選択駆
動手段に最も近い位置に配されることを特徴とする請求
項５記載の半導体記憶装置。