JP3099739B2

JP3099739B2 - 半導体記憶装置

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Publication number: JP3099739B2
Application number: JP08181410A
Authority: JP
Inventors: 克己西川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-21
Filing date: 1996-06-21
Publication date: 2000-10-16
Anticipated expiration: 2016-06-21
Also published as: JPH1010204A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、テスト機能を有する多ビット半導体記憶装
置に関する。

【０００２】

【従来の技術】多ビット構成の半導体記憶装置はＩ／Ｏ
ピン（入出力ピン）の本数が多く、メモリテスタで測定
する際に、テスタに具備されたドライバピン及びコンパ
レータピンの数には制限があるため、同時測定個数が大
幅に減少してしまうことになる。

【０００３】そこで、この問題を改善するための従来技
術として、Ｉ／Ｏコモンボードというアダプタが提案さ
れている。例えば、図１２に示すようにＩ／Ｏが１６ビ
ットの半導体記憶装置のテストに用いられるＩ／Ｏコモ
ンボードの一例を図１５に示す。このＩ／Ｏコモンボー
ドでは同時測定個数が４倍になる。

【０００４】まず、図１２に示す半導体記憶装置につい
て説明する。この半導体記憶装置においては、Ｉ／Ｏが
１６ビットあるので１６個の出力バッファＤｏｕｔ０〜
Ｄｏｕｔ１５、１６個の入力バッファＤｉｎ０〜Ｄｉｎ
１５、１６対の内部Ｉ／ＯバスＲＷ０〜ＲＷ１５を備
え、１６対の内部Ｉ／ＯバスＲＷ０〜ＲＷ１５を、×４
／×８／×１６出力切り換え回路４、又は、×４／×８
／×１６入力切り換え回路５で接続する出力バッファ又
は入力バッファを切り換えることで、Ｉ／Ｏが、４ビッ
ト構成、８ビット構成、１６ビット構成の半導体記憶装
置に変更できるように構成されている。

【０００５】通常、設計・開発期間の短縮及び管理の容
易化のために、このように同一チップ上に複数のビット
構成の半導体記憶装置を設計することが多い。

【０００６】さらに、図１２を参照して、この半導体記
憶装置においては、３つの構成（Ｉ／Ｏが４ビット、８
ビット、１６ビット）を、組立時にボンディングするか
／しないか、を選択することで変更できるようにしたボ
ンディングオプション回路２を備え、デコーダ１は、ボ
ンディングオプション回路２の出力信号Ｂ×１６、Ｂ×
８およびアドレス信号Ｙ₀、Ｙ₁、テストモード信号ＴＣ
ＭＰを受けて、×４／×８／×１６出力切り換え回路
４、×４／×８／×１６入力切り換え回路５、及びテス
ト回路３を制御している。

【０００７】×４／×８／×１６切り換え回路４、５、
及びテスト回路３は、４つのＩ／Ｏ毎に１台ずつ備えら
れているので、全部で４台ずつ備えられている。

【０００８】次に、この従来の半導体記憶装置の動作に
ついて説明する。

【０００９】ボンディングオプション回路２は、図１３
に示すような回路構成とされており、モード信号Ｂ×１
６のほうのみ信号端子ＰＡＤをＧＮＤ（接地電位）にボ
ンディングしている。信号φ₀は、電源投入時にのみワ
ンショットパルスが“Ｈ”レベルとなるパワーオン信号
である。したがって、この場合、モード信号Ｂ×１６が
“Ｈ”、Ｂ×８が“Ｌ”となって、１６ビット構成とな
る。

【００１０】図１４に、デコーダ回路１の回路構成を示
す。モード信号Ｂ×１６が“Ｈ”レベルの時、選択信
号Ｓ₀〜Ｓ₃はすべて“Ｈ”になる。

【００１１】×４／×８／×１６出力切り換え回路４
は、図３に示すような構成とされており、モード信号Ｂ
×１６が“Ｈ”、デコーダ回路１から出力される選択信
号Ｓ₀〜Ｓ₃はすべて“Ｈ”、また通常時にはテストモー
ド信号ＴＣＭＰが“Ｌ”であるから、トランスファゲー
ト３００、３０１、３１２、３１３、３２２、３２３、
３３４、３３５がオン状態とされ、１６対の内部Ｉ／Ｏ
バスＲＷ０〜ＲＷ１５はそれぞれ出力バッファＤｏｕｔ
０〜Ｄｏｕｔ１５に接続され、Ｉ／Ｏ１〜Ｉ／Ｏ１６に
出力する。

【００１２】出力バッファ回路について、Ｉ／Ｏ１、Ｉ
／Ｏ５、Ｉ／Ｏ９、Ｉ／０１３に対応するＤｏｕｔ０、
Ｄｏｕｔ４、Ｄｏｕｔ８、Ｄｏｕｔ１２を図５（ａ）
に、その他の出力バッファ回路（例えばＤｏｕｔ１等）
を図５（ｂ）に示す。

【００１３】書き込み時も、１６ビット構成の際（モー
ド信号Ｂ×１６が“Ｈ”）には、同様にして、図６に示
す×４／×８／×１６入力切り換え回路５において、ト
ランスファゲート６００、６０１、６１２、６１３、６
２２、６２３、６３４、６３５がオンし、１６対の内部
Ｉ／ＯバスＲＷ０〜ＲＷ１５はそれぞれ入力バッファＤ
ｉｎ０〜Ｄｉｎ１５に接続される。

【００１４】入力バッファ回路の構成の一例を図７に示
す。図７を参照して、Ｐｃｈトランジスタ７１とＮｃｈ
トランジスタ７２とは、信号φｗが“Ｈ”となり、Ｎｃ
ｈトランジスタ７３がオンした際にＩ／Ｏｎ端子Ｉ／Ｏ
ｎの入力信号を受けて反転出力するインバータとして作
用し、反転された信号はトランスファゲート７５を介し
てインバータ７６、７７からなるフリップフロップにて
ラッチされ、正転出力がＤＩＮｎＴ、反転出力がＤＩＮ
ｎＮに出力される。

【００１５】次に、Ｉ／Ｏ縮退テストモードを制御する
テストモード信号ＴＣＭＰが“Ｈ”とされるＩ／Ｏ縮退
テストモード時には、図３に示した×４／×８／×１６
出力切り換え回路４において、トランスファゲート３０
０、３０１のみがオン、トランスファゲート３１０〜３
５５がオフ、ＭＯＳトランジスタ３５０〜３７１がオン
し、内部Ｉ／ＯバスＲＷ０、ＲＷ４、ＲＷ８、ＲＷ１５
がそれぞれ出力バッファＤｏｕｔ０、Ｄｏｕｔ４、Ｄｏ
ｕｔ８、Ｄｏｕｔ１２と接続され、その他の出力バッフ
ァの入力ＯＵＴｎＮ、ＯＵＴｎＴは“Ｌ”となる。すな
わち、例えばＴＣＭＰ＝“Ｈ”の時、ＮＡＮＤ２の出力
は“Ｈ”となり、Ｎｃｈトランジスタ３５０、３５１が
オン状態となり、ＯＵＴ１Ｎ、ＯＵＴ１Ｔは“Ｌ”とな
る。

【００１６】また、図４に示すテスト回路３において、
４つの内部Ｉ／ＯバスＲＷ０〜ＲＷ３を比較し、すべて
一致していれば、判定信号ＴＦＡＩＬＢ０が“Ｈ”、１
つでも異なれば判定信号ＴＦＡＬＢ０が“Ｌ”になる。

【００１７】内部Ｉ／ＯバスＲＷ４〜ＲＷ７、ＲＷ８〜
ＲＷ１１、ＲＷ１２〜ＲＷ１５についても同様である。

【００１８】このため、図５（ａ）に示す出力バッファ
Ｄｏｕｔ０、Ｄｏｕｔ４、Ｄｏｕｔ８、Ｄｏｕｔ１２か
ら、それぞれ一致していれば、そのデータが出力され、
不一致であればハイインピーダンスになる。すなわち、
図５（ａ）を参照して、判定信号ＴＦＡＬＢｎが“Ｈ”
の場合、信号φOE（出力イネーブル信号）が“Ｈ”の
時、ＯＵＴｎＴ信号はＮＡＮＤゲート５０で反転されイ
ンバータ５１を介して正転信号としてＮｃｈトランジス
タ５４のゲートに供給され、ＯＵＴｎＮ信号もその論理
レベルがＮｃｈトランジスタ５５のゲートに供給され、
ＯＵＴｎＴ信号が“Ｈ”／“Ｌ”の時、Ｉ／Ｏｎは
“Ｈ”／“Ｌ”となり、判定信号ＴＦＡＬＢ０が“Ｌ”
の場合、Ｎｃｈトランジスタ５４、５５のゲート電位は
“Ｌ”レベルとされ共にオフ状態（ハイインピーダンス
状態）となる。

【００１９】また、図５（ｂ）に示したその他の出力バ
ッファは、ＯＵＴｎＮ、ＯＵＴｎＴが共に“Ｌ”である
ので、トランジスタ５６、５７が共にオフ状態となり、
ハイインピーダンスとされる。

【００２０】書き込み時には、図６の×４／×８／×１
６入力切り換え回路５において、テストモード信号ＴＣ
ＭＰが“Ｈ”であるから、トランスファゲート６００、
６０１、６１０、６１１、６２０、６２１、６３０、６
３１がオンし、入力バッファＤｉｎ０から同時に４つの
内部Ｉ／ＯバスＲＷ０〜ＲＷ３に書き込まれる。

【００２１】同様に、入力バッファＤｉｎ４、Ｄｉｎ
８、Ｄｉｎ１２からも、それぞれ内部Ｉ／ＯバスＲＷ４
〜ＲＷ７、ＲＷ８〜ＲＷ１１、ＲＷ１２〜ＲＷ１５に書
き込まれる。

【００２２】以上のようにして、テストモード信号ＴＣ
ＭＰが“Ｈ”（アクティブ）の時には、１６Ｉ／Ｏを、
４Ｉ／Ｏに圧縮して読み書きが行われる。

【００２３】この半導体記憶装置を効率良く測定するた
めのＩ／Ｏコモンボードというアダプタについて、図１
５を参照して説明する。

【００２４】４つの半導体記憶装置Ｍ０〜Ｍ３のＩ／Ｏ
ピンをそれぞれワイヤードオア接続し、これをメモリテ
スタのコンパレータピンに接続する。

【００２５】この時、Ｉ／Ｏ縮退テストモード時（１６
Ｉ／Ｏを４Ｉ／Ｏに圧縮時）に出力されるＩ／Ｏピンで
あるＩ／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３につい
ては互いにワイヤードオア接続とならないように接続す
る。

【００２６】また、４つの半導体記憶装置Ｍ０〜Ｍ３の
電源端子（ピン）Ｖｃｃは、制御信号ＳＷ０〜ＳＷ３に
よりそれぞれオン／オフが制御できるようになってい
る。Ｉ／Ｏコモンボードは、このようにして同時測定個
数を４倍にしている。

【００２７】次に、このＩ／Ｏコモンボードを使用した
半導体記憶装置のテスティングについて説明する。

【００２８】通常、制御信号ＳＷ０〜ＳＷ３をオンと
し、４つの半導体記憶Ｍ０〜Ｍ３を電源端子を電源に接
続しすべてをイネーブル状態とする。

【００２９】そして、半導体記憶装置Ｍ０〜Ｍ３をＩ／
Ｏ縮退テストモードにエントリーし、４Ｉ／Ｏの半導体
記憶装置を４個として同時にテストを行う（「パラレル
テスト」という）。

【００３０】しかし、このＩ／Ｏ縮退テストモードにお
いては、同時に４ビットのメモリセルを同一データでテ
ストを行うため（４Ｉ／Ｏには同一データが書き込まれ
る）、例えば隣接するメモリセル間の干渉等のテストパ
ターン（「物理テストパターン」という）によるテスト
を行うことができない。特に、センスアンプの面積を小
さくするために多用されているシェアードセンスアンプ
式の半導体記憶装置においては、同時にテストするメモ
リセルが隣接の関係となることが多い。

【００３１】このため、このような物理テストパターン
でテストする時には、Ｉ／Ｏ縮退テストモードをリセッ
トし、通常の１６Ｉ／Ｏの半導体記憶装置としてテスト
する。

【００３２】この時、制御信号ＳＷ０〜ＳＷ３を順に、
［ＳＷ０のみオン］→［ＳＷ１のみオン］→［ＳＷ２の
みオン］→［ＳＷ３のみオン］、と設定することで、半
導体記憶装置Ｍ０→Ｍ１→Ｍ２→Ｍ３、と順に１個ずつ
テストを行う（「シリアルテスト」という）。このよう
に、従来においては、Ｉ／Ｏコモンボードを用い、テス
トパターンによってパラレルテストとシリアルテストを
使い分けることで半導体記憶装置のテストを行ってい
た。

【００３３】

【発明が解決しようとする課題】上記した従来の半導体
記憶装置では、Ｉ／Ｏコモンボードを用いてシリアルテ
ストを行う時、制御信号ＳＷ０〜ＳＷ３により、テスト
対象となる半導体記憶装置を切り換える必要があるた
め、その切り換え時間は、無駄なテストタイムとなって
いた。さらに、テストプログラムをパラレルテストとシ
リアルテストが混在するため複雑なものにしていた。

【００３４】また、従来の半導体記憶装置では、シリア
ルテストのため、Ｉ／Ｏ縮退テストモード時に出力され
ない１２本のＩ／Ｏピンを、ワイヤードＯＲ接続してい
るが、このワイヤードＯＲ接続のため、反射波が起きや
すくなったり、負荷が重たくなったりして、Ｉ／Ｏコモ
ンボードの作成を非常に困難なものとしていた。

【００３５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、多ビット半導体記憶装
置をテストする際の同時測定個数を増やしテスト効率を
向上する半導体記憶装置を提供することにある。

【００３６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、多ビット構成の半導体
記憶装置において、内部Ｉ／Ｏバスとデータ出力バッフ
ァ回路の入力との接続を切り換える出力切り換え回路
と、データ入力バッファ回路の出力と前記内部Ｉ／Ｏバ
スとの接続を切り換える入力切り換え回路と、ボンディ
ングオプション回路からのビット構成を指定するモード
信号、アドレス信号、およびテストモード信号を入力
し、これらの信号をデコードして前記出力切り換え回路
および前記入力切り換え回路における切り換えをそれぞ
れ制御する選択信号を出力するデコーダ回路と、を含む
ことを特徴とする。

【００３７】また、本発明は、テストモード信号に基づ
き、複数の前記内部Ｉ／Ｏバスを比較し比較結果を一つ
のデータ出力バッファに出力するテスト回路を備え、前
記テストモード信号がアクティブの時に、データ読み出
し時には、選択されたビット構成をなすデータ出力バッ
ファの入力が内部Ｉ／Ｏバスと前記出力切り換え回路を
介して接続され、選択されない他のデータ出力バッファ
の入力は不活性化され、前記テスト回路は、複数の内部
Ｉ／Ｏバスのデータを比較して比較結果を前記選択され
たデータ出力バッファの一つに出力し、比較したデータ
が一致している場合には、前記データ出力バッファの出
力から該データが出力され、不一致の場合にはハイイン
ピーダンス状態とされ、他の選択されない他のデータ出
力バッファの出力はいずれもハイインピーダンス状態と
され、一方、データ書き込み時には、前記選択されたデ
ータ入力バッファ回路にデータを入力し前記入力切り換
え回路においてすべての内部Ｉ／Ｏバスにデータが書き
込まれる、ことを特徴とする。

【００３８】本発明の半導体記憶装置は、テストモード
信号にてビット構成を変更する回路を備えたものであ
る。また、前述したように通常ボンディングオプション
等によりビット構成を変更する回路を備えていることが
多いので、テストモード信号の追加だけでよく、チップ
面積の増加はほとんどない。

【００３９】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成をブロック図にて示したものである。

【００４０】図１を参照すると、読み出しデータは、１
６本の内部Ｉ／ＯバスＲＷ０〜ＲＷ１５を入力し、×４
／×８／×１６出力切り換え回路４によりビット構成を
切り換え、出力バッファＤｏｕｔ０〜Ｄｏｕｔ１５から
外部に出力される書き込みデータは、入力バッファＤｉ
ｎ０〜Ｄｉｎ１５により入力し、×４／×８／×１６入
力切り換え回路５によってビット構成を切り換え、内部
Ｉ／ＯバスＲＷ０〜ＲＷ１５に出力する。

【００４１】そして、Ｉ／Ｏ圧縮テストモード時に、内
部Ｉ／ＯバスＲＷ０〜ＲＷ１５を比較し、出力バッファ
Ｄｏｕｔ０、Ｄｏｕｔ４、Ｄｏｕｔ８、Ｄｏｕｔ１２に
出力するテスト回路３を備えている。

【００４２】また、出力切り換え回路４および入力切り
換え回路５は、デコーダ回路１によって制御される。

【００４３】デコーダ回路１は、ボンディングオプショ
ン回路２からのモード信号Ｂ×８、Ｂ×１６、アドレス
信号Ｙ0、Ｙ1、およびテスト信号Ｔ×４（×４テストモ
ード）を入力し、これらの信号をデコードして出力切り
換え回路４および入力切り換え回路５を制御する選択信
号Ｓ０〜Ｓ３を出力する。図２（ａ）にデコーダ回路１
の動作を示す真理値表、図２（ｂ）にデコーダ回路１の
回路構成の一例を示す。

【００４４】図１に示した本発明の実施の形態に係る半
導体記憶装置を、図１５に示すような、Ｉ／Ｏコモンボ
ードに適用した場合について以下に説明する。

【００４５】通常のパラレルテスト時には、Ｉ／Ｏ圧縮
テストモード（信号ＴＣＭＰが“Ｈ”）テストを行うの
で、図２（ｂ）のデコーダ回路１において、モード信号
Ｂ×８が“Ｌ”、Ｂ×１６が“Ｈ”、×４テストモード
信号Ｔ×４が“Ｌ”とされ、選択信号Ｓ₀〜Ｓ₃はすべて
“Ｈ”、モード信号Ｓ×８が“Ｌ”、Ｓ×１６が“Ｈ”
となる。

【００４６】このため、読み出し時には、図３に示した
出力切り換え回路４において、トランスファゲート３０
０、３０１がオン、３１０〜３３５がオフ、またＭＯＳ
トランジスタ３５０〜３７１がオンとなるので、図５
（ａ）の出力バッファＤｏｕｔ０、Ｄｏｕｔ４、Ｄｏｕ
ｔ８、Ｄｏｕｔ１２の入力は、内部Ｉ／Ｏバスと接続さ
れ、図５（ｂ）の出力バッファＤｏｕｔ１〜３、Ｄｏｕ
ｔ５〜７、Ｄｏｕｔ９〜１１、Ｄｏｕｔ１３〜１５の入
力はＯＵＴｎＴ、ＯＵＴｎＮとも“Ｌ”になる。

【００４７】さらに、図４に示すテスト回路３にて、そ
れぞれ内部Ｉ／ＯバスＲＷ０〜ＲＷ３、ＲＷ４〜ＲＷ
７、ＲＷ８〜ＲＷ１１、ＲＷ１２〜ＲＷ１５のデータを
比較し、一致すれば判定信号ＴＦＡＩＬｎが“Ｈ”、不
一致であれば“Ｌ”を、図５（ａ）に示した出力バッフ
ァＤｏｕｔ０、Ｄｏｕｔ４、Ｄｏｕｔ８、Ｄｕｔ１２に
出力する。

【００４８】したがって、比較したデータが一致してい
る（ＴＦＡＩＬｎが“Ｈ”）場合には、Ｉ／Ｏ１、Ｉ／
Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３からそのデータが出力さ
れ、不一致の場合には、ハイインピーダンス状態とさ
れ、一方他のＩ／Ｏ２〜４、Ｉ／Ｏ６〜８、Ｉ／Ｏ１０
〜１２、Ｉ／Ｏ１４〜１６は、いずれもハイインピーダ
ンス状態になる。

【００４９】そして、４つのＩ／Ｏ１、Ｉ／Ｏ５、Ｉ／
Ｏ９、Ｉ／Ｏ１３をメモリテスタのコンパレータでチェ
ックし、不良を判定する。

【００５０】書き込み時には、Ｉ／Ｏ１、Ｉ／Ｏ５、Ｉ
／Ｏ９、Ｉ／Ｏ１３にデータを入力することにより、図
６に示した入力切り換え回路５において、トランスファ
ゲート６００、６０１、６１０、６１１、６２０、６２
１、６３０、６３１がオンしているので、すべての内部
Ｉ／ＯバスＲＷ０〜ＲＷ１５にデータが書き込まれる。

【００５１】次に、従来シリアルテストで行っていた物
理テストパターンにて、半導体記憶装置のテストを行う
場合には、×４テストモードにエントリ（テストモード
信号Ｔ×４を“Ｈ”とする）してテストを行うことで、
パラレル（並列）方式でテストを行うことができる。

【００５２】図２（ｂ）を参照して、デコーダ回路１に
おいて、テスト信号Ｔ×４が“Ｈ”であるため、モード
信号Ｓ×８、Ｓ×１６はともに“Ｌ”となる。なお、選
択信号Ｓ₀〜Ｓ₃はアドレス信号Ｙ₀、Ｙ₁をデコードした
信号で、図２（ａ）の真理値表に示すようになる。

【００５３】図３に示した出力切り換え回路４におい
て、Ｉ／Ｏ圧縮テストモード信号ＴＣＭＰは“Ｌ”、例
えばアドレス信号Ｙ0が“Ｈ”、Ｙ1が“Ｌ”の時は、選
択信号Ｓ1のみが“Ｈ”、Ｓ0、Ｓ2、Ｓ3は“Ｌ”となる
ので、トランスファゲート３１０、３１１のみがオン
し、内部Ｉ／ＯバスＲＷ１と出力バッファＯＵＴ０、Ｒ
Ｗ５とＯＵＴ４、ＲＷ９とＯＵＴ８、ＲＷ１３とＯＵＴ
１２が接続され、ＭＯＳトランジスタ３５０〜３７１が
すべてオンとなるので、他の出力バッファの入力ＯＵＴ
１〜３、ＯＵＴ５〜７、ＯＵＴ９〜１１、ＯＵＴ１３〜
１５は“Ｌ”となる。

【００５４】このため、Ｉ／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ
９、Ｉ／Ｏ１３からそれぞれデータが出力され、他はハ
イインピーダンスになる。

【００５５】このように、アドレス信号Ｙ₀、Ｙ₁によっ
て、Ｉ／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３からそ
れぞれ内部バスを選択して出力することで、４ビット構
成の半導体記憶装置として動作する。

【００５６】書き込み時も、同様にして、図６に示した
入力切り換え回路において、Ｉ／Ｏ圧縮テストモード信
号が“Ｌ”、アドレス信号Ｙ₀が“Ｈ”、Ｙ₁が“Ｌ”の
時は、選択信号Ｓ₁のみが“Ｈ”、Ｓ₀、Ｓ₂、Ｓ₃は
“Ｌ”になり、トランスファゲート６１０、６１１がオ
ンし、Ｉ／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３から
書き込まれたデータは、それぞれ内部Ｉ／ＯＲＷ１、Ｒ
Ｗ５、ＲＷ９、ＲＷ１３に書き込まれ、４ビット構成の
半導体記憶装置として動作する。

【００５７】したがって、メモリテスタはＩ／Ｏ１、Ｉ
／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３の４ビットのみを判定す
ればよいことになり、パラレルでテストを行うことがで
きる。

【００５８】このように、本発明の実施の形態において
は、従来シリアルテスト時に行っていた制御信号ＳＷ０
〜ＳＷ３でテストする半導体記憶装置を切り換える動作
の必要がなくなるので、その分時間を短縮することがで
きる。

【００５９】４つの半導体記憶装置を制御信号ＳＷ０〜
ＳＷ３で切り換える時間は、約１秒、１工程の選別で物
理パターンが１０パターン程あるので、約１０秒、さら
に通常予備選別、常温選別、高温選別と３工程あるの
で、本発明の実施の形態においては、約３０秒のテスト
時間短縮ができる。

【００６０】本発明の第２の実施の形態として、図８〜
図１０に、出力切り換え回路４の回路の構成例を示す。

【００６１】前記第１の実施の形態と相違している点
は、×４テストモード（テスト信号Ｔ×４を“Ｈ”にす
る）およびＩ／Ｏ圧縮テストモード（テスト信号ＴＣＭ
Ｐを“Ｈ”にする）において、データ出力を行うのがＩ
／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３のみであった
のに対し、すべてのＩ／Ｏからデータが出力されること
である。

【００６２】例えば、×４テストモード（Ｔ×４が
“Ｈ”）の時、図２に示したデコーダ回路１において、
アドレス信号Ｙ₀が“Ｈ”、Ｙ₁が“Ｌ”とすると、選択
信号Ｓ₁が“Ｈ”、Ｓ₀、Ｓ₂、Ｓ₃は“Ｌ”となるので、
図９（ａ）よりＴ₀₀は“Ｌ”、図９（ｂ）よりＴ₁₀、Ｔ
₁₁共に“Ｈ”、図１０（ａ）よりＴ₂₀は“Ｌ”、Ｔ₂₂は
“Ｈ”、また図１０（ｂ）よりＴ₃₀、Ｔ₃₁は“Ｌ”、Ｔ
₃₃は“Ｈ”であるから、図８において、トランスファゲ
ート８１０、８１１、８１２、８１３、８２２、８２
３、８２４、８２５がオンする。

【００６３】よって、データはＩ／Ｏ１はＲＷ１、Ｉ／
Ｏ２はＲＷ１、Ｉ／Ｏ３はＲＷ２、Ｉ／Ｏ４はＲＷ３の
データを出力する。

【００６４】Ｉ／Ｏ５〜Ｉ／Ｏ６も同様にデータを出力
する。

【００６５】この半導体記憶装置をテストするには、図
１１に示すようなＩ／Ｏコモンボードを使用する。Ｉ／
ＯピンのワイヤードＯＲ接続を行なわず、単に４ビット
構成の半導体記憶装置として接続し、残りのＩ／Ｏピン
は負荷回路に接続する。

【００６６】テストは、前述と同様、通常のテストは、
Ｉ／Ｏ圧縮テストモードで行ない、物理パターンは×４
テストモードで行なう。

【００６７】本発明の第２の実施の形態においては、テ
ストモード時も、すべてのＩ／Ｏピンからデータが出力
されるため、出力ノイズに関するテストについて、従来
はシリアルテストで行っていたのに対し、パラレルテス
トで行うことができる。

【００６８】したがって、テストプログラムは、パラレ
ルテストのみになるので、通常の４ビット構成の半導体
記憶装置テストプログラムのようなものとなり、プログ
ラムが容易となる。

【００６９】さらに、Ｉ／Ｏコモンボードにおいて、ワ
イヤードＯＲ接続がないことから、反射波等の恐れが少
なくなり容易になる。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
テストモード信号によって半導体記憶装置のビット構成
を切り換える出力切り換え回路および入力切り換え回路
を備え、Ｉ／Ｏコモンボードで、特に物理パターンのテ
ストを行う時、パラレル方式でテストを行うことを可能
としたことにより、従来シリアルテスト時に行っていた
制御信号によりテストする半導体記憶装置を切り換える
ことを不要とし、この時間を短縮することができる。

【００７１】また、本発明によれば、シリアルテストの
必要がなくなるため、Ｉ／Ｏピンのワイヤードオア接続
が不要になり、テストボードの作成を困難にしていた反
射波等の影響を小さくするという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図２】本発明の第１の実施の形態におけるデコーダ回
路を説明するための図であり、（ａ）は真理値表、
（ｂ）は回路図である。

【図３】本発明の第１の実施の形態における出力切り換
え回路の構成を示す図である。

【図４】本発明の第１の実施の形態におけるテスト回路
の構成を示す図である。

【図５】（ａ）は出力バッファＤｏｕｔ０、４、８、１
２の回路構成を示す図である。（ｂ）は出力バッファＤ
ｏｕｔ１〜３、Ｄｏｕｔ５〜７、Ｄｏｕｔ９〜１１、Ｄ
ｏｕｔ１３〜１５の回路構成を示す図である。

【図６】本発明の第１の実施の形態における入力切り換
え回路の構成を示す図である。

【図７】本発明の第１の実施の形態における入力バッフ
ァＤｉｎ０〜１５の構成を示す図である。

【図８】本発明の第２の実施の形態の出力切り換え回路
の構成を示す図である。

【図９】本発明の第２の実施の形態の出力切り換え回路
の構成を示す図である。

【図１０】本発明の第２の実施の形態の出力切り換え回
路の構成を示す図である。

【図１１】本発明の第２の実施の形態に使用するテスト
ボードの配線図である。

【図１２】従来の半導体記憶装置の構成を示すブロック
図である。

【図１３】図９に示したボンディングオプション回路の
構成を示す図である。

【図１４】図９に示したデコーダ回路の構成を示す図で
ある。

【図１５】従来のＩ／Ｏコモンボードの配線図である。

【符号の説明】

１デコーダ回路２ボンディングオプション回路３テスト回路４出力切り換え回路５入力切り換え回路３００〜３３５、６００〜６３５、８００〜８３５ト
ランスファゲート３５０〜３７１、８５０〜８７１ＭＯＳトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】多ビット構成の半導体記憶装置において、内部Ｉ／Ｏバスとデータ出力バッファ回路の入力との接
続を切り換える出力切り換え回路と、データ入力バッファ回路の出力と前記内部Ｉ／Ｏバスと
の接続を切り換える入力切り換え回路と、アドレス信号と、テストモード信号と、ボンディングオ
プション回路からのビット構成を指定するモード信号と
を入力し、これらの信号をデコードして前記出力切り換
え回路および前記入力切り換え回路における切り換えを
それぞれ制御する選択信号を出力するデコーダ回路と、
を含むことを特徴とする半導体記憶装置。
【請求項２】第１のテストモード信号に基づき、複数の
内部Ｉ／Ｏバスを比較し比較結果を一つのデータ出力バ
ッファに出力するテスト回路を備え、前記テストモード
信号がアクティブの時に、データ読み出し時には、選択
されたビット構成をなすデータ出力バッファの入力が内
部Ｉ／Ｏバスと前記出力切り換え回路を介して接続さ
れ、選択されない他のデータ出力バッファの入力は不活
性化され、前記テスト回路は、前記複数の内部Ｉ／Ｏバスのデータ
を比較し比較結果を、選択されたデータ出力バッファの
一つに出力し、比較したデータが一致している場合に
は、前記データ出力バッファの出力から該データが出力
され、不一致の場合にはハイインピーダンス状態とさ
れ、他の選択されない他のデータ出力バッファの出力は
いずれもハイインピーダンス状態とされ、一方、データ書き込み時には、前記選択されたデータ入
力バッファ回路にデータを入力し前記入力切り換え回路
において前記複数の内部Ｉ／Ｏバスに同一データが書き
込まれる、ことを特徴とする請求項１記載の半導体記憶
装置。
【請求項３】第２のテストモード信号に基づき、前記デ
コーダが、選択されたビット構成をなすデータ出力バッ
ファの出力から前記アドレス信号によって内部Ｉ／Ｏバ
スを選択し、読み出し時には、前記出力切り換え回路において、前記
複数の内部Ｉ／Ｏバスのうちから、前記アドレス信号に
より前記デコーダで選択された前記内部Ｉ／Ｏバスと前
記データ出力バッファの入力とが接続され、他のデータ
出力バッファの入力は非活性化され、書き込み時には、前記入力切り換え回路において、選択
されたビット構成をなすデータ入力バッファから入力さ
れた書き込みデータが、前記アドレス信号により前記デ
コーダで選択された前記内部Ｉ／Ｏバスに書き込む、こ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記出力切り換え回路が、一つの前記デー
タ出力バッファの入力と前記複数の内部Ｉ／Ｏバスとの
間に、前記デコーダ回路からの選択信号、及びビット構
成を規定するモード信号、及び／又は、前記テストモー
ド信号に基づき生成される制御信号によりオン・オフ制
御されるトランスファゲートを備えたことを特徴とする
請求項１記載の半導体記憶装置。
【請求項５】前記入力切り換え回路が、一つの前記デー
タ入力バッファの出力と前記複数の内部Ｉ／Ｏバスとの
間に前記デコーダ回路からの選択信号、及びビット構成
を規定するモード信号、及び／又は、前記テストモード
信号に基づき生成される制御信号によりオン・オフ制御
されるトランスファゲートを備えたことを特徴とする請
求項１記載の半導体記憶装置。