JP3097545B2 - トラヒックシェイパーおよびシェイピング方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期転送モード
（以下ＡＴＭという）の蓄積交換通信網におけるトラヒ
ックシェイパーに関する。

【０００２】

【従来の技術】ＡＴＭやパケット方式の蓄積交換通信網
では、固定長の入力データを単位セルとして通信網中の
各段階で一旦バッファメモリに蓄積し、宛先別の分類、
速度変換、遅延及び廃棄などの処理をした後、変換して
生成された新たなセルを次の段階へ送出している。これ
らの入力データは、画像、データ、音声などの伝送上の
要求品質に応じて遅延、廃棄などの転送処理上の優先度
が付与されていて、ネットワーク内で必要に応じてこの
優先度により遅延、廃棄等の処理が行なわれる。この優
先度は、例えばＡＴＭシステムにおいては、ヘッダのＣ
ＬＰ（Cell LossPriority セル廃棄優先度）ビットを
高優先度は０、低優先度は１とすることによって表示さ
れる。また、各段階のバッファメモリでは、蓄積された
セルの数を待ち行列長として周期的に検出し、その待ち
行列長と各セルに付加された優先度とにより、入力して
くるセルを蓄積するか、または廃棄処理して通信網のト
ラヒックを制御している。

【０００３】トラヒックシェイパーは、ＡＴＭやパケッ
ト通信においてトラヒックのバースト性を抑制して通信
網の効率的な運用を図るための装置である。この装置
は、図５乃至図８に示すＰ・ボイヤ等（Pierre Boyer e
t al. ）の報告「Spacing Cells Protects and Enhance
s Utilization of ATM Network Links: IEEE Networkin
g,September 1992, pp. 38-49 ）に述べられているよう
に、入力するセルの流れのトラヒックのＣＤＶ（Cell D
elay Variance セルの遅延揺らぎ）をできるだけ除去
し、直前のセルとの間隔を規定値Ａ以上に保つように動
作する。すなわち、２つの連続したセルが規定値Ａ以下
の時間間隔でトラヒックシェイパーに到着すると、後の
時間に到着したセルをバッファで遅延させて、セル送出
間隔が規定値Ａ以上となるように制御するものである。

【０００４】セル間隔を理想的に保つためには、先ず、
シェイピングアルゴリズムによって到着したセルごとに
送出予定時刻が求められ、その送出予定時刻までの現在
時刻からの遅延時間に相当する相対的なアドレス間隔ｍ
が割り当てられて、バッファの該当のセル格納領域に不
連続的に格納される。

【０００５】一方、このセル遅延用のバッファは、論理
的にリング状のＭ個のセル格納領域からなる。このバッ
ファは、Ｍ個のセルメモリスペースを論理的にリング状
のアドレスメモリスペースにより指示する構造でもよ
い。したがって、セルの最大アドレス間隔は、格納領域
の物理的な大きさであるセル容量Ｍと等しい。例えば、
先頭ポインタがアドレスＸを示しているとき入力したセ
ルに対しては、シェイピングアルゴリズムが現時点から
送出時刻までの送出遅延時間間隔およびその時間間隔に
相当するアドレス間隔ｍを直前の到着セルの送出条件を
基として設定し、セル容量Ｍをモードとするアドレス間
隔ｍのアドレス（Ｘ＋ｍ，ｍｏｄ Ｍ）の格納領域が割
り当てられる。

【０００６】一方、トラヒックシェイパーからセルを出
力するときは、アドレスポインタで指示される先頭アド
レスのセル格納領域が割り当てられる。アドレスポイン
タは、セル送出のタイミング毎にアドレスが１つずつ進
められるので、アドレスポインタがそのリングの先頭の
セル格納領域、例えばアドレス１を示しているとする
と、アドレス１からアドレス２へ、次はアドレス３へ
と、そのアドレスにセルが格納されているか否かに拘ら
ず順に移動し、リングの最後、例えばアドレスＭの次に
はアドレス１へ連続するように循環的に移動する。従っ
て、バッファメモリに格納されているセルも論理的に循
環して格納領域の間隔ごとにリング状に読み出される構
造になっている。

【０００７】

【発明が解決しようとする課題】上述のように、シェイ
ピングアルゴリズムがリング状のメモリの物理的な大き
さであるメモリ容量Ｍをモードとして循環的にセルの格
納領域のアドレス間隔ｍを割り当てるので、送出遅延時
間に対応して割り当てられたアドレス間隔ｍがメモリ容
量Ｍより大きい場合には、連続してトラヒックシェイパ
ーから出力されるセルの間隔が正常に保たれないことが
あるという問題点がある。

【０００８】すなわち、物理的な最大遅延量Ｍを超える
大きなアドレス間隔ｍによりアドレスを移動すると、セ
ルの格納位置がリングを一周して先頭ポインターを超え
てしまい、アドレス（Ｘ＋ｍ，ｍｏｄ Ｍ）が最早遅延
時間を意味しないことになる。そのために、セルの間隔
が目的の値から大きく外れてしまったり、遅延させるは
ずのセルが前のセルの格納メモリアドレスより先のアド
レスのメモリに格納されて、出力順序が逆転するような
ことが起こる。したがって、トラヒックシェイパーから
出力するセル間隔が正常に保たれないということは、ト
ラヒックシェイパー本来の目的を達成できないのみなら
ず通信品質の低下をも招いてしまうという問題点があ
る。

【０００９】本発明の目的は、リングバッファへのセル
の格納方法を改善して、セル送出の順序逆転の発生を防
止し、セル送出間隔の適正化を図ることができるトラヒ
ックシェイパーを提供することにある。

【００１０】さらに、所定の値と異なる送出間隔のセル
を廃棄することによる通信品質の劣化を回避することが
できるトラヒックシェイパーを提供することにある。

【００１１】

【課題を解決するための手段】本発明のトラヒックシェ
イパーのシェイピング方法は、シェイピングアルゴリズ
ムにより各到着セルごとにアドレス間隔ｍを求め、シェ
イピングアルゴリズムにより求められたアドレス間隔ｍ
とバッファメモリのセル格納領域の物理的な最大個数Ｍ
との大きさを比較し、求められたアドレス間隔ｍがセル
格納領域の個数Ｍより大きいと判定されたとき、到着セ
ルをセル格納領域の個数Ｍに等しいアドレス間隔Ｍの格
納領域に格納することを特徴とする。

【００１２】また、先に到着した第１のセルについて求
められたアドレス間隔ｍがセル格納領域の個数Ｍより大
きいと判定され、求められた格納領域ｍがアドレス間隔
Ｍに変更されたときは、次に到着する第２のセルの格納
領域のアドレス間隔ｍを求める場合、 Ａ． 第１のセルの変更されたアドレス間隔Ｍをシェイ
ピングアルゴリズムに通知することにより、第１の到着
セルの送出予定時刻を変更されたアドレス間隔Ｍの格納
領域に対応する時刻とすることができる。

【００１３】Ｂ． または、第１のセルの変更されたア
ドレス間隔Ｍをシェイピングアルゴリズムに通知せず、
第１の到着セルの送出予定時刻があたかも当初の設定値
のアドレス間隔ｍに対応する時刻のままであったものと
して、次に到着する第２のセルの格納領域のアドレス間
隔ｍを求めることができる。

【００１４】Ｃ． または、シェイピングアドレスに記
憶された該セルのアドレス間隔ｍをセル格納領域の個数
Ｍより大きく、かつ、アドレス間隔の決定値ｍより小さ
い１つの値ｍ’とすることができる。

【００１５】また、到着したセルについて求められたア
ドレス間隔ｍがセル格納領域の個数Ｍより大きいと判定
され、求められた格納領域ｍがアドレス間隔Ｍに変更さ
れたときは、該到着セルの送出時の優先度を低位の優先
度とすることができる。

【００１６】また、このとき、該到着セルの送出時に低
優先度の記号を付加して出力することができる。

【００１７】また、低位の優先度とされたセルは、この
セルの後に到着するセルが同一格納領域を割り当てられ
たとき、後に到着するセルの上書きを許すのが望まし
い。

【００１８】本発明のトラヒックシェイパーは、シェイ
ピングアルゴリズムにより各到着セルごとに設定された
送出条件が各セルごとに記憶される第１次送出条件記憶
手段と、シェイピングアルゴリズムにより求められた各
到着セルの格納領域のアドレス間隔ｍをバッファメモリ
のセル格納領域の物理的個数Ｍと比較する比較手段と、
比較手段により求められたアドレス間隔ｍがセル格納領
域の物理的個数Ｍより大きいと判定されたとき、該到着
セルのアドレス間隔ｍをセル格納領域の物理的個数Ｍに
変更するアドレス間隔変更手段と、アドレス間隔変更手
段によりアドレス間隔Ｍに変更されたセルの優先度を変
更する優先度変更手段と、アドレス間隔変更手段により
アドレス間隔Ｍに変更されたセルを、アドレスポインタ
が現在指示するアドレス領域から変更されたアドレス間
隔Ｍだけ隔てた格納領域に格納するセル格納手段とを有
することを特徴とする。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２０】図１は本発明の１実施例のトラヒックシェ
イパー１００のブロック図である。図１において、本実
施例のトラヒックシェイパー１００は、各到着セルごと
に設定された送出条件が各セルごとに格納される第１次
送出条件記憶手段を有する従来と同様なシェイピングア
ルゴリズム１０１と、リングバッファ１０４とに加え
て、シェイピングアルゴリズム１０１から通知されたア
ドレス間隔ｍをセルメモリ容量Ｍと比較し、通知された
アドレス間隔ｍがセルメモリ容量Ｍより大であることを
検出したとき、アドレス間隔をセル格納領域の個数Ｍと
同じ値に設定する比較手段およびアドレス間隔変更手段
に相当する時刻調整部１０２と、アドレス間隔の設定値
ｍがセル個数Ｍより大きいことを検出したとき、到着セ
ルの優先度を低優先度とするセル優先度調整部１０３と
を有する。

【００２１】リングバッファ１０４は、指定された到着
セルの格納領域に既に空きセルでない他のセルが格納さ
れており、しかもそのセルの優先度が高い場合は、該到
着セルを空きセルの格納されている別のメモリ領域に格
納する。もし、この既に格納されていた他のセルの優先
度が低い場合は、到着セルをその領域に上書きで格納す
る。このとき、セルの格納領域は、ＣＬＰビット３０１
の優先度とは無関係である。

【００２２】各セルの優先度は、図３および図４に示す
ように、装置内の優先度表示ビット３０２，４０２によ
って示される。ここでは、優先度ビットとして１ビット
を用いて、高優先度を０、低優先度を１としているが、
２ビット以上の多値優先度であってもよい。

【００２３】そして、セル送出タイミングごとにアドレ
スポインタの指示する領域から１セルずつ読み出されて
シェイパー１００から出力される。

【００２４】アドレスポインタは、指示しているアドレ
ス領域からセルを読み出すと、その領域に空きセルを書
き込み、論理的に隣接する次のアドレス領域に移動す
る。

【００２５】また、シェイピングアルゴリズム１０１が
設定するアドレス間隔ｍをセルメモリ容量Ｍと比較し
て、ｍがＭに等しいかまたはＭより小さい場合は、従来
と同じ動作をする。しかし、ｍがＭより大きい場合は、
アドレス間隔ｍをセルメモリ容量Ｍと同じ値とする。

【００２６】すなわち、シェイパー１００に到着したセ
ルは、シェイピングアルゴリズム１０１により従来と同
様のアルゴリズムでその到着時刻Ｔに基づいて出力予定
時刻までの遅延時間間隔ｔと、遅延時間間隔ｔに相当す
るアドレス間隔ｍがセルメモリ容量Ｍをモードとして設
定され、現在のアドレスポインタの指示アドレスＸから
そのアドレス間隔ｍに相当するリングバッファ１０４内
のセルメモリ領域（Ｘ＋ｍ）に格納される。

【００２７】本実施例のシェイピングアルゴリズム１０
１は、前述のボイヤ等の開示したアルゴリズムによるも
のとして説明するが、他のアルゴリズムを用いてもよ
い。

【００２８】シェイピングアルゴリズム１０１は、到着
したセルと同じコネクションに属する直前のセルの最適
出力時刻を第１次送出条件記憶部に記憶しており、到着
したセルが記憶した直前のセルの最適出力時刻から所定
の最小許容時間以上で、しかも、できる限り短い時間経
過後に出力できるように、到着したセルの最適出力時刻
までの遅延時間ｔとアドレス間隔ｍとを設定する。

【００２９】時刻調整部１０２は、シェイピングアルゴ
リズム１０１の後に接続され、シェイピングアルゴリズ
ム１０１が決定したアドレス間隔ｍとリングバッファ１
０４のセル容量Ｍとを比較して、アドレス間隔ｍがセル
容量Ｍより大であることを検出したとき、到着セルを現
在のポインタ指示アドレスＸからセル容量Ｍと同じ値の
アドレス間隔の領域（Ｘ＋Ｍ）に変更して格納する。

【００３０】この基本的な実施例により、到着セルの格
納領域が到着時点のリングバッファの最終アドレスに順
次限定されるので、セル送出順序の逆転を防止できる。

【００３１】次に、上述のようなアドレス間隔の変更が
行なわれた第１のセルの後に到着する第２のセルの送出
条件設定について説明する。この後続の第２の到着セル
の送出条件は、その到着時刻と、シェイピングアルゴリ
ズム１０１に記憶されている直前のアドレス間隔の変更
された第１のセルの送出条件とによって決定されるの
で、直前のアドレス間隔の変更された第１のセルの送出
条件として何がシェイピングアルゴリズム１０１に記憶
されているが問題である。

【００３２】これに対する第１の実施例では、第１のセ
ルのセル格納領域のアドレス間隔ｍをセル容量Ｍと同じ
値に変更したことをシェイピングアルゴリズム１０１に
通知して第１次送出条件記憶部に格納されたアドレス間
隔ｍをＭに変更する。

【００３３】また、第２の実施例では、第１のセルのセ
ル格納領域のアドレス間隔ｍをセル容量Ｍと同じ値に変
更したことをシェイピングアルゴリズム１０１に通知せ
ず、第１次送出条件記憶部に格納された第１のセルのア
ドレス間隔ｍを当初求められた理想値のままとする。

【００３４】第３の実施例は、変更遅延時間をＭとして
第１の到着セルの格納領域を変更するが、シェイピング
アルゴリズム１０１の第１次送出条件記憶部には、第１
のセルの送出予定時刻がアドレス間隔Ｍとｍとの中間の
１つの値ｍ’、例えばｍ’＝（ｍ＋Ｍ）／２など、に対
応する時間間隔であったものとして記憶する。

【００３５】これらの実施例は、そのいずれかをトラヒ
ック状況に応じて選択することにより、シェイピングア
ルゴリズム１０１は、第１の到着セルの送出時刻が理想
的な時刻に設定されたものとして第２のセル以後のセル
送出時間間隔を理想的な送出時間間隔で選択することが
できる。

【００３６】次に、セルの廃棄、または遅延時間の延長
に関する優先度の処理について説明する。

【００３７】第４の実施例は、第１乃至第３の実施例に
よって到着セルをリングバッファメモリに格納すると
き、セル優先度調整部１０３がそのセルの優先度を表示
するＣＬＰビット３０１またはフラグの優先度を低下さ
せるもので、ＡＴＭセルの場合は、優先度の低下はＡＴ
ＭセルのヘッダのＣＬＰビットを高優先度を表す０から
低優先度を表す１に変えることにより行なわれる。

【００３８】第５の実施例は、ＡＴＭヘッダとは別に装
置内セルに優先度表示ビット３０２を設けて、この優先
度表示ビット３０２により優先度の低下を表示する。こ
のとき、ＡＴＭヘッダのＣＬＰビット３０１は変更しな
いこととするが、優先度表示ビット３０２とともに変更
してもよい。

【００３９】あるいは、図４に示すように、該当のセル
のリングバッファ４０４内の格納領域に低優先度表示ビ
ット４０２を付加してもよい。

【００４０】

【発明の効果】上述のように本発明は、到着セルについ
てシェイピングアルゴリズムにより１つのアドレス間隔
ｍを決定し、シェイピングアルゴリズムにより決定され
たアドレス間隔ｍとバッファメモリのセル格納領域の個
数Ｍとの大きさを比較し、アドレス間隔の決定値ｍがセ
ル格納領域の個数Ｍより大きいと判定されたとき、該ア
ドレス間隔決定値ｍをセル格納領域の個数Ｍと等しい値
に変更し、到着セルを変更されたアドレス間隔Ｍの格納
領域に格納することにより、全ての到着セルの格納領域
が到着時点のリングバッファの最終アドレス以下に順次
限定されるので、セル送出順序の逆転を防止できる効果
がある。

【００４１】また、シェイピングアルゴリズムは、先に
到着した第１のセルについて設定した格納領域が変更さ
れたとき、トラヒック状況に応じてこの第１の到着セル
の送出予定時刻の変更をシェイピングアルゴリズムにそ
のまま通知するか否か、または中間の値とするかのいず
れかを選択できるので、セル送出間隔を適性にしてＡＴ
Ｍ通信網の効率を向上できる効果がある。

【００４２】また、シェイピングアルゴリズムにより決
定された到着セルの格納領域の当初のアドレス間隔ｍが
セル格納領域の個数Ｍより大きいと判定されたとき、該
到着セルの優先度を低位の優先度とし、送出セルに低優
先度の記号を付加して出力することができるので、送出
時間間隔が当初設定された値から変更されたセルを必要
に応じて遅延、または廃棄等の処理をしてネットワーク
や他のトラヒックへの悪影響を防止することができる効
果がある。また、低位の優先度とされたセルは、そのセ
ルの後に到着するセルが同一格納領域を割り当てられた
とき、後に到着するセルの上書きを許すことにより、送
出時刻の変更されたセルによる後続のセルの送出処理を
適性に復旧できる効果がある。

【図面の簡単な説明】

【図１】本発明のトラヒックシェイパーの１実施例のブ
ロック図である。

【図２】リングバッファの構造の異なる第２の実施例の
ブロック図である。

【図３】装置内ヘッダを付したＡＴＭセルの構造を示す
図である。

【図４】優先度表示付きリングバッファの構造を示す図
である。

【図５】従来のシェーピングアルコリズムの１例のフロ
ーチャートである。

【図６】従来のシェーピングアルコリズムの１例のフロ
ーチャートである。

【図７】従来のシェーピングアルコリズムのセル間隔制
御部の１例を示す図である。

【図８】従来のシェーピングアルコリズムの１例のフロ
ーチャートである。

【符号の説明】 １００ トラヒックシェイパー １０１ シェイピングアルゴリズム １０２ 時刻調整部 １０３ セル優先度調整部 １０４ リングバッファ ３ＯＯ，４００ セル ３０１ ＣＬＰビット ３０２，４０２ 優先度表示ビット

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 各格納領域のアドレスがセル単位でスロ
   ットごとに割り振られる複数Ｍ個のセルの格納領域が論
   理的にリング状に連結されたバッファメモリと、優先度
   および送出予定時刻を含む各セルの送出条件を記憶し、
   セルが到着したとき、その直前に到着したセルの前記優
   先度および送出予定時刻を含む送出条件を基として該到
   着セルの送出条件を設定するシェイピングアルゴリズム
   とを備え、前記設定した送出予定時刻までの現時点から
   の遅延時間に対応する前記バッファメモリのアドレス間
   隔ｍを求めて到着したセルを前記アドレス間隔ｍの領域
   に格納し、出力の単位タイミングごとに１つずつ進むア
   ドレスポインタにより、読み出し先頭の格納領域からア
   ドレス順に前記バッファメモリをセルの格納されていな
   い領域を含んで１つずつ読み出し、読み出したセルを出
   力する蓄積交換方式のトラヒックシェイパーのシェイピ
   ング方法において、 前記シェイピングアルゴリズムにより各到着セルごとに
   前記アドレス間隔ｍを求め、 前記シェイピングアルゴリズムにより求められたアドレ
   ス間隔ｍと前記バッファメモリのセル格納領域の物理的
   な最大個数Ｍとの大きさを比較し、 前記求められたアドレス間隔ｍが前記セル格納領域の個
   数Ｍより大きいと判定されたとき、前記到着セルを前記
   セル格納領域の個数Ｍに等しいアドレス間隔Ｍの格納領
   域に格納することを特徴とするトラヒックシェイパーの
   シェイピング方法。
2. 【請求項２】 先に到着した第１のセルについて求めら
   れたアドレス間隔ｍがセル格納領域の個数Ｍより大きい
   と判定され、前記求められた格納領域ｍがアドレス間隔
   Ｍに変更されたとき、前記第１のセルの変更されたアド
   レス間隔Ｍがシェイピングアルゴリズムに通知され、前
   記第１の到着セルの送出予定時刻が変更されたアドレス
   間隔Ｍの格納領域に対応する時刻として、次に到着する
   第２のセルの格納領域のアドレス間隔ｍを求める請求項
   １に記載のトラヒックシェイパーのシェイピング方法。
3. 【請求項３】 先に到着した第１のセルについて求めら
   れたアドレス間隔ｍがセル格納領域の個数Ｍより大きい
   と判定され、前記求められた格納領域ｍがアドレス間隔
   Ｍに変更されたとき、前記第１のセルの変更されたアド
   レス間隔Ｍがシェイピングアルゴリズムに通知されず、
   前記第１の到着セルの送出予定時刻があたかも当初の設
   定値のアドレス間隔ｍに対応する時刻のままであったも
   のとして、次に到着する第２のセルの格納領域のアドレ
   ス間隔ｍを求める請求項１に記載のトラヒックシェイパ
   ーのシェイピング方法。
4. 【請求項４】 先に到着した第１のセルについて求めら
   れたアドレス間隔ｍがセル格納領域の個数Ｍより大きい
   と判定され、前記求められた格納領域ｍがアドレス間隔
   Ｍに変更されたとき、シェイピングアドレスに記憶され
   た該セルのアドレス間隔ｍを前記セル格納領域の個数Ｍ
   より大きく、かつ、前記アドレス間隔の決定値ｍより小
   さい１つの値ｍ’とし、次に到着する第２のセルの格納
   領域のアドレス間隔ｍを求める請求項１に記載のトラヒ
   ックシェイパーのシェイピング方法。
5. 【請求項５】 シェイピングアルゴリズムにより求めら
   れた到着セルのアドレス間隔ｍがセル格納領域の個数Ｍ
   より大きいと判定され、前記求められた格納領域ｍがア
   ドレス間隔Ｍに変更されたとき、該到着セルの送出時の
   優先度を低位の優先度とする請求項１乃至４のいずれか
   １項に記載のトラヒックシェイパーのシェイピング方
   法。
6. 【請求項６】 シェイピングアルゴリズムにより求めら
   れた到着セルのアドレス間隔ｍがセル格納領域の個数Ｍ
   より大きいと判定され、前記求められた格納領域ｍがア
   ドレス間隔Ｍに変更されたとき、該到着セルの送出時に
   低優先度の記号を付加して出力する請求項５に記載のト
   ラヒックシェイパーのシェイピング方法。
7. 【請求項７】 低位の優先度とされたセルは、前記セル
   の後に到着するセルが同一格納領域を割り当てられたと
   き、後に到着するセルの上書きを許す請求項５に記載の
   トラヒックシェイパーのシェイピング方法。
8. 【請求項８】 各格納領域のアドレスがセル単位でスロ
   ットごとに割り振られる複数Ｍ個のセルの格納領域が論
   理的にリング状に連結されたバッファメモリと、優先度
   および送出予定時刻を含む各セルの送出条件を記憶し、
   セルが到着したとき、その直前に到着したセルの前記優
   先度および送出予定時刻を含む送出条件を基として該到
   着セルの送出条件を設定するシェイピングアルゴリズム
   とを備え、前記設定した送出予定時刻までの現時点から
   の遅延時間に対応する前記バッファメモリのアドレス間
   隔ｍを求めて到着したセルを前記アドレス間隔ｍの領域
   に格納し、出力の単位タイミングごとに１つずつ進むア
   ドレスポインタにより、読み出し先頭の格納領域からア
   ドレス順に前記バッファメモリをセルの格納されていな
   い領域を含んで１つずつ読み出し、読み出したセルを出
   力する蓄積交換方式のトラヒックシェイパーにおいて、 前記シェイピングアルゴリズムにより各到着セルごとに
   設定された送出条件が各セルごとに記憶される第１次送
   出条件記憶手段と、 前記シェイピングアルゴリズムにより求められた各到着
   セルの格納領域のアドレス間隔ｍを前記バッファメモリ
   のセル格納領域の物理的個数Ｍと比較する比較手段と、 前記比較手段により求められたアドレス間隔ｍが前記セ
   ル格納領域の物理的個数Ｍより大きいと判定されたと
   き、該到着セルのアドレス間隔ｍを前記セル格納領域の
   物理的個数Ｍに変更するアドレス間隔変更手段と、 前記アドレス間隔変更手段によりアドレス間隔Ｍに変更
   されたセルの優先度を変更する優先度変更手段と、 前記アドレス間隔変更手段によりアドレス間隔Ｍに変更
   されたセルを、アドレスポインタが現在指示するアドレ
   ス領域から前記変更されたアドレス間隔Ｍだけ隔てた格
   納領域に格納するセル格納手段とを有することを特徴と
   するトラヒックシェイパー。