JP3087336B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3087336B2 JP3087336B2 JP03097566A JP9756691A JP3087336B2 JP 3087336 B2 JP3087336 B2 JP 3087336B2 JP 03097566 A JP03097566 A JP 03097566A JP 9756691 A JP9756691 A JP 9756691A JP 3087336 B2 JP3087336 B2 JP 3087336B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、半導体圧力センサや半導体加速度センサなど、起歪
膜及びその上の歪みゲ−ジを備える半導体装置に関す
る。
に、半導体圧力センサや半導体加速度センサなど、起歪
膜及びその上の歪みゲ−ジを備える半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体圧力センサの一例を図２２
に示す。このセンサは、互いに接合される第１基板１ａ
及び第２基板２ａを有し、第１基板１ａ及び第２基板２
ａには互いに連通する圧力室１１ａ及び圧力導入孔２１
ａが形成される。そして、第１基板１表面には圧力室１
１ａ表面を含めて酸化膜４ａが形成されている。そし
て、窒化シリコン膜からなる起歪膜５ａが第１基板１上
に形成されて圧力室１１ａを覆い、起歪膜５ａ上に歪み
ゲ−ジ３２が形成されている。
に示す。このセンサは、互いに接合される第１基板１ａ
及び第２基板２ａを有し、第１基板１ａ及び第２基板２
ａには互いに連通する圧力室１１ａ及び圧力導入孔２１
ａが形成される。そして、第１基板１表面には圧力室１
１ａ表面を含めて酸化膜４ａが形成されている。そし
て、窒化シリコン膜からなる起歪膜５ａが第１基板１上
に形成されて圧力室１１ａを覆い、起歪膜５ａ上に歪み
ゲ−ジ３２が形成されている。
【０００３】この半導体圧力センサの工程の一部を図２
３に基づいて説明すると、第１、第２基板１ａ、２ａを
接合した後、エッチングで第１基板１ａに凹部１１ａを
堀り、ポリシシリコン９ａ堆積後、酸化膜４ａが露出す
るまで研磨する。次に、第２基板側２ａから異方性エッ
チングして中間絶縁膜３ａの開口を通じてポリシシリコ
ン９ａを除去して圧力室１１ａ及び圧力導入孔２１ａが
形成される。したがって上記研磨のために、酸化膜４ａ
は幾分厚めに形成される。
３に基づいて説明すると、第１、第２基板１ａ、２ａを
接合した後、エッチングで第１基板１ａに凹部１１ａを
堀り、ポリシシリコン９ａ堆積後、酸化膜４ａが露出す
るまで研磨する。次に、第２基板側２ａから異方性エッ
チングして中間絶縁膜３ａの開口を通じてポリシシリコ
ン９ａを除去して圧力室１１ａ及び圧力導入孔２１ａが
形成される。したがって上記研磨のために、酸化膜４ａ
は幾分厚めに形成される。
【０００４】
【発明が解決しようとする課題】近年、半導体圧力セン
サの特性向上のために例えばＣＭＯＳなどの回路を半導
体圧力センサと同一チップに集積することが提案されて
いる。この場合、回路形成のために上記第１基板１表面
を露出する必要があり、例えば図２４に示すように、予
め酸化膜４ａをパタ−ニングした後、起歪用の窒化シリ
コン膜５ａをその上に堆積し、次に、この窒化シリコン
膜５ａをパタ−ニングして第１基板１表面を露出し、そ
こにＣＭＯＳを形成することができる。
サの特性向上のために例えばＣＭＯＳなどの回路を半導
体圧力センサと同一チップに集積することが提案されて
いる。この場合、回路形成のために上記第１基板１表面
を露出する必要があり、例えば図２４に示すように、予
め酸化膜４ａをパタ−ニングした後、起歪用の窒化シリ
コン膜５ａをその上に堆積し、次に、この窒化シリコン
膜５ａをパタ−ニングして第１基板１表面を露出し、そ
こにＣＭＯＳを形成することができる。
【０００５】また図２５に示すように、酸化膜４ａ及び
起歪用の窒化シリコン膜５ａを順次堆積後、窒化シリコ
ン膜５ａ及び酸化膜４ａを順次パタ−ニングして第１基
板１を露出させることもできる。しかしながら、上記し
たどちらの方法を採用しても窒化シリコン膜５ａの端部
直下に無視できない段差が生じてこの上に形成される配
線層が切れやすくなる。
起歪用の窒化シリコン膜５ａを順次堆積後、窒化シリコ
ン膜５ａ及び酸化膜４ａを順次パタ−ニングして第１基
板１を露出させることもできる。しかしながら、上記し
たどちらの方法を採用しても窒化シリコン膜５ａの端部
直下に無視できない段差が生じてこの上に形成される配
線層が切れやすくなる。
【０００６】また図２５の方法では、窒化シリコン膜５
ａの周辺直下においてアンダ−カットが生じやすく、更
に配線切れやレジスト残留が生じやすくなる。本発明は
上記問題点に鑑みなされたものであり、キャビティ周辺
部で配線の段差切れが生じがたい半導体装置を提供する
ことを、その目的としている。
ａの周辺直下においてアンダ−カットが生じやすく、更
に配線切れやレジスト残留が生じやすくなる。本発明は
上記問題点に鑑みなされたものであり、キャビティ周辺
部で配線の段差切れが生じがたい半導体装置を提供する
ことを、その目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
キャビティを有する半導体基板と、前記キャビティ周辺
の前記半導体基板表面及び及び前記キャビティ表面に形
成される所定厚の保護絶縁膜と、前記キャビティ周辺の
前記保護絶縁膜上に形成され前記キャビティ上に延在す
る起歪膜と、該起歪膜上に形成される歪みゲ−ジとを備
える半導体装置において、前記保護絶縁膜の周辺に隣接
して形成され表面が前記保護絶縁膜の表面と同一平面と
なる半導体領域を有し、前記起歪膜は前記半導体領域上
に延設されることを特徴としている。
キャビティを有する半導体基板と、前記キャビティ周辺
の前記半導体基板表面及び及び前記キャビティ表面に形
成される所定厚の保護絶縁膜と、前記キャビティ周辺の
前記保護絶縁膜上に形成され前記キャビティ上に延在す
る起歪膜と、該起歪膜上に形成される歪みゲ−ジとを備
える半導体装置において、前記保護絶縁膜の周辺に隣接
して形成され表面が前記保護絶縁膜の表面と同一平面と
なる半導体領域を有し、前記起歪膜は前記半導体領域上
に延設されることを特徴としている。
【０００８】ここで、起歪膜は、窒化シリコン膜などの
絶縁膜、シリコンなどの半導体、又は金属を素材とする
事ができる。半導体領域は前記起歪膜とエッチング特性
が異なるものが選ばれる。本発明が対象とする半導体装
置は、半導体圧力センサ、半導体加速度センサ、半導体
湿度センサのようにエッチングによる起歪膜及びその上
に配設された歪みゲ−ジを備えた半導体装置全てを包含
する。
絶縁膜、シリコンなどの半導体、又は金属を素材とする
事ができる。半導体領域は前記起歪膜とエッチング特性
が異なるものが選ばれる。本発明が対象とする半導体装
置は、半導体圧力センサ、半導体加速度センサ、半導体
湿度センサのようにエッチングによる起歪膜及びその上
に配設された歪みゲ−ジを備えた半導体装置全てを包含
する。
【０００９】
【作用及び発明の効果】本発明では、保護絶縁膜の周辺
に隣接してこの保護絶縁膜の表面と同一平面となる表面
をもつ半導体領域が形成されるので、この部位における
段差を解消して配線切れを防止することができる。ま
た、起歪膜がキャビティ周辺の半導体基板表面の保護絶
縁膜の表面を覆い、更に上記半導体領域がこの保護絶縁
膜の側面を覆うので、その後のエッチング工程による保
護絶縁膜のエッチングを防ぎ、起歪膜周辺直下において
保護絶縁膜がアンダ−カットされて上記配線切れが更に
深刻化することを防ぐ。
に隣接してこの保護絶縁膜の表面と同一平面となる表面
をもつ半導体領域が形成されるので、この部位における
段差を解消して配線切れを防止することができる。ま
た、起歪膜がキャビティ周辺の半導体基板表面の保護絶
縁膜の表面を覆い、更に上記半導体領域がこの保護絶縁
膜の側面を覆うので、その後のエッチング工程による保
護絶縁膜のエッチングを防ぎ、起歪膜周辺直下において
保護絶縁膜がアンダ−カットされて上記配線切れが更に
深刻化することを防ぐ。
【００１０】したがって本発明によれば、保護絶縁膜の
周辺に隣接してこの保護絶縁膜の表面と同一平面となる
表面をもつ半導体領域が形成されているので、この種の
半導体装置において高い歩留りを実現することができ
る。
周辺に隣接してこの保護絶縁膜の表面と同一平面となる
表面をもつ半導体領域が形成されているので、この種の
半導体装置において高い歩留りを実現することができ
る。
【００１１】
（実施例１）本発明の半導体装置の一実施例として、半
導体圧力センサの一例を図１から図５に示す。ここで、
図１はこの半導体圧力センサの断面図、図２はその裏平
面図、図３から図５はその製造工程を示す断面図であ
る。なお、図１は図２のＡ−Ａ線矢視断面図を示す。
導体圧力センサの一例を図１から図５に示す。ここで、
図１はこの半導体圧力センサの断面図、図２はその裏平
面図、図３から図５はその製造工程を示す断面図であ
る。なお、図１は図２のＡ−Ａ線矢視断面図を示す。
【００１２】この半導体圧力センサは、酸化シリコン膜
３を挟んで互いに接合される第１基板１及び第２基板２
を有し、第１基板１及び第２基板２には互いに連通する
圧力室（キャビティ）１１及び圧力導入孔（キャビテ
ィ）２１が形成される。そして、第１基板１表面にはキ
ャビティ１１表面を含めて酸化シリコン膜からなる保護
絶縁膜４が形成され、保護絶縁膜４上にはキャビティ１
１を覆って窒化シリコン膜からなるダイヤフラム膜（起
歪膜）５が形成されている。また、第１基板１の表面に
はｎ- 型のエピタキシャル層（半導体領域）６が形成さ
れ、このエピタキシャル層６は研磨によって保護絶縁膜
４と同一平面となっており、ダイヤフラム膜５の周辺部
はこのエピタキシャル領域６上に延設されている。そし
て、ダイヤフラム膜５上にはド−プされたポリシシリコ
ンからなる歪みゲ−ジ７が形成されており、また第１基
板１の表面にはｎＭＯＳ集積回路（図ではトランジスタ
１個だけを示す）８が形成されている。更に、その他の
構成については図３から図１１の製造方法の説明により
説明する。
３を挟んで互いに接合される第１基板１及び第２基板２
を有し、第１基板１及び第２基板２には互いに連通する
圧力室（キャビティ）１１及び圧力導入孔（キャビテ
ィ）２１が形成される。そして、第１基板１表面にはキ
ャビティ１１表面を含めて酸化シリコン膜からなる保護
絶縁膜４が形成され、保護絶縁膜４上にはキャビティ１
１を覆って窒化シリコン膜からなるダイヤフラム膜（起
歪膜）５が形成されている。また、第１基板１の表面に
はｎ- 型のエピタキシャル層（半導体領域）６が形成さ
れ、このエピタキシャル層６は研磨によって保護絶縁膜
４と同一平面となっており、ダイヤフラム膜５の周辺部
はこのエピタキシャル領域６上に延設されている。そし
て、ダイヤフラム膜５上にはド−プされたポリシシリコ
ンからなる歪みゲ−ジ７が形成されており、また第１基
板１の表面にはｎＭＯＳ集積回路（図ではトランジスタ
１個だけを示す）８が形成されている。更に、その他の
構成については図３から図１１の製造方法の説明により
説明する。
【００１３】まず図３に示すように、第１基板１と第２
基板２とを接合してなり中間に酸化シリコン膜３を有す
る接合基板を準備する。図３の接合基板において、第１
基板１には１０Ωｃｍの（１００）ｎ型シリコン基板
を、第２基板２には１０Ωｃｍ、厚さ４００μｍの（１
１０）ｎ型シリコン基板を用いる。そして、酸化シリコ
ン膜３をエッチングストッパとしてＫＯＨ水溶液による
異方性エッチングでこの第１基板１に圧力室用のキャビ
ティ１１を形成する。なお、このような接合基板を採用
したのは、酸化シリコン膜３を上記異方性エッチングの
エッチングストッパとするためであり、通常のバルク基
板を使用することも可能である。
基板２とを接合してなり中間に酸化シリコン膜３を有す
る接合基板を準備する。図３の接合基板において、第１
基板１には１０Ωｃｍの（１００）ｎ型シリコン基板
を、第２基板２には１０Ωｃｍ、厚さ４００μｍの（１
１０）ｎ型シリコン基板を用いる。そして、酸化シリコ
ン膜３をエッチングストッパとしてＫＯＨ水溶液による
異方性エッチングでこの第１基板１に圧力室用のキャビ
ティ１１を形成する。なお、このような接合基板を採用
したのは、酸化シリコン膜３を上記異方性エッチングの
エッチングストッパとするためであり、通常のバルク基
板を使用することも可能である。
【００１４】次に図４に示すように、第１基板１の表面
に１μｍ厚の酸化膜（保護絶縁膜）４を熱酸化法により
形成し、この酸化膜４をキャビティ１１の全周にて開口
する。なおこの時、同時に酸化シリコン膜３も開口す
る。次に図５に示すように、表面にエピタキシャル層６
を形成する。この時のエピタキシャル層６の成長条件は
通常のものでよく、例えば使用ガスとしてＳｉＣｌ 4 と
Ｈ2 との混合したものを用い、成長温度は１０００〜１
２７０℃である。このエピ成長時に、酸化膜４及び酸化
シリコン膜３上にはポリシリコン層９が形成される。こ
のエピ成長はキャビティ１１の中央部のポリシリコン厚
さが充分な厚さとなるまで、すなわち、キャビティ１１
を埋めつくすまで実施される。 本実施例では酸化シリ
コン膜４が１μｍ厚、第１基板１が９μｍ厚、酸化膜３
が１μｍ厚であるので、選択研磨の削りしろを含めて３
０μｍのエピ成長を行った。
に１μｍ厚の酸化膜（保護絶縁膜）４を熱酸化法により
形成し、この酸化膜４をキャビティ１１の全周にて開口
する。なおこの時、同時に酸化シリコン膜３も開口す
る。次に図５に示すように、表面にエピタキシャル層６
を形成する。この時のエピタキシャル層６の成長条件は
通常のものでよく、例えば使用ガスとしてＳｉＣｌ 4 と
Ｈ2 との混合したものを用い、成長温度は１０００〜１
２７０℃である。このエピ成長時に、酸化膜４及び酸化
シリコン膜３上にはポリシリコン層９が形成される。こ
のエピ成長はキャビティ１１の中央部のポリシリコン厚
さが充分な厚さとなるまで、すなわち、キャビティ１１
を埋めつくすまで実施される。 本実施例では酸化シリ
コン膜４が１μｍ厚、第１基板１が９μｍ厚、酸化膜３
が１μｍ厚であるので、選択研磨の削りしろを含めて３
０μｍのエピ成長を行った。
【００１５】次に図６に示すように、ウエハ表面を選択
研磨し、酸化膜４が露出した時点で研磨を停止する。次
に図７に示すように、圧力センサのダイヤフラムとなる
２μｍ厚のダイヤフラム膜すなわち窒化シリコン膜５を
堆積させパタニングする。このパタニングはキャビティ
１１内のポリシシリコン層９及びその周辺の酸化膜４を
覆うように窒化シリコン膜５が距離ｌだけエピ層６上に
延在するようになされる。これは、後のトランジスタ形
成などのエッチング工程の繰返しによるアンダーカット
を防止するためであり、このアンダ−カットの防止によ
りレジスト残りや配線層の遮断切れ等の発生はしない。
本実施例では距離ｌ＝５μｍとした。
研磨し、酸化膜４が露出した時点で研磨を停止する。次
に図７に示すように、圧力センサのダイヤフラムとなる
２μｍ厚のダイヤフラム膜すなわち窒化シリコン膜５を
堆積させパタニングする。このパタニングはキャビティ
１１内のポリシシリコン層９及びその周辺の酸化膜４を
覆うように窒化シリコン膜５が距離ｌだけエピ層６上に
延在するようになされる。これは、後のトランジスタ形
成などのエッチング工程の繰返しによるアンダーカット
を防止するためであり、このアンダ−カットの防止によ
りレジスト残りや配線層の遮断切れ等の発生はしない。
本実施例では距離ｌ＝５μｍとした。
【００１６】次に図８に示すように、窒化シリコン膜５
及び酸化膜４をマスクとしてゲ−ト酸化膜７を形成す
る。次に図９に示すように、ＣＶＤ法により０．２μｍ
厚のポリシシリコン膜を堆積し、それをパタニングして
ゲ−ト電極３１及び歪みゲ−ジ３２を形成し、その後、
イオン注入によりｎ+ 型のソ−ス及びドレン領域３３、
３４を形成し、ＣＶＤ法によりＢＰＳＧ膜３５を堆積し
パタニングしてダイヤフラム膜５上のＢＰＳＧ膜を除去
する。この時、ダイヤフラム膜５の端部はＢＰＳＧ膜３
５により覆われるようにして、ダイヤフラム膜５とその
下のエピタキシャル層６との間の段差をカバ−する。次
に、歪みゲ−ジ３２の保護のためにその上に０．５μｍ
厚の窒化シリコン膜３６をＣＶＤ法により堆積しパタニ
ングする。その後、これらＢＰＳＧ膜３５及び窒化シリ
コン膜３６を開口してアルミ配線３７により所定の配線
を行う。
及び酸化膜４をマスクとしてゲ−ト酸化膜７を形成す
る。次に図９に示すように、ＣＶＤ法により０．２μｍ
厚のポリシシリコン膜を堆積し、それをパタニングして
ゲ−ト電極３１及び歪みゲ−ジ３２を形成し、その後、
イオン注入によりｎ+ 型のソ−ス及びドレン領域３３、
３４を形成し、ＣＶＤ法によりＢＰＳＧ膜３５を堆積し
パタニングしてダイヤフラム膜５上のＢＰＳＧ膜を除去
する。この時、ダイヤフラム膜５の端部はＢＰＳＧ膜３
５により覆われるようにして、ダイヤフラム膜５とその
下のエピタキシャル層６との間の段差をカバ−する。次
に、歪みゲ−ジ３２の保護のためにその上に０．５μｍ
厚の窒化シリコン膜３６をＣＶＤ法により堆積しパタニ
ングする。その後、これらＢＰＳＧ膜３５及び窒化シリ
コン膜３６を開口してアルミ配線３７により所定の配線
を行う。
【００１７】次に図１０に示すように、第２基板２の表
面に形成された窒化シリコン膜３８を開口し、その後、
図１１に示すように、アルカリエッチングにより第２基
板２を異方性エッチングし更にポリシシリコン層９をエ
ッチングして、圧力室１１及び圧力導入孔２１（キャビ
ティ）を形成する。エッチング液としてはＫＯＨを用い
たが、他のアルカリ水溶液例えばＮａＯＨ、ＬｉＯＨ、
ＥＰＷ、ＴＭＡＨ（テトラエチルアンモニア水溶液）等
でもよい。
面に形成された窒化シリコン膜３８を開口し、その後、
図１１に示すように、アルカリエッチングにより第２基
板２を異方性エッチングし更にポリシシリコン層９をエ
ッチングして、圧力室１１及び圧力導入孔２１（キャビ
ティ）を形成する。エッチング液としてはＫＯＨを用い
たが、他のアルカリ水溶液例えばＮａＯＨ、ＬｉＯＨ、
ＥＰＷ、ＴＭＡＨ（テトラエチルアンモニア水溶液）等
でもよい。
【００１８】形成された圧力導入孔２１の形状を図２に
示すように、第２基板２のＳｉ（１１０）面に対し＜１
１０＞方向に５４．７°傾斜させた菱形パタンを用いる
と、（１１１）面と（１１０）面とのエッチング速度の
違いによりＳｉ（１１０）面に垂直な孔を開けることが
できる。すなわち、ＫＯＨの場合（１１１）面のエッチ
ングレートと（１１０）のエッチングレートとの比は数
１００倍になるので、（１１１）面は殆どエッチングさ
れず、裏面の（１１０）面に垂直な（１１１）面が変形
の辺に沿って形成され、裏面の（１１０）面と３５．３
°の角度をもった（１１１）面が現れる（図２）。この
ようにすれば、多数の圧力導入孔（キャビティ）を集積
することができる。
示すように、第２基板２のＳｉ（１１０）面に対し＜１
１０＞方向に５４．７°傾斜させた菱形パタンを用いる
と、（１１１）面と（１１０）面とのエッチング速度の
違いによりＳｉ（１１０）面に垂直な孔を開けることが
できる。すなわち、ＫＯＨの場合（１１１）面のエッチ
ングレートと（１１０）のエッチングレートとの比は数
１００倍になるので、（１１１）面は殆どエッチングさ
れず、裏面の（１１０）面に垂直な（１１１）面が変形
の辺に沿って形成され、裏面の（１１０）面と３５．３
°の角度をもった（１１１）面が現れる（図２）。この
ようにすれば、多数の圧力導入孔（キャビティ）を集積
することができる。
【００１９】上記した実施例によれば、エピタキシャル
層９の形成により第１基板１のシリコン表面と酸化膜４
の表面との段差が解消され、かつ、その後のｎＭＯＳプ
ロセス（又はｃＭＯＳ又はバイポ−ラプロセス）により
ダイヤフラム膜５の周辺にアンダカットが生じるのを防
止することができる。なお、上記したｎＭＯＳプロセス
を先に実施して回路を先に作製し、その後、窒化シリコ
ンからなるダイヤフラム膜を形成すれば上記したアンダ
カットの弊害は生じないが、ただこの場合には窒化シリ
コンのダイヤフラム膜によりキャビティ１１に埋め込ま
れたポリシリコン層９を保護できない不具合が生じる。
またこの実施例では、歪みゲ−ジ３２とゲ−ト電極３１
とを同一工程で作製できる利点もある。 （実施例２）他の実施例の半導体圧力センサを図１２か
ら図１８に示す。
層９の形成により第１基板１のシリコン表面と酸化膜４
の表面との段差が解消され、かつ、その後のｎＭＯＳプ
ロセス（又はｃＭＯＳ又はバイポ−ラプロセス）により
ダイヤフラム膜５の周辺にアンダカットが生じるのを防
止することができる。なお、上記したｎＭＯＳプロセス
を先に実施して回路を先に作製し、その後、窒化シリコ
ンからなるダイヤフラム膜を形成すれば上記したアンダ
カットの弊害は生じないが、ただこの場合には窒化シリ
コンのダイヤフラム膜によりキャビティ１１に埋め込ま
れたポリシリコン層９を保護できない不具合が生じる。
またこの実施例では、歪みゲ−ジ３２とゲ−ト電極３１
とを同一工程で作製できる利点もある。 （実施例２）他の実施例の半導体圧力センサを図１２か
ら図１８に示す。
【００２０】このセンサは、ＬＯＣＯＳプロセスにより
実施例１の酸化膜（保護絶縁膜）及び回路部のチャンネ
ル分離用の厚い絶縁膜を形成するものであって、以下、
その製造工程を説明する。まず図１２に示すように、実
施例１の図３と同一工程で接合基板に圧力室（キャビテ
ィ）１１を形成する。
実施例１の酸化膜（保護絶縁膜）及び回路部のチャンネ
ル分離用の厚い絶縁膜を形成するものであって、以下、
その製造工程を説明する。まず図１２に示すように、実
施例１の図３と同一工程で接合基板に圧力室（キャビテ
ィ）１１を形成する。
【００２１】次に図１３に示すように、第１基板１の表
面に４００Å厚の酸化膜５１を熱酸化法により形成し、
この酸化膜５１上にマスク用の窒化シリコン膜５２を形
成し、パタニングする。次に図１４に示すように、酸化
により９５００Å厚のＬＯＣＯＳ酸化膜５３を形成し、
窒化シリコン膜５２を除去し、酸化膜５１を除去して新
しい４００Å厚のゲ−ト酸化膜５４を形成する。なおこ
の時、キャビティ１１を囲んでこのゲ−ト酸化膜５４は
形成される。なお、ここでは図示省略しているがＬＯＣ
ＯＳ酸化膜５３の下の第１基板１の表面にｐ型不純物が
イオン注入を打ち込こんでチャンネルストップを行う。
面に４００Å厚の酸化膜５１を熱酸化法により形成し、
この酸化膜５１上にマスク用の窒化シリコン膜５２を形
成し、パタニングする。次に図１４に示すように、酸化
により９５００Å厚のＬＯＣＯＳ酸化膜５３を形成し、
窒化シリコン膜５２を除去し、酸化膜５１を除去して新
しい４００Å厚のゲ−ト酸化膜５４を形成する。なおこ
の時、キャビティ１１を囲んでこのゲ−ト酸化膜５４は
形成される。なお、ここでは図示省略しているがＬＯＣ
ＯＳ酸化膜５３の下の第１基板１の表面にｐ型不純物が
イオン注入を打ち込こんでチャンネルストップを行う。
【００２２】次に図１５に示すように、実施例１と同様
にポリシリコン層９を約３０μｍ堆積させ、研磨する。
これにより、ゲ−ト酸化膜５４上にもポリシシリコン層
９１が形成される。次に図１６に示すように、実施例１
と同様にダイヤフラム膜となる窒化シリコン膜５を堆積
させパタニングする。この時、このダイヤフラム膜５の
周辺部はゲ−ト酸化膜５４上のポリシシリコン層９１と
距離ｌ（ここでは５μｍ）だけオ−バラップさせられ
る。これは、この窒化シリコン膜５の下の酸化膜（保護
絶縁膜）５３がその後のエッチング工程によりアンダカ
ットされないようにするためである。
にポリシリコン層９を約３０μｍ堆積させ、研磨する。
これにより、ゲ−ト酸化膜５４上にもポリシシリコン層
９１が形成される。次に図１６に示すように、実施例１
と同様にダイヤフラム膜となる窒化シリコン膜５を堆積
させパタニングする。この時、このダイヤフラム膜５の
周辺部はゲ−ト酸化膜５４上のポリシシリコン層９１と
距離ｌ（ここでは５μｍ）だけオ−バラップさせられ
る。これは、この窒化シリコン膜５の下の酸化膜（保護
絶縁膜）５３がその後のエッチング工程によりアンダカ
ットされないようにするためである。
【００２３】次に図１７に示すように、フォトレジスト
マスク６０によりポリシリコン膜９１をパタニングし、
露出したゲ−ト酸化膜５４の上方からイオン注入を行っ
てｎ + 型のソ−ス、ドレン領域３３、３４をセルフアラ
インにより形成する。その後、図１８に示すように、Ｃ
ＶＤ法によりＢＰＳＧ膜６２を堆積しパタニングしてダ
イヤフラム膜５上のＢＰＳＧ膜６２を除去する。次に、
ダイヤフラム膜５上に歪みゲ−ジとなるポリシシリコン
層６３を選択形成し、ポリシシリコン層６３の保護のた
めに０．５μｍ厚の窒化シリコン膜６４をＣＶＤ法によ
り堆積しパタニングする。その後、これらＢＰＳＧ膜６
２及び窒化シリコン膜６４を開口してアルミ配線６１に
より所定の配線を行う。
マスク６０によりポリシリコン膜９１をパタニングし、
露出したゲ−ト酸化膜５４の上方からイオン注入を行っ
てｎ + 型のソ−ス、ドレン領域３３、３４をセルフアラ
インにより形成する。その後、図１８に示すように、Ｃ
ＶＤ法によりＢＰＳＧ膜６２を堆積しパタニングしてダ
イヤフラム膜５上のＢＰＳＧ膜６２を除去する。次に、
ダイヤフラム膜５上に歪みゲ−ジとなるポリシシリコン
層６３を選択形成し、ポリシシリコン層６３の保護のた
めに０．５μｍ厚の窒化シリコン膜６４をＣＶＤ法によ
り堆積しパタニングする。その後、これらＢＰＳＧ膜６
２及び窒化シリコン膜６４を開口してアルミ配線６１に
より所定の配線を行う。
【００２４】その後、図１０の工程から実施例１と同じ
工程となって、圧力導入孔２１が形成される。この実施
例では、ダイヤフラム膜５の端部直下のポリシシリコン
膜９１の形成工程をゲ−ト電極形成工程及びキャビティ
１１へのポリシシリコン層埋め込み工程と同じ工程で実
施することができる利点がある。
工程となって、圧力導入孔２１が形成される。この実施
例では、ダイヤフラム膜５の端部直下のポリシシリコン
膜９１の形成工程をゲ−ト電極形成工程及びキャビティ
１１へのポリシシリコン層埋め込み工程と同じ工程で実
施することができる利点がある。
【００２５】（実施例３）他の実施例の半導体圧力セン
サを図２３から図２５に示す。この半導体圧力センサ
は、歪みゲ−ジに単結晶シリコンを用いたものであっ
て、以下その製造工程を説明する。まず、実施例１の図
６までの工程により、図１９に示す接合基板Ａを作製
し、更に、表面に窒化酸化膜３ａが形成された第３基板
Ｂを準備する（図１９参照）。ここで、第３基板１には
１Ωｃｍから１０Ωｃｍの（１１０）ｎ型シリコン基板
を用い、窒化酸化膜３ａには１０００℃のドライＯ2 酸
化により１００から５０００Åの熱酸化膜を形成した
後、ＮＨ3 ガス雰囲気中で１０００から１２００℃で窒
化して形成する。
サを図２３から図２５に示す。この半導体圧力センサ
は、歪みゲ−ジに単結晶シリコンを用いたものであっ
て、以下その製造工程を説明する。まず、実施例１の図
６までの工程により、図１９に示す接合基板Ａを作製
し、更に、表面に窒化酸化膜３ａが形成された第３基板
Ｂを準備する（図１９参照）。ここで、第３基板１には
１Ωｃｍから１０Ωｃｍの（１１０）ｎ型シリコン基板
を用い、窒化酸化膜３ａには１０００℃のドライＯ2 酸
化により１００から５０００Åの熱酸化膜を形成した
後、ＮＨ3 ガス雰囲気中で１０００から１２００℃で窒
化して形成する。
【００２６】次に、この窒化酸化膜３ａを挟んで第１基
板１の表面にこの第３基板Ｂを接合し、鏡面研磨して１
から５μｍ程度の単結晶シリコン層１０１を形成し、次
に、単結晶シリコン層１０１の所定領域にイオン注入に
よりｐ+ 歪みゲ−ジ領域７ａを形成する（図２０参
照）。次に、この単結晶シリコン層１０１をパタニング
して、キャビティ１１上方にだけ単結晶シリコン層１０
１を残す。なお、このパタニングにはＫＯＨを用いて異
方性エッチングにより実施し、側面１０２をテ−パ面と
する。これは段差を軽減するためである。次に、ドライ
エッチにより窒化酸化膜３ａを起歪膜（ダイヤフラム
膜）としてパタニングする（図２１参照）。ここで、窒
化酸化膜３ａは保護酸化膜４を覆うとともにエピ層６上
に延在しており、実施例１と同様に、保護酸化膜４を保
護している。その後、実施例１の図８及び図９の工程に
より周辺にＭＯＳ集積回路が形成される。
板１の表面にこの第３基板Ｂを接合し、鏡面研磨して１
から５μｍ程度の単結晶シリコン層１０１を形成し、次
に、単結晶シリコン層１０１の所定領域にイオン注入に
よりｐ+ 歪みゲ−ジ領域７ａを形成する（図２０参
照）。次に、この単結晶シリコン層１０１をパタニング
して、キャビティ１１上方にだけ単結晶シリコン層１０
１を残す。なお、このパタニングにはＫＯＨを用いて異
方性エッチングにより実施し、側面１０２をテ−パ面と
する。これは段差を軽減するためである。次に、ドライ
エッチにより窒化酸化膜３ａを起歪膜（ダイヤフラム
膜）としてパタニングする（図２１参照）。ここで、窒
化酸化膜３ａは保護酸化膜４を覆うとともにエピ層６上
に延在しており、実施例１と同様に、保護酸化膜４を保
護している。その後、実施例１の図８及び図９の工程に
より周辺にＭＯＳ集積回路が形成される。
【００２７】このようにすれば、より高精度の半導体圧
力センサを作製することができる。更にこの実施例で
は、接合基板Ａの表面がエピタキシャル成長及びその後
の研磨により平坦化されているので、その結果として、
工程追加なしに第３基板Ｂとの接合が良好となる効果を
奏することもできる。
力センサを作製することができる。更にこの実施例で
は、接合基板Ａの表面がエピタキシャル成長及びその後
の研磨により平坦化されているので、その結果として、
工程追加なしに第３基板Ｂとの接合が良好となる効果を
奏することもできる。
【図１】本発明を用いた集積化半導体圧力センサの一実
施例を示す断面図、
施例を示す断面図、
【図２】その裏平面図、
【図３】実施例１の製造工程を示す断面図、
【図４】実施例１の製造工程を示す断面図、
【図５】実施例１の製造工程を示す断面図、
【図６】実施例１の製造工程を示す断面図、
【図７】実施例１の製造工程を示す断面図、
【図８】実施例１の製造工程を示す断面図、
【図９】第２実施例の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１０】実施例１の製造工程を示す断面図、
【図１１】実施例１の製造工程を示す断面図、
【図１２】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１３】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１４】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１５】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１６】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１７】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１８】実施例２の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図１９】実施例３の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図２０】実施例３の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図２１】実施例３の集積化半導体圧力センサの製造工
程を示す断面図、
程を示す断面図、
【図２２】従来の集積化半導体圧力センサの断面図、
【図２３】従来の集積化半導体圧力センサの製造工程を
示す断面図、
示す断面図、
【図２４】従来の集積化半導体圧力センサの製造工程を
示す断面図、
示す断面図、
【図２５】従来の集積化半導体圧力センサの製造工程を
示す断面図、
示す断面図、
【符号の説明】 １は第１基板（半導体基板）、２は第２基板（半導体基
板）、４は酸化膜（保護絶縁膜）、５は窒化シリコン膜
（起歪膜）、６はエピタキシャル層（半導体領域）、１
１は圧力室（キャビティ）、２１は圧力導入孔（キャビ
ティ）、３２は歪みゲ−ジ、
板）、４は酸化膜（保護絶縁膜）、５は窒化シリコン膜
（起歪膜）、６はエピタキシャル層（半導体領域）、１
１は圧力室（キャビティ）、２１は圧力導入孔（キャビ
ティ）、３２は歪みゲ−ジ、
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/84 G01L 9/04 101
Claims (1)
- 【請求項１】キャビティを有する半導体基板と、前記キ
ャビティ周辺の前記半導体基板表面及び及び前記キャビ
ティ表面に形成される所定厚の保護絶縁膜と、前記キャ
ビティ周辺の前記保護絶縁膜上に形成され前記キャビテ
ィ上に延在する起歪膜と、該起歪膜上に形成される歪み
ゲ−ジとを備える半導体装置において、前記保護絶縁膜
の周辺に隣接して形成され表面が前記保護絶縁膜の表面
と同一平面となる半導体領域を有し、前記起歪膜は前記
半導体領域上に延設されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097566A JP3087336B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097566A JP3087336B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326774A JPH04326774A (ja) | 1992-11-16 |
| JP3087336B2 true JP3087336B2 (ja) | 2000-09-11 |
Family
ID=14195785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03097566A Expired - Fee Related JP3087336B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102243125A (zh) * | 2010-05-13 | 2011-11-16 | 三菱电机株式会社 | 半导体压力传感器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5436404B2 (ja) * | 2010-12-17 | 2014-03-05 | 三菱電機株式会社 | 半導体圧力センサ及びその製造方法 |
| CN105571749B (zh) * | 2014-10-15 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 压力传感器形成方法 |
-
1991
- 1991-04-26 JP JP03097566A patent/JP3087336B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102243125A (zh) * | 2010-05-13 | 2011-11-16 | 三菱电机株式会社 | 半导体压力传感器 |
| US8710600B2 (en) | 2010-05-13 | 2014-04-29 | Mitsubishi Electric Corporation | Semiconductor pressure sensor |
| CN102243125B (zh) * | 2010-05-13 | 2017-04-12 | 三菱电机株式会社 | 半导体压力传感器 |
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|---|---|
| JPH04326774A (ja) | 1992-11-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |