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JP3083831B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP3083831B2
JP3083831B2 JP02154121A JP15412190A JP3083831B2 JP 3083831 B2 JP3083831 B2 JP 3083831B2 JP 02154121 A JP02154121 A JP 02154121A JP 15412190 A JP15412190 A JP 15412190A JP 3083831 B2 JP3083831 B2 JP 3083831B2
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ツァンブラーノ ラファエーレ
ムスメチ サルヴァトーレ
ラチーティ サルヴァトーレ
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エスティーマイクロエレクトロニクス エス アール エル
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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    • H—ELECTRICITY
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    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、制御回路と、縦方向に電流を流す電力段と
を単一のチップにモノリシック形態で集積化して有する
半導体装置及びその製造方法に関するものである。
（従来の技術） バイポーラトランジスタ（BJT）を以って実現した電
力段と、関連の制御回路とを同一のチップ上で組合せる
ことにより極めてコンパクトで有効な装置が得られ、そ
れぞれ別々に構成する場合に比べて以下の利点が得られ
る。
・これらが同一のチップ上に設けられている為に、外部
制御を行なう場合よりもより有効な一連の専用制御（例
えば“熱遮断”、ある最大温度に達した際の電力段のス
イッチングオフ、直接二次降服に対する“SOA"保護、
等）を導入しうる為に、半導体装置の信頼性及び効率が
増大する。
・２つ（或いはそれ以上）のパケッジの代りに１つのパ
ケッジを用いる為に、このような半導体装置を用いたシ
ステムの価格を低減化するとともに、これによりシステ
ムの必要スペース及び重量を減少させるばかりではな
く、全体の信頼性を高める。
（発明が解決しようとする課題） しかし、BJT型の電力段を使用すると、基本的にスイ
ッチング速度が遅い、最大電流密度が小さい、逆バイア
ス安全動作領域（RBSOA）が狭いといったような他の問
題を解決することを困難とする。MOS型の電力段を用い
ることは既知であるが、MOS型の電力段を使用すること
は、過大な直列ドレイン抵抗（Ron）に関連する問題の
為に、低電圧で動作しうる装置に対してのみ有効である
にすぎない。
本発明の目的は、上述した利点を保持したまま、BJT
及びMOS電力段を使用する場合に関連する問題を解決し
うるようにした集積化モノリシック半導体装置を提供せ
んとするにある。
（課題を解決するための手段） 上述した目的は、電力段をバイポーラモード電界効果
トランジスタ（BMFETトランジスタ）を以って実現する
ことにより達成される。
このようにすることにより、電力段の電流処理容量及
び堅牢性を最大にし、電力性の動物性を最良にすること
ができる。また、本発明によれば、以下の利点も得られ
る。
・スイッチング速度が速くなり、従って電力損失が少な
くなる。
・電流密度が大きくなり、従って半導体装置の面積を減
少せしめることができる。
・RBSOAを広くでき、従って駆動回路の複雑性を少なく
できる。その理由は、誘導性負荷をスイッチング・オフ
する際に最早や電力段を保護する必要がない為である。
・BMFETトランジスタがモジュラ構造である為に、電力
段の設計が容易となる（実際には、BMFETトランジスタ
が複数個の同一の単位セルから成る為、ある動作電流は
必要な個数の単位セルを並列接続することにより簡単に
得られる。） 以下図面につき説明する。
第１図は、１つのチップ上にモノリシック形態で集積
化した、制御回路及び縦方向に電流が流れる電力段を有
する半導体装置の既知の構造を示す。図面を簡単とする
ために、集積化した制御回路のうち１つのNPNトランジ
スタ（Ｅがエミッタ端子、Ｂがベース端子及びＣがコレ
クタ端子をそれぞれ示す）のみと、１つのバイポーラ電
力トランジスタ（E1がエミッタ端子、B1がベース端子及
びC1がコレクタ端子をそれぞれ示す）とを示してある。
領域１＊及び２＊は相俟ってNPN低電圧トランジスタ
の分離領域を構成し、この分離領域は半導体装置を正し
く動作させるために、端子Ｉを経て半導体装置自体の最
低電位点に接続される。
（実施例） 第２図は本発明による同様な半導体装置の構造を示
す。この構造は、BJT電力トランジスタの代りにBMFETト
ランジスタ（Ｓがソース端子、Ｇがゲート端子及びＤが
ドレイン端子をそれぞれ示す）を用いている点で第１図
のものと相違する。この半導体装置の製造方法を以下に
説明する。
高不純物濃度の単結晶珪素より成るn+型基板１上にｎ
型エピタキシアル層２を成長させる（第３図）。
次に通常の技術の酸化、フォトマスキング、イオン注
入及び拡散処理を用いてp+型領域３を形成して集積化制
御回路の構成素子の横方向分離領域を構成し、この分離
領域内に、集積化制御回路のトランジスタの埋込コレク
タ層として作用するn+型領域４を形成する。
この時点で、チップの全領域上に延在する新たなエピ
タキシアル層を成長させてｎ型領域５を得る（第４
図）。次に周知の技術の酸化、フットマスキング、イオ
ン注入及び拡散処理を用いて、p+型領域６及び７を形成
する。
第４図は、いかにして領域７が表面８から延在して領
域３に到達され且つ後にNPN低電圧トランジスタが形成
されるｎ型領域９を囲むかを、又領域７をBMFETトラン
ジスタのゲートとして用いられるようにするかを示して
いる。
この時点で、BMFETトランジスタのソースとして及び
低電圧トランジスタのコレクタの直列抵抗を減少させる
コレクタシンクとしてそれぞれ用いる型領域10及び11を
形成する（第５図）。
次に周知の技術を用いて、NPN低電圧トランジスタの
ベース領域12及びエミッタ領域13を形成し、接点を形成
し、半導体装置の種々の素子を金属化及びフォトマスキ
ング処理により相互接続する（第６図）。従って、チッ
プの裏面上のBMFETトランジスタのドレインを除いて、
種々の構成素子の端子電極のすべてをチップ上側表面上
に位置させる。
第７図は、BMFETに関する第６図の構造の電気的等価
回路を示す。この第７図に示すように、端子Ｉを回路に
存在する電位の中で最低の電位の点に接続した場合、陽
極が分離領域で陰極がBMFETトランジスタのドレインで
あるダイオードが逆バイアスされ、従って集積化パイロ
ット回路の構成素子が互いに且つ電力段から分離され
る。
第６図から明らかなように、分離領域の下側縁と基板
との間の距離ＪはBMFETのゲート領域の下側縁と基板と
の間の距離Ｌよりも短かい。その結果、上述したダイオ
ードの降服電圧はBMFETトランジスタの降服電圧よりも
低く、従ってモノリシック半導体装置の最大動作電圧は
これら２つの降服電圧のうちの前者の降服電圧に相当す
る。それ故、設計の段階で厚さＪを最大所要電圧に耐え
るように設定する必要がある。BMFETの電流利得は逆二
次比例の法則に応じてドレインの厚さすなわちＬに依存
する為、またＬ＞Ｊである為、この電流利得は横方向の
分離領域３の接合深さとBMFETトランジスタのゲートの
接合深さとの差によって損失を受けることが分る。従っ
て、半導体装置の動作電圧を変えずに電流処理容量を最
大にするために、Ｌ＝Ｊとしうる処理を講ずるのが有利
である。この場合、第２のエピタキシアル成長を行なう
前に同じ拡散処理を用いてBMFETトランジスタのゲート
領域と横方向の分離領域とを形成することによりＬ＝Ｊ
とすることができる。
この目的を達成するのに適した処理の一例を第8,9,1
0,11及び12図に示す。
この処理は以下の工程を順次に有する。
・高不純物濃度のn+型単結晶珪素より成る基板14上に第
１のｎ型エピタキシアル層15を成長させる。
・通常の技術の酸化、フォトマスキング、イオン注入及
び拡散処理を用いて、BMFETトランジスタのゲート領域
及び集積化制御回路構成素子の横方向分離領域をそれぞ
れ構成するp+型領域16及び17を層15内に形成する。
・集積化制御回路のトランジスタの埋込コレクタ層を得
るために領域17内にn+型領域18を形成する。
・ｎ型領域19を得るためにチップの全表面を被覆する第
２のエピタキシアル層を成長させる。
・第２のエピタキシアル層の酸化、フォトマスキング及
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてp+型領域20及び21を形成し、領域20は領域16の
すぐ上に設けて領域16と連結させ、領域21は表面22から
延在させて領域17に到達せしめる。
・２つのn+型領域23及び24を形成し、BMFETトランジス
タのソースを構成する領域23は２つの互いに隣接する領
域20間に配置し、これら領域20内に延在させ、一方コレ
クタシンクを構成する領域24は領域18の上に配置してこ
の領域18と連結させる。
・周知の技術を用いて、NPN低電圧トランジスタのベー
ス領域25及びエミッタ領域26を形成し、接点を形成し、
半導体装置の種々の素子を金属化及びフォトマスキング
処理により相互接続する。
第12図は、BMFETトランジスタのゲートと横方向の分
離領域とが同じ接合深さを有しているということを示し
ている。第８〜12図に示す処理の実施例によると他の２
つの利点が得られる。すなわち、第１に、チャネルの長
さ（従ってBMFETトランジスタの阻止利得（blocking ga
in））が増大し、第２に、チャネルが主として第１のエ
ピタキシアル層中に延在しており、制御回路のトランジ
スタのエピタキシアルコレクタ領域が第２のエピタキシ
アル層中に位置する為に、第１及び第２のエピタキシア
ル層のドーピング濃度を独立して設定する、すなわちこ
れら第１及び第２のエピタキシアル層のドーピングレベ
ルを互いに独立して決定することもできる。
上述した処理の例には本発明の範囲を逸脱することな
く変更を加えることができること明らかである。
第13図は可能な一変更例を示す。この変更例は、阻止
利得を得る代りに直列ドレイン抵抗を低くしたい場合に
BMFETトランジスタのソース領域を直列の２つの領域を
以って構成しうるということに関するものである。
この場合の製造処理は以下の工程を順次に有する。
・高不純物濃度のn+型単結晶珪素より成る基板27上に第
１のｎ型エピタキシアル層15を成長させる。
・通常の技術の酸化、フォトマスキング、イオン注入及
び拡散処理を用いて、BMFETトランジスタのゲート領域
及び集積化制御回路構成素子の横方向分離領域をそれぞ
れ構成するp+型領域30及び29を層28内に形成する。
・集積化制御回路のトランジスタの埋込コレクタ層を得
るために領域29内にn+型領域31を形成し、（BMFETトラ
ンジスタのソースを構成する）n+型領域32を２つの領域
30間に存在させ且つこれら領域30内に延在させる。
・ｎ型領域33を得るためにチップの全表面を被覆する第
２のエピタキシアル層を成長させる。
・第２のエピタキシアル層の酸化、フォトマスキング及
びイオン注入処理とこれに続く拡散処理との既知の技術
を用いてp+型領域35及び34を形成し、領域35は領域30の
すぐ上に設けて領域30と連結させ、領域34は第２のエピ
タキシアル層の上側表面から延在させて領域29に到達せ
しめる。
・２つのn+型領域36及び37を形成し、領域36は領域32の
すぐ上に位置させてこの領域32に連結させ、一方コレク
タシンクを構成する領域37は領域31の上に配置してこの
領域31と連結させる。
・周知の技術を用いて、NPN低電圧トランジスタのベー
ス領域38及びエミッタ領域39を形成し、接点をあけ、半
導体装置の種々の素子を、金属化及びフォトマスキング
処理を用いて相互接続する。
他の変更例によれば、第６図におけるエピタキシアル
領域５を二重成長により或いは可変抵抗を存在させるよ
うに形成しうる。
更に他の変更例では金属化を二重のレベルにすること
ができる。
この二重レベルの金属化は特に本発明による構造にと
って適したものである。その理由は、このようにするこ
とにより電力段及び制御システムの双方に対するスペー
スを可成り節約しうるためである。実際には、BMFETの
ゲート及びソース電流を流す金属化細条に対しスペース
を節約でき、この節約したスペースを用いて他の素子を
設けることができる。同様にして制御回路が占める領域
において素子の高密化を達成することができる。
【図面の簡単な説明】
第１図は、既知の半導体装置の構造を示す断面図、 第２図は、本発明による半導体装置の一構成例を示す断
面図、 第３〜６図は、第２図の半導体装置の種々の製造工程の
一例を示す断面図、 第７図は、第６図の構造の電気的等価回路を示す回路
図、 第８〜12図は、本発明による半導体装置の種々の製造工
程の他の例を示す断面図、 第13図は、第８〜12図に示す処理の変形により得た半導
体装置の最終構造を示す断面図である。 1,14……n+型領域 2,15……ｎ型エピタキシアル層 ３……p+型領域 4,10,11,18,23,24……n+型領域 5,9,19……ｎ型領域 6,7,16,17,20,21……p+型領域 ８……表面 12……ベース領域 13……エミッタ領域
フロントページの続き (72)発明者 サルヴァトーレ ラチーティ イタリア国 カターニア 95032 ベル パーソ ヴィアツィー コロンボ エン ネ 66 (56)参考文献 特開 昭53−18392（ＪＰ，Ａ) 特開 平１−53442（ＪＰ，Ａ) 特開 昭63−204640（ＪＰ，Ａ) 特開 平１−53443（ＪＰ，Ａ) 特開 平１−47065（ＪＰ，Ａ) 特開 平３−169083（ＪＰ，Ａ) 特開 昭60−106178（ＪＰ，Ａ) 特開 平３−42866（ＪＰ，Ａ) 特開 昭61−225856（ＪＰ，Ａ) 特開 昭59−108343（ＪＰ，Ａ) 米国特許4336528（ＵＳ，Ａ) 欧州特許出願公開117867（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 27/06 H01L 29/80

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】単結晶珪素の基板上に配置された半導体装
    置であって、該半導体装置が、縦方向に電流を流す電力
    段と制御回路とを単一のチップ上にモノリシック形態に
    集積化して有し、且つ前記制御回路を前記電力段から絶
    縁するとともに前記制御回路の構成素子を互いに絶縁す
    るために前記基板の導電型とは反対の導電型とした分離
    領域を有する当該半導体装置において、 前記電力段が少なくとも１つのバイポーラモード電界効
    果トランジスタを以って構成されており、 前記分離領域の下側縁と前記基板との間の距離が前記少
    なくとも１つのバイポーラモード電界効果トランジスタ
    のゲート領域の下側縁と前記基板自体との間の距離にほ
    ぼ等しくなっていることを特徴とする半導体装置。
  2. 【請求項２】単結晶珪素の基板上に配置された半導体装
    置であって、該半導体装置が、縦方向に電流を流す電力
    段と制御回路とを単一のチップ上にモノリシック状態に
    集積化して有し、且つ前記制御回路を前記電力段から絶
    縁するとともに前記制御回路の構成素子を互いに絶縁す
    るために前記基板の導電型とは反対の導電型とした分離
    領域を有する当該半導体装置において、 前記電力段が少なくとも１つのバイポーラモード電界効
    果トランジスタを以って構成されており、 前記分離領域の下側縁と前記基板との間の距離が前記少
    なくとも１つのバイポーラモード電界効果トランジスタ
    のゲート領域の下側縁と前記基板自体との間の距離にほ
    ぼ等しくなっており、 前記少なくとも１つのバイポーラモード電界効果トラン
    ジスタのソース領域の下側縁と前記基板との間の距離が
    前記制御回路のトランジスタの埋込コレクタ層の下側縁
    と前記基板自体との間の距離にほぼ等しくなっているこ
    とを特徴とする半導体装置。
  3. 【請求項３】少なくとも１つのバイポーラモード電界効
    果トランジスタを含み縦方向に電流を流す電力段と、制
    御回路とを単一のチップにモノリシック形態で集積化し
    て有する半導体装置を製造するに当り、 多量にドーピングした単結晶珪素のn+型基板上に第１の
    ｎ型エピタキシアル層を成長させる工程と、 この第１のｎ型エピタキシアル層内に第１のp+型領域を
    形成して、集積化される制御回路構成素子の横方向分離
    領域を構成する工程と、 前記第１のp+型領域内に、集積化される制御回路のトラ
    ンジスタの埋込コレクタ層を構成する第１のn+型領域を
    形成する工程と、 前記チップの全領域に亘り延在する第２のｎ型エピタキ
    シアル層を成長させる工程と、 酸化、フォトマスキング、イオン注入及びその後の拡散
    技術を用いて前記第２のエピタキシアル層内に第２及び
    第３のp+型領域を形成し、前記第２のp+型領域がバイポ
    ーラモード電界効果トランジスタのゲートを構成し、前
    記第３のp+型領域が前記第２のエピタキシアル層の表面
    からこの第２のエピタキシアル層内に延在して前記第１
    のp+型領域に連結するようにする工程と、 ２つの第２のn+型領域を形成し、一方の第２のn+型領域
    が前記バイポーラモード電界効果トランジスタのソース
    を構成するとともに前記第３のp+型領域である互いに隣
    接する２つの領域間に延在し、他方の第２のn+型領域が
    コレクタシンクを構成するとともに前記第１のn+型領域
    上に位置してこの第１のn+型領域に連結するようにする
    工程と、 NPN低電圧トランジスタのベース領域及びエミッタ領域
    を前記第１のn+型領域の上方に形成し、フォトマスキン
    グ及びエッチング技術により半導体装置の接点領域を形
    成し、金属化及びパターンニング技術により半導体装置
    の構成素子間に相互接続細条を設ける工程と を具えたことを特徴とする半導体装置の製造方法。
  4. 【請求項４】少なくとも１つのバイポーラモード電界効
    果トランジスタを含み縦方向に電流を流す電力段と、制
    御回路とを単一のチップにモノリシック形態で集積化し
    て有する半導体装置を製造するに当り、 多量にドーピングした単結晶珪素のn+型基板条上に第１
    のｎ型エピタキシアル層を成長させる工程と、 この第１のｎ型エピタキシアル層内にバイポーラモード
    電界効果トランジスタのゲート領域と、集積化される制
    御回路構成素子の横方向分離領域とをそれぞれ構成する
    第１及び第２のp+型領域を形成する工程と、 前記第２のp+型領域内に、集積化される制御回路のトラ
    ンジスタの埋込コレクタ層を構成する第１のn+型領域を
    形成する工程と、 前記チップの全領域に亘り延在する第２のｎ型エピタキ
    シアル層を成長させる工程と、 酸化、フォトマスキング、イオン注入及びその後の拡散
    技術を用いて前記第２のエピタキシアル層内に追加の第
    １及び第２のp+型領域を形成し、前記追加の第１のp+型
    領域を前記第１のp+型領域のすぐ上に配置してこれに連
    結させ、前記追加の第２のp+型領域を第２のｎ型エピタ
    キシアル層の表面からこの第２のエピタキシアル層内に
    延在させて前記第２のp+型領域に連結させる工程と、 ２つの第２のn+型領域を形成し、一方の第２のｎ＋型領
    域が前記バイポーラモード電界効果トランジスタのソー
    スを構成するとともに前記追加の第１のp+型領域である
    互いに隣接する２つの領域間に位置するとともにこれら
    ２つのｐ領域間に延在し、他方の第２のn+型領域がコレ
    クタシンクを構成するとともに前記第１のn+型領域上に
    位置してこの第１のn+型領域に連結するようにする工程
    と、 NPN低電圧トランジスタのベース領域及びエミッタ領域
    を前記第１のn+型領域の上方に形成し、フォトマスキン
    グ及びエッチング技術により半導体装置の接点領域を形
    成し、金属化及びパターンニング技術により半導体装置
    の構成素子間に相互接続細条を設ける工程と を具えたことを特徴とする半導体装置の製造方法。
  5. 【請求項５】少なくとも１つのバイポーラモード電界効
    果トランジスタを含み縦方向に電流を流す電力段と、制
    御回路とを単一にチップにモノリシック形態で集積化し
    て有する半導体装置を製造するに当り、 多量にドーピングした単結晶珪素のn+型基板上に第１の
    ｎ型エピタキシアル層を成長させる工程と、 この第１のｎ型エピタキシアル層内にバイポーラモード
    電界効果トランジスタのゲート領域と、集積化される制
    御回路構成素子の横方向分離領域とをそれぞれ構成する
    第１及び第２のp+型領域を形成する工程と、 集積化される制御回路のトランジスタの埋込コレクタ層
    及びバイポーラモード電界効果トランジスタのソース領
    域をそれぞれ構成する第１及び第２のn+型領域を形成
    し、第１のn+型領域を前記第２のp+型領域内に位置さ
    せ、第２のn+型領域を前記第１のp+型領域である２つの
    領域間に位置させるとともにこれら２つの領域に連結さ
    せる工程と、 前記のチップの全領域に亘り延在する第２のｎ型エピタ
    キシアル層を成長させる工程と、 酸化、フォトマスキング、イオン注入及びその後の拡散
    技術を用いて前記第２のエピタキシアル層内に追加の第
    １及び第２のp+型領域を形成し、前記追加の第１のp+型
    領域を前記第１のp+型領域のすぐ上に配置してこれらに
    連結させ、前記追加の第２のp+型領域を第２のｎ型エピ
    タキシアル層の表面からこの第２のエピタキシアル層内
    に延在させて前記第２のp+型領域に連結させる工程と、 ２つの追加のn+型領域を形成し、一方の追加のn+型領域
    を前記第２のn+型領域のすぐ上に位置させてこの第２の
    n+型領域に連結し、他方の追加のn+型領域がコレクタシ
    ンクを構成するとともに前記第１のn+型領域上に位置し
    てこの第１のn+型領域（31）に連結するようにする工程
    と、 NPN低電圧トランジスタのベース領域及びエミッタ領域
    を前記第１のn+型領域の上方に形成し、フォトマスキン
    グ及びエッチング技術により半導体装置の接点領域を形
    成し、金属化及びパターンニング技術により半導体装置
    の構成素子間にを相互接続細条を設ける工程と を具えたことを特徴とする半導体装置の製造方法。
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