JP3067732B2 - 半導体装置のアライメント装置及びアライメント方法 - Google Patents
半導体装置のアライメント装置及びアライメント方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 22
- 238000001514 detection method Methods 0.000 claims description 21
- 230000002787 reinforcement Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 45
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 230000001678 irradiating effect Effects 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
-
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- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のアラ
イメント装置及びアライメント方法に係わり、特に、チ
ップに占めるアライメントマークの面積を減少させた半
導体装置、及び、この半導体装置に好適なアライメント
時間を短縮させたアライメント装置に関する。
イメント装置及びアライメント方法に係わり、特に、チ
ップに占めるアライメントマークの面積を減少させた半
導体装置、及び、この半導体装置に好適なアライメント
時間を短縮させたアライメント装置に関する。
【０００２】
【従来の技術】アライメント装置において、異なる下地
に形成したアライメントマークを用いてアライメントす
る場合、例えば、最下層に形成したマークを用いて上層
でアライメントする場合、アライメント光が層間膜を透
過することでアライメント誤差が生じ、その結果、アラ
イメント精度が低下する。
に形成したアライメントマークを用いてアライメントす
る場合、例えば、最下層に形成したマークを用いて上層
でアライメントする場合、アライメント光が層間膜を透
過することでアライメント誤差が生じ、その結果、アラ
イメント精度が低下する。
【０００３】一方、上層で形成したアライメントマーク
を用いてマスクとウエーハとの相対的な位置合わせ、即
ち、アライメントする場合には、各工程で形成されたマ
ークは、夫々累積された誤差を含むから、この場合も、
アライメント誤差が問題になる。そして、一般的には、
アライメントの都度、どの層に形成したマークを用いて
アライメントするのが最適であるかを選択しながらアラ
イメントを行っている。
を用いてマスクとウエーハとの相対的な位置合わせ、即
ち、アライメントする場合には、各工程で形成されたマ
ークは、夫々累積された誤差を含むから、この場合も、
アライメント誤差が問題になる。そして、一般的には、
アライメントの都度、どの層に形成したマークを用いて
アライメントするのが最適であるかを選択しながらアラ
イメントを行っている。
【０００４】この為、より上層でのアライメントは、各
層に形成したアライメントマークの精度を検出して得ら
れたデータを比較し、最良のマークを選択するようにし
ているから、アライメントに多くの時間を費やすという
問題があった。又、従来のアライメントマークは、図５
に示したように、走査方向に（回析格子の距離Ｘ）×
（回析格子の本数）の幅、具体的には１００μｍ以上の
幅を持ち、しかも、複数の下地でのアライメントを行う
から、図５のアライメントマーク２１、２２のように必
然的にかなりの面積を必要とし、この為、半導体集積回
路の高集積化を阻害しているという問題があった。
層に形成したアライメントマークの精度を検出して得ら
れたデータを比較し、最良のマークを選択するようにし
ているから、アライメントに多くの時間を費やすという
問題があった。又、従来のアライメントマークは、図５
に示したように、走査方向に（回析格子の距離Ｘ）×
（回析格子の本数）の幅、具体的には１００μｍ以上の
幅を持ち、しかも、複数の下地でのアライメントを行う
から、図５のアライメントマーク２１、２２のように必
然的にかなりの面積を必要とし、この為、半導体集積回
路の高集積化を阻害しているという問題があった。
【０００５】なおアライメント装置としては、特開昭６
３−２３７５２２、実開昭６４−２５４１３号公報等が
知られているが、上記したような問題点を解決するもの
ではない。
３−２３７５２２、実開昭６４−２５４１３号公報等が
知られているが、上記したような問題点を解決するもの
ではない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、アライメントに要
する時間を短縮した新規な半導体装置のアライメント装
置とそのアライメント方法を提供するものである。
した従来技術の欠点を改良し、特に、アライメントに要
する時間を短縮した新規な半導体装置のアライメント装
置とそのアライメント方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００８】又、本発明に係わるアライメント装置の第
１態様は、第１の層に形成した第１のアライメントマー
クと、前記第１の層と異なる第２の層に形成した第２の
アライメントマークとを備えた半導体装置のアライメン
ト装置において、前記第１のアライメントマークに対す
る第２のアライメントマークの位置座標を求める第１の
検出手段と、前記第１の検出手段が検出した第１のアラ
イメントマークの位置と第２のアライメントマークの位
置とのずれを検出する第２の検出手段と、前記第２の検
出手段が検出したずれの分布が予め定めた所定の値以内
であるか否かを検出する第３の検出手段と、前記第３の
検出手段が前記ずれの分布が予め定めた所定の値以内で
あることを検出した時、前記第２のアライメントマーク
を選択することでアライメントを行うアライメント手段
と、で構成したことを特徴とするものであり、 又、第２
態様は、第１の層に形成した第１のアライメントマーク
と、前記第１の層と異なる第２の層に形成した第２のア
ライメントマークとを備えた半導体装置のアライメント
装置において、前記第１のアライメントマークに対する
第２のアライメントマークの位置座標を求める第１の検
出手段と、前記第１の検出手段が検出した第１のアライ
メントマークの位置と第２のアライメントマークの位置
とのずれを検出する第２の検出手段と、前記第２の検出
手段が検出したずれの分布が予め定めた所定の値以内で
あるか否かを検出する第３の検出手段と、前記第１の検
出手段が検出した位置座標から、第１のアライメントマ
ークの位置に対する第２のアライメントマークの位置の
オフセット等の線形誤差成分を補正し、その残留誤差を
検出する第４の検出手段と、前記第４の検出手段が検出
した残留誤差が予め定めた所定の値以内であるか否かを
検出する第５の検出手段と、前記第３の検出手段が前記
ずれの分布が予め定めた所定の値以内であることを検出
し、且つ、前記第５の検出手段が前記残留誤差が予め定
めた所定の値以内であることを検出した時、前記第２の
アライメントマークを選択することでアライメントを行
うアライメント手段と、で構成したことを特徴とするも
のであり、又、第３態様は、前記第２のアライメントマ
ークは、前記第１のアライメントマークが形成された層
より上の層に形成されているものであることを特徴とす
るものであり、又、第４態様は、前記第１のアライメン
トマークと第２のアライメントマークとが回析格子間の
距離程度に近接して配置されていることを特徴とするも
のである。
１態様は、第１の層に形成した第１のアライメントマー
クと、前記第１の層と異なる第２の層に形成した第２の
アライメントマークとを備えた半導体装置のアライメン
ト装置において、前記第１のアライメントマークに対す
る第２のアライメントマークの位置座標を求める第１の
検出手段と、前記第１の検出手段が検出した第１のアラ
イメントマークの位置と第２のアライメントマークの位
置とのずれを検出する第２の検出手段と、前記第２の検
出手段が検出したずれの分布が予め定めた所定の値以内
であるか否かを検出する第３の検出手段と、前記第３の
検出手段が前記ずれの分布が予め定めた所定の値以内で
あることを検出した時、前記第２のアライメントマーク
を選択することでアライメントを行うアライメント手段
と、で構成したことを特徴とするものであり、 又、第２
態様は、第１の層に形成した第１のアライメントマーク
と、前記第１の層と異なる第２の層に形成した第２のア
ライメントマークとを備えた半導体装置のアライメント
装置において、前記第１のアライメントマークに対する
第２のアライメントマークの位置座標を求める第１の検
出手段と、前記第１の検出手段が検出した第１のアライ
メントマークの位置と第２のアライメントマークの位置
とのずれを検出する第２の検出手段と、前記第２の検出
手段が検出したずれの分布が予め定めた所定の値以内で
あるか否かを検出する第３の検出手段と、前記第１の検
出手段が検出した位置座標から、第１のアライメントマ
ークの位置に対する第２のアライメントマークの位置の
オフセット等の線形誤差成分を補正し、その残留誤差を
検出する第４の検出手段と、前記第４の検出手段が検出
した残留誤差が予め定めた所定の値以内であるか否かを
検出する第５の検出手段と、前記第３の検出手段が前記
ずれの分布が予め定めた所定の値以内であることを検出
し、且つ、前記第５の検出手段が前記残留誤差が予め定
めた所定の値以内であることを検出した時、前記第２の
アライメントマークを選択することでアライメントを行
うアライメント手段と、で構成したことを特徴とするも
のであり、又、第３態様は、前記第２のアライメントマ
ークは、前記第１のアライメントマークが形成された層
より上の層に形成されているものであることを特徴とす
るものであり、又、第４態様は、前記第１のアライメン
トマークと第２のアライメントマークとが回析格子間の
距離程度に近接して配置されていることを特徴とするも
のである。
【０００９】又、本発明に係るアライメント方法の第１
態様は、第１の層に形成した第１のアライメントマーク
と、前記第１の層と異なる第２の層に形成した第２のア
ライメントマークとを備えた半導体装置のアライメント
方法において、前記第１のアライメントマークに対する
第２のアライメントマークの位置座標を求める第１の工
程と、前記第１の工程で検出した第１のアライメントマ
ークの位置と第２のアライメントマークの位置とのずれ
を検出する第２の工程と、前記第２の工程で検出したず
れの分布が予め定めた所定の値以内であるか否かを検出
する第３の工程と、前記第３の工程で前記ずれの分布が
予め定めた所定の値以内であることを検出した時、前記
第２のアライメントマークを選択することでアライメン
トを行う第４の工程と、を含むことを特徴とするもので
あり、又、第２態様は、第１の層に形成した第１のアラ
イメントマークと、前記第１の層と異なる第２の層に形
成した第２のアライメントマークとを備えた半導体装置
のアライメント方法において、前記第１のアライメント
マークに対する第２のアライメントマークの位置座標を
求める第１の工程と、前記第１の工程で検出した第１の
アライメントマークの位置と第２のアライメントマーク
の位置とのずれを検出する第２の工程と、前記第２の工
程で検出したずれの分布が予め定めた所定の値以内であ
るか否かを検出する第３の工程と、前記第１の工程で検
出した位置座標から、第１のアライメントマークの位置
に対する第２のアライメントマークの位置のオフセット
等の線形誤差成分を補正し、その残留誤差を検出する第
４の工程と、前記第４の工程で検出した残留誤差が予め
定めた所定の値以内であるか否かを検出する第５の工程
と、前記第３の工程で前記ずれの分布が予め定めた所定
の値以内であることを検出し、且つ、前記第５の工程で
前記残留誤差が予め定めた所定の値以内であることを検
出した時、前記第２のアライメントマークを選択するこ
とでアライメントを行う第６の工程と、を含むことを特
徴とするものである。
態様は、第１の層に形成した第１のアライメントマーク
と、前記第１の層と異なる第２の層に形成した第２のア
ライメントマークとを備えた半導体装置のアライメント
方法において、前記第１のアライメントマークに対する
第２のアライメントマークの位置座標を求める第１の工
程と、前記第１の工程で検出した第１のアライメントマ
ークの位置と第２のアライメントマークの位置とのずれ
を検出する第２の工程と、前記第２の工程で検出したず
れの分布が予め定めた所定の値以内であるか否かを検出
する第３の工程と、前記第３の工程で前記ずれの分布が
予め定めた所定の値以内であることを検出した時、前記
第２のアライメントマークを選択することでアライメン
トを行う第４の工程と、を含むことを特徴とするもので
あり、又、第２態様は、第１の層に形成した第１のアラ
イメントマークと、前記第１の層と異なる第２の層に形
成した第２のアライメントマークとを備えた半導体装置
のアライメント方法において、前記第１のアライメント
マークに対する第２のアライメントマークの位置座標を
求める第１の工程と、前記第１の工程で検出した第１の
アライメントマークの位置と第２のアライメントマーク
の位置とのずれを検出する第２の工程と、前記第２の工
程で検出したずれの分布が予め定めた所定の値以内であ
るか否かを検出する第３の工程と、前記第１の工程で検
出した位置座標から、第１のアライメントマークの位置
に対する第２のアライメントマークの位置のオフセット
等の線形誤差成分を補正し、その残留誤差を検出する第
４の工程と、前記第４の工程で検出した残留誤差が予め
定めた所定の値以内であるか否かを検出する第５の工程
と、前記第３の工程で前記ずれの分布が予め定めた所定
の値以内であることを検出し、且つ、前記第５の工程で
前記残留誤差が予め定めた所定の値以内であることを検
出した時、前記第２のアライメントマークを選択するこ
とでアライメントを行う第６の工程と、を含むことを特
徴とするものである。
【００１０】
【発明の実施の形態】本発明のアライメント方法による
半導体装置は、第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置におい
て、前記第１のアライメントマークと第２のアライメン
トマークとが回析格子間の距離程度に近接して配置され
ていることを特徴とするものであるから、チップ上でア
ライメントマークが占有する面積が小さくなり、高集積
化が可能になる。
半導体装置は、第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置におい
て、前記第１のアライメントマークと第２のアライメン
トマークとが回析格子間の距離程度に近接して配置され
ていることを特徴とするものであるから、チップ上でア
ライメントマークが占有する面積が小さくなり、高集積
化が可能になる。
【００１１】又、本発明のアライメント装置は、第１の
層に形成した第１のアライメントマークと、前記第１の
層と異なる第２の層に形成した第２のアライメントマー
クとを備えた半導体装置のアライメント装置において、
前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標を求める第１の検出手段と、前記
第１の検出手段が検出した第１のアライメントマークの
位置と第２のアライメントマークの位置とのずれを検出
する第２の検出手段と、前記第２の検出手段が検出した
ずれの分布が予め定めた所定の値以内であるか否かを検
出する第３の検出手段と、前記第３の検出手段が前記ず
れの分布が予め定めた所定の値以内であることを検出し
た時、前記第２のアライメントマークを選択することで
アライメントを行うアライメント手段とで構成したもの
であるから、アライメントマークの選定に多くの時間を
要しない。このため、アライメントに要する時間が短縮
され、生産性が向上する。
層に形成した第１のアライメントマークと、前記第１の
層と異なる第２の層に形成した第２のアライメントマー
クとを備えた半導体装置のアライメント装置において、
前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標を求める第１の検出手段と、前記
第１の検出手段が検出した第１のアライメントマークの
位置と第２のアライメントマークの位置とのずれを検出
する第２の検出手段と、前記第２の検出手段が検出した
ずれの分布が予め定めた所定の値以内であるか否かを検
出する第３の検出手段と、前記第３の検出手段が前記ず
れの分布が予め定めた所定の値以内であることを検出し
た時、前記第２のアライメントマークを選択することで
アライメントを行うアライメント手段とで構成したもの
であるから、アライメントマークの選定に多くの時間を
要しない。このため、アライメントに要する時間が短縮
され、生産性が向上する。
【００１２】
【実施例】以下に、本発明に係わる半導体装置のアライ
メント装置及びアライメント方法の具体例を図面を参照
しながら詳細に説明する。図１（ａ）〜（ｃ）は、本発
明に係わる半導体装置の具体例を示す図であって、これ
らの図には、第１の層５に形成した第１のアライメント
マーク１と、前記第１の層５と異なる第２の層６に形成
した第２のアライメントマーク２とを備えた半導体装置
において、前記第１のアライメントマーク１と第２のア
ライメントマーク２とが回析格子間の距離Ｘ程度に近接
して配置されている半導体装置が示されている。
メント装置及びアライメント方法の具体例を図面を参照
しながら詳細に説明する。図１（ａ）〜（ｃ）は、本発
明に係わる半導体装置の具体例を示す図であって、これ
らの図には、第１の層５に形成した第１のアライメント
マーク１と、前記第１の層５と異なる第２の層６に形成
した第２のアライメントマーク２とを備えた半導体装置
において、前記第１のアライメントマーク１と第２のア
ライメントマーク２とが回析格子間の距離Ｘ程度に近接
して配置されている半導体装置が示されている。
【００１３】又、図２は本発明のアライメント装置の機
能ブロック図であり、図２には、第１の層５に形成した
第１のアライメントマーク１と、前記第１の層５と異な
る第２の層６に形成した第２のアライメントマーク２と
を備えた半導体装置のアライメント装置において、前記
第１のアライメントマーク１に対する第２のアライメン
トマーク２の位置座標を求める第１の検出手段１１と、
前記第１の検出手段１１が検出した第１のアライメント
マーク１の位置と第２のアライメントマーク２の位置と
のずれΔＸを検出する第２の検出手段１２と、前記第２
の検出手段１２が検出したずれΔＸの分布が予め定めた
所定の値以内であるか否かを検出する第３の検出手段１
３と、前記第３の検出手段１３が前記ずれΔＸの分布が
予め定めた所定の値以内であることを検出した時、前記
第２のアライメントマーク２を選択することでアライメ
ントを行う選択アライメント実行手段（アライメント手
段）１４とで構成したことを特徴とするアライメント装
置が示されている。
能ブロック図であり、図２には、第１の層５に形成した
第１のアライメントマーク１と、前記第１の層５と異な
る第２の層６に形成した第２のアライメントマーク２と
を備えた半導体装置のアライメント装置において、前記
第１のアライメントマーク１に対する第２のアライメン
トマーク２の位置座標を求める第１の検出手段１１と、
前記第１の検出手段１１が検出した第１のアライメント
マーク１の位置と第２のアライメントマーク２の位置と
のずれΔＸを検出する第２の検出手段１２と、前記第２
の検出手段１２が検出したずれΔＸの分布が予め定めた
所定の値以内であるか否かを検出する第３の検出手段１
３と、前記第３の検出手段１３が前記ずれΔＸの分布が
予め定めた所定の値以内であることを検出した時、前記
第２のアライメントマーク２を選択することでアライメ
ントを行う選択アライメント実行手段（アライメント手
段）１４とで構成したことを特徴とするアライメント装
置が示されている。
【００１４】更に、第２のアライメント装置の具体例と
して、前記第１のアライメントマーク１に対する第２の
アライメントマーク２の位置座標を求める第１の検出手
段１１と、前記第１の検出手段１１が検出した第１のア
ライメントマーク１の位置と第２のアライメントマーク
２の位置とのずれΔＸを検出する第２の検出手段１２
と、前記第２の検出手段１２が検出したずれΔＸの分布
が予め定めた所定の値以内であるか否かを検出する第３
の検出手段１３と、前記第１の検出手段１１が検出した
位置座標から、第１のアライメントマーク１の位置に対
する第２のアライメントマーク２の位置のオフセット等
の線形誤差成分を補正し、その残留誤差を検出する第４
の検出手段１５と、前記第４の検出手段１５が検出した
残留誤差が予め定めた所定の値以内であるか否かを検出
する第５の検出手段１６と、前記第３の検出手段１３が
前記ずれΔＸの分布が予め定めた所定の値以内であるこ
とを検出し、且つ、前記第５の検出手段１６が前記残留
誤差が予め定めた所定の値以内であることを検出した
時、前記第２のアライメントマーク２を選択することで
アライメントを行うアライメント手段１７とで構成した
アライメント装置も示されている。
して、前記第１のアライメントマーク１に対する第２の
アライメントマーク２の位置座標を求める第１の検出手
段１１と、前記第１の検出手段１１が検出した第１のア
ライメントマーク１の位置と第２のアライメントマーク
２の位置とのずれΔＸを検出する第２の検出手段１２
と、前記第２の検出手段１２が検出したずれΔＸの分布
が予め定めた所定の値以内であるか否かを検出する第３
の検出手段１３と、前記第１の検出手段１１が検出した
位置座標から、第１のアライメントマーク１の位置に対
する第２のアライメントマーク２の位置のオフセット等
の線形誤差成分を補正し、その残留誤差を検出する第４
の検出手段１５と、前記第４の検出手段１５が検出した
残留誤差が予め定めた所定の値以内であるか否かを検出
する第５の検出手段１６と、前記第３の検出手段１３が
前記ずれΔＸの分布が予め定めた所定の値以内であるこ
とを検出し、且つ、前記第５の検出手段１６が前記残留
誤差が予め定めた所定の値以内であることを検出した
時、前記第２のアライメントマーク２を選択することで
アライメントを行うアライメント手段１７とで構成した
アライメント装置も示されている。
【００１５】次に、本発明を更に詳細に説明する。図１
のアライメントマーク（以下、単にマークという）は、
回析格子に単色光を当てながら走査することで、回析光
を検出するタイプのマークであり、このマークがチップ
を形成する夫々の領域７に隣接し、且つ、Ｘ方向とＹ方
向との位置座標の検出を行うために夫々二個所マークＭ
１、Ｍ２が設けられている。
のアライメントマーク（以下、単にマークという）は、
回析格子に単色光を当てながら走査することで、回析光
を検出するタイプのマークであり、このマークがチップ
を形成する夫々の領域７に隣接し、且つ、Ｘ方向とＹ方
向との位置座標の検出を行うために夫々二個所マークＭ
１、Ｍ２が設けられている。
【００１６】そして、第１層のマーク１と、この第１層
の上層に形成されたマーク２とが回析格子の距離Ｘ程度
に近接して配置され、マークＭ１又はＭ２を構成してい
る。第１のマークと第２のマークとは、重ね合わせ誤
差、ステージ移動誤差、レチクル上のマーク位置誤差等
の要因により、ΔＸだけずれると共にばらつく。図１
（ａ）では、第１工程で形成した下層のマーク（白四角
で示した）１が左右両側に配置され、第２工程で形成し
た上層のマーク（黒四角で示した）２がマーク１の間に
形成されているが、第１工程で形成したマーク１と第２
工程で形成したマーク２とが回析格子の距離Ｘ程度に近
接して配置されていれば、これらの配置はどのような配
置でも構わない。
の上層に形成されたマーク２とが回析格子の距離Ｘ程度
に近接して配置され、マークＭ１又はＭ２を構成してい
る。第１のマークと第２のマークとは、重ね合わせ誤
差、ステージ移動誤差、レチクル上のマーク位置誤差等
の要因により、ΔＸだけずれると共にばらつく。図１
（ａ）では、第１工程で形成した下層のマーク（白四角
で示した）１が左右両側に配置され、第２工程で形成し
た上層のマーク（黒四角で示した）２がマーク１の間に
形成されているが、第１工程で形成したマーク１と第２
工程で形成したマーク２とが回析格子の距離Ｘ程度に近
接して配置されていれば、これらの配置はどのような配
置でも構わない。
【００１７】図２は、上記した半導体装置のアライメン
トに好適なアライメント装置の機能ブロック図であり、
このブロック図を参照して本発明のアライメント装置と
そのアライメント方法を説明する。図２において、１１
は第１のアライメントマーク１に対する第２のアライメ
ントマーク２の位置座標を求める第１の検出手段、１２
は前記第１の検出手段１１が検出した第１のアライメン
トマーク１の位置と第２のアライメントマーク２の位置
とのずれΔＸを検出する第２の検出手段である。又、１
３は前記第２の検出手段１２が検出した各マークのずれ
ΔＸの分布が予め定めた所定の値、具体的には、３σ以
内であるか否かを検出する第３の検出手段１３であり、
１４は前記第３の検出手段１３が前記ずれΔＸの分布が
予め定めた所定の値３σ以内であることを検出した時、
前記第２のアライメントマーク２を選択することでアラ
イメントを行うアライメント手段である。
トに好適なアライメント装置の機能ブロック図であり、
このブロック図を参照して本発明のアライメント装置と
そのアライメント方法を説明する。図２において、１１
は第１のアライメントマーク１に対する第２のアライメ
ントマーク２の位置座標を求める第１の検出手段、１２
は前記第１の検出手段１１が検出した第１のアライメン
トマーク１の位置と第２のアライメントマーク２の位置
とのずれΔＸを検出する第２の検出手段である。又、１
３は前記第２の検出手段１２が検出した各マークのずれ
ΔＸの分布が予め定めた所定の値、具体的には、３σ以
内であるか否かを検出する第３の検出手段１３であり、
１４は前記第３の検出手段１３が前記ずれΔＸの分布が
予め定めた所定の値３σ以内であることを検出した時、
前記第２のアライメントマーク２を選択することでアラ
イメントを行うアライメント手段である。
【００１８】なお、第３の検出手段１３が前記ずれΔＸ
の分布が予め定めた所定の値３σ以内であることを検出
しなかった時には、第１のアライメントマーク１を選択
することでアライメントを行うように構成している。こ
のように構成した本発明のアライメント装置では、第１
層のマーク１と第２層のマーク２とを回析格子の距離Ｘ
程度に近接して配置しているため、１回の走査で選択す
べきマークを自動的に選択することができるから、従来
の装置に比べて、短時間にアライメントを終了させるこ
とが可能である。
の分布が予め定めた所定の値３σ以内であることを検出
しなかった時には、第１のアライメントマーク１を選択
することでアライメントを行うように構成している。こ
のように構成した本発明のアライメント装置では、第１
層のマーク１と第２層のマーク２とを回析格子の距離Ｘ
程度に近接して配置しているため、１回の走査で選択す
べきマークを自動的に選択することができるから、従来
の装置に比べて、短時間にアライメントを終了させるこ
とが可能である。
【００１９】この場合、勿論、マーク２の検出信号波形
が良好であることが絶対条件であることは当然である。
次に、本発明の他の具体例を図３、４を参照して説明す
る。図３に示したように、ウエーハ１０の上側のチップ
１０ａの第１のマーク１と第２のマーク２のずれがΔＸ
であり（点線のようにずれ、第２のマークが右方向にず
れている状態）、一方、同じウエーハ１０の反対側であ
る下側のチップ１０ｂの第１のマーク１と第２のマーク
２のずれが−ΔＸである（点線のようにずれ、第２のマ
ークが左方向にずれている状態）ような場合、一般に線
形誤差成分として補正可能であるから、この場合補正後
の残留誤差分を求め、この残留誤差が予め決めた設定値
以内である場合、第２のマーク２を用いてアライメント
を行っても、精度良いアライメントを行うことが出来
る。
が良好であることが絶対条件であることは当然である。
次に、本発明の他の具体例を図３、４を参照して説明す
る。図３に示したように、ウエーハ１０の上側のチップ
１０ａの第１のマーク１と第２のマーク２のずれがΔＸ
であり（点線のようにずれ、第２のマークが右方向にず
れている状態）、一方、同じウエーハ１０の反対側であ
る下側のチップ１０ｂの第１のマーク１と第２のマーク
２のずれが−ΔＸである（点線のようにずれ、第２のマ
ークが左方向にずれている状態）ような場合、一般に線
形誤差成分として補正可能であるから、この場合補正後
の残留誤差分を求め、この残留誤差が予め決めた設定値
以内である場合、第２のマーク２を用いてアライメント
を行っても、精度良いアライメントを行うことが出来
る。
【００２０】図４は、このようなオフセット等の線形誤
差成分を補正してアライメントする場合のアライメント
装置の具体例を示すブロック図である。このアライメン
ト装置は、第１の具体例の装置の手段の他に、前記第１
の検出手段１１が検出した位置座標から、第１のアライ
メントマーク１の位置に対する第２のアライメントマー
ク２の位置のオフセット等の線形誤差成分を補正し、そ
の残留誤差を検出する第４の検出手段１５と、前記第４
の検出手段１５が検出した残留誤差が予め定めた所定の
値（例えば、３σ）以内であるか否かを検出する第５の
検出手段１６と、前記第３の検出手段１３が前記ずれΔ
Ｘの分布が予め定めた所定の値以内であることを検出
し、且つ、前記第５の検出手段１６が前記残留誤差が予
め定めた所定の値以内であることを検出した時、前記第
２のアライメントマーク２を選択することでアライメン
トを行う選択アライメント実行手段（アライメント手
段）１７とで構成している。
差成分を補正してアライメントする場合のアライメント
装置の具体例を示すブロック図である。このアライメン
ト装置は、第１の具体例の装置の手段の他に、前記第１
の検出手段１１が検出した位置座標から、第１のアライ
メントマーク１の位置に対する第２のアライメントマー
ク２の位置のオフセット等の線形誤差成分を補正し、そ
の残留誤差を検出する第４の検出手段１５と、前記第４
の検出手段１５が検出した残留誤差が予め定めた所定の
値（例えば、３σ）以内であるか否かを検出する第５の
検出手段１６と、前記第３の検出手段１３が前記ずれΔ
Ｘの分布が予め定めた所定の値以内であることを検出
し、且つ、前記第５の検出手段１６が前記残留誤差が予
め定めた所定の値以内であることを検出した時、前記第
２のアライメントマーク２を選択することでアライメン
トを行う選択アライメント実行手段（アライメント手
段）１７とで構成している。
【００２１】なお、上記の説明では、上層と下層にそれ
ぞれアライメントマーク１、２を設け、これら２つのマ
ークでアライメントする場合を説明したが、画像処理ア
ライメント等の場合も同様に考えて良い。又、３つ以上
の異なる下地で形成したアライメントマーク群に対して
適用しても良いことは勿論である。
ぞれアライメントマーク１、２を設け、これら２つのマ
ークでアライメントする場合を説明したが、画像処理ア
ライメント等の場合も同様に考えて良い。又、３つ以上
の異なる下地で形成したアライメントマーク群に対して
適用しても良いことは勿論である。
【００２２】
【発明の効果】本発明に係るアライメント装置とその方
法は、上述のように構成したので、アライメント残留誤
差・信号波形強度などから、最適なアライメントマーク
を自動的に選択するため、アライメント精度を向上させ
ることができる。又、異なる下地に形成したアライメン
トマークを近接させて配置しているため、一度での走査
・検知が可能であり、従来例のように異なる下地で形成
したアライメントマークを検知する時間に比較してアラ
イメントに要する時間が大幅に短縮される。
法は、上述のように構成したので、アライメント残留誤
差・信号波形強度などから、最適なアライメントマーク
を自動的に選択するため、アライメント精度を向上させ
ることができる。又、異なる下地に形成したアライメン
トマークを近接させて配置しているため、一度での走査
・検知が可能であり、従来例のように異なる下地で形成
したアライメントマークを検知する時間に比較してアラ
イメントに要する時間が大幅に短縮される。
【００２３】更に、本発明のアライメント方法による半
導体装置によれば、上層のアライメントマークと下層の
アライメントマークとを近接させて配置しているため、
チップに占めるアライメントマーク面積を縮小でき、チ
ップの高集積化が可能となるなど優れた特長を有する。
導体装置によれば、上層のアライメントマークと下層の
アライメントマークとを近接させて配置しているため、
チップに占めるアライメントマーク面積を縮小でき、チ
ップの高集積化が可能となるなど優れた特長を有する。
【図１】本発明に係る半導体装置のアライメントマーク
を説明するための図であり、（ａ）はアライメントマー
クの平面図、（ｂ）はチップとアライメントマークとの
位置関係を示す図、（ｃ）はアライメントマークが異な
る層に形成されている状態を示す断面図である。
を説明するための図であり、（ａ）はアライメントマー
クの平面図、（ｂ）はチップとアライメントマークとの
位置関係を示す図、（ｃ）はアライメントマークが異な
る層に形成されている状態を示す断面図である。
【図２】本発明のアライメント装置の機能ブロック図で
ある。
ある。
【図３】オフセット等の線形誤差成分を説明する図であ
る。
る。
【図４】本発明の他の具体例のアライメント装置の機能
ブロック図である。
ブロック図である。
【図５】従来のアライメントマークを示す図である。
１ 第１のアライメントマーク ２ 第２のアライメントマーク ５ 第１の層 ６ 第２の層 １０ ウエーハ １１ 第１の検出手段 １２ 第２の検出手段 １３ 第３の検出手段 １４、１７ アライメント手段 １５ 第４の検出手段 １６ 第５の検出手段 Ｍ１、Ｍ２ アライメントマーク Ｘ 回析格子の距離 ΔＸ ずれ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/30 ５２２Ｄ
Claims (6)
- 【請求項１】 第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置のアライ
メント装置において、 前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標を求める第１の検出手段と、 前記第１の検出手段が検出した第１のアライメントマー
クの位置と第２のアライメントマークの位置とのずれを
検出する第２の検出手段と、 前記第２の検出手段が検出したずれの分布が予め定めた
所定の値以内であるか否かを検出する第３の検出手段
と、 前記第３の検出手段が前記ずれの分布が予め定めた所定
の値以内であることを検出した時、前記第２のアライメ
ントマークを選択することでアライメントを行うアライ
メント手段と、 で構成したことを特徴とするアライメント装置。 - 【請求項２】 第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置のアライ
メント装置において、 前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標を求める第１の検出手段と、 前記第１の検出手段が検出した第１のアライメントマー
クの位置と第２のアライメントマークの位置とのずれを
検出する第２の検出手段と、 前記第２の検出手段が検出したずれの分布が予め定めた
所定の値以内であるか否かを検出する第３の検出手段
と、 前記第１の検出手段が検出した位置座標から、第１のア
ライメントマークの位置に対する第２のアライメントマ
ークの位置のオフセット等の線形誤差成分を補正し、そ
の残留誤差を検出する第４の検出手段と、 前記第４の検出手段が検出した残留誤差が予め定めた所
定の値以内であるか否 かを検出する第５の検出手段と、 前記第３の検出手段が前記ずれの分布が予め定めた所定
の値以内であることを検出し、且つ、前記第５の検出手
段が前記残留誤差が予め定めた所定の値以内であること
を検出した時、前記第２のアライメントマークを選択す
ることでアライメントを行うアライメント手段と、 で構成したことを特徴とする アライメント装置。 - 【請求項３】 前記第２のアライメントマークは、前記
第１のアライメントマークが形成された層より上の層に
形成されているものであることを特徴とする請求項１又
は２の何れかに記載のアライメント装置。 - 【請求項４】 前記第１のアライメントマークと第２の
アライメントマークとが回析格子間の距離程度に近接し
て配置されていることを特徴とする請求項１乃至３の何
れかに記載のアライメント装置。 - 【請求項５】 第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置のアライ
メント方法において、 前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標を求める第１の工程と、 前記第１の工程で検出した第１のアライメントマークの
位置と第２のアライメントマークの位置とのずれを検出
する第２の工程と、 前記第２の工程で検出したずれの分布が予め定めた所定
の値以内であるか否かを検出する第３の工程と、 前記第３の工程で前記ずれの分布が予め定めた所定の値
以内であることを検出した時、前記第２のアライメント
マークを選択することでアライメントを行う第４の工程
と、 を含むことを特徴とするアライメント方法。 - 【請求項６】 第１の層に形成した第１のアライメント
マークと、前記第１の層と異なる第２の層に形成した第
２のアライメントマークとを備えた半導体装置のアライ
メント方法において、 前記第１のアライメントマークに対する第２のアライメ
ントマークの位置座標 を求める第１の工程と、 前記第１の工程で検出した第１のアライメントマークの
位置と第２のアライメントマークの位置とのずれを検出
する第２の工程と、 前記第２の工程で検出したずれの分布が予め定めた所定
の値以内であるか否かを検出する第３の工程と、 前記第１の工程で検出した位置座標から、第１のアライ
メントマークの位置に対する第２のアライメントマーク
の位置のオフセット等の線形誤差成分を補正し、その残
留誤差を検出する第４の工程と、 前記第４の工程で検出した残留誤差が予め定めた所定の
値以内であるか否かを検出する第５の工程と、 前記第３の工程で前記ずれの分布が予め定めた所定の値
以内であることを検出し、且つ、前記第５の工程で前記
残留誤差が予め定めた所定の値以内であることを検出し
た時、前記第２のアライメントマークを選択することで
アライメントを行う第６の工程と、 を含むことを特徴とするアライメント方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089885A JP3067732B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体装置のアライメント装置及びアライメント方法 |
| US09/285,024 US6271919B1 (en) | 1998-04-02 | 1999-04-01 | Semiconductor device and alignment apparatus and alignment method for same |
| KR1019990011415A KR100319999B1 (ko) | 1998-04-02 | 1999-04-01 | 반도체 장치와 그의 얼라인먼트 장치 및 얼라인먼트 방법 |
| US09/875,879 US20010028457A1 (en) | 1998-04-02 | 2001-06-08 | Semiconductor device and alignment apparatus and alignment method for same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089885A JP3067732B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体装置のアライメント装置及びアライメント方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11288865A JPH11288865A (ja) | 1999-10-19 |
| JP3067732B2 true JP3067732B2 (ja) | 2000-07-24 |
Family
ID=13983223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089885A Expired - Lifetime JP3067732B2 (ja) | 1998-04-02 | 1998-04-02 | 半導体装置のアライメント装置及びアライメント方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6271919B1 (ja) |
| JP (1) | JP3067732B2 (ja) |
| KR (1) | KR100319999B1 (ja) |
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| KR100598091B1 (ko) * | 1999-10-29 | 2006-07-07 | 삼성전자주식회사 | 웨이퍼 척을 갖는 웨이퍼 수리 시스템 |
| US7068833B1 (en) * | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
| KR100373714B1 (ko) * | 2001-05-08 | 2003-02-25 | 아남반도체 주식회사 | 스텝퍼의 얼라이먼트 방법 |
| CN1495540B (zh) | 2002-09-20 | 2010-08-11 | Asml荷兰有限公司 | 利用至少两个波长的光刻系统的对准系统和方法 |
| KR100608350B1 (ko) * | 2002-11-25 | 2006-08-09 | 주식회사 하이닉스반도체 | 오버레이 판독 정확도 개선용 오버레이 버어니어 및 그제조방법 |
| US7351779B2 (en) * | 2005-11-22 | 2008-04-01 | Exxonmobil Chemical Patents Inc. | Polymerization process and reactor system |
| US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
| US8722179B2 (en) * | 2006-12-12 | 2014-05-13 | Asml Netherlands B.V. | Substrate comprising a mark |
| US8627134B2 (en) | 2007-07-13 | 2014-01-07 | SK Hynix Inc. | Semiconductor apparatus and local skew detecting circuit therefor |
| KR100892646B1 (ko) | 2007-07-13 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 로컬 스큐 감지회로 |
| KR20120086073A (ko) | 2011-01-25 | 2012-08-02 | 삼성전자주식회사 | 오버레이 계측 방법 및 그 장치 |
| US8455162B2 (en) | 2011-06-28 | 2013-06-04 | International Business Machines Corporation | Alignment marks for multi-exposure lithography |
| JP2014072313A (ja) * | 2012-09-28 | 2014-04-21 | Toshiba Corp | アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法 |
| JP6218686B2 (ja) * | 2014-07-17 | 2017-10-25 | Ｔｏｗａ株式会社 | 基板切断装置および基板切断方法 |
| JP2017053999A (ja) * | 2015-09-09 | 2017-03-16 | 株式会社東芝 | 半導体装置および検査パターン配置方法 |
| US10461038B1 (en) * | 2018-08-31 | 2019-10-29 | Micron Technology, Inc. | Methods of alignment marking semiconductor wafers, and semiconductor packages having portions of alignment markings |
| CN109816729B (zh) * | 2019-04-02 | 2020-12-29 | 英特尔产品（成都）有限公司 | 用于视觉对准的参考对准图案确定方法和装置 |
| JP7649188B2 (ja) | 2021-04-21 | 2025-03-19 | キヤノン株式会社 | 処理システム、計測装置、基板処理装置及び物品の製造方法 |
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|---|---|---|---|---|
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| JPS6425413A (en) | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Optical aligner |
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| JPH02150013A (ja) | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
| JPH0629183A (ja) | 1992-07-07 | 1994-02-04 | Seiko Epson Corp | 位置合わせ方法、露光装置、半導体装置の製造方法 |
| JP3884098B2 (ja) * | 1996-03-22 | 2007-02-21 | 株式会社東芝 | 露光装置および露光方法 |
-
1998
- 1998-04-02 JP JP10089885A patent/JP3067732B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-01 US US09/285,024 patent/US6271919B1/en not_active Expired - Fee Related
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-
2001
- 2001-06-08 US US09/875,879 patent/US20010028457A1/en not_active Abandoned
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|---|---|
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