JP3065859B2 - 遅延検波回路 - Google Patents
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】この発明はデジタル通信機の復調
回路に用いる遅延検波回路に関するもので、特にデジタ
ルコードレス電話に用いるπ／４シフトＱＰＳＫ復調回
路をＬＳＩ化するのに好適な遅延検波回路に関するもの
である。
回路に用いる遅延検波回路に関するもので、特にデジタ
ルコードレス電話に用いるπ／４シフトＱＰＳＫ復調回
路をＬＳＩ化するのに好適な遅延検波回路に関するもの
である。
【０００２】
【従来の技術】従来、例えば、デジタルコードレス電話
用π／４シフトＱＰＳＫ遅延検波回路については、１９
９２年電子情報通信学会春季大会講演論文集ｐ２ー３４
４、「ディジタルコードレス電話用π／４シフトＱＰＳ
Ｋ遅延検波回路」に開示されるものがあった。開示され
た遅延検波回路では、排他的論理和回路（以下ＥＸ―Ｏ
Ｒ回路と称する）、Ｄ型フリップフロップ回路、アナロ
グ低減炉波器、アナログ／ディジタルコンバータおよび
論理回路から、瞬時位相回路を構成していた。ＥＸ―Ｏ
Ｒ回路とアナログ低減炉波器とを組み合せた位相検出特
性は、０〜πが右上がり、π〜２πが右下がりであるた
め、Ｄ型フリップフロップ回路の出力によって極性を切
り替えて直線の位相検出ができるようにしている。
用π／４シフトＱＰＳＫ遅延検波回路については、１９
９２年電子情報通信学会春季大会講演論文集ｐ２ー３４
４、「ディジタルコードレス電話用π／４シフトＱＰＳ
Ｋ遅延検波回路」に開示されるものがあった。開示され
た遅延検波回路では、排他的論理和回路（以下ＥＸ―Ｏ
Ｒ回路と称する）、Ｄ型フリップフロップ回路、アナロ
グ低減炉波器、アナログ／ディジタルコンバータおよび
論理回路から、瞬時位相回路を構成していた。ＥＸ―Ｏ
Ｒ回路とアナログ低減炉波器とを組み合せた位相検出特
性は、０〜πが右上がり、π〜２πが右下がりであるた
め、Ｄ型フリップフロップ回路の出力によって極性を切
り替えて直線の位相検出ができるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
遅延検波回路では、アナログ低減炉波器およびアナログ
／ディジタルコンバータのＬＳＩ化が極めて難しく、小
さな回路規模で、容易にＬＳＩ化できる回路構成の遅延
検波回路の実現が望まれていた。
遅延検波回路では、アナログ低減炉波器およびアナログ
／ディジタルコンバータのＬＳＩ化が極めて難しく、小
さな回路規模で、容易にＬＳＩ化できる回路構成の遅延
検波回路の実現が望まれていた。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、遅延検波回路にお
いて、第１の変調波信号および基準クロック信号を入力
し、該基準クロック信号に基づき該第１の変調波信号の
周波数を変換して第２の変調波信号を出力する第１の周
波数変換回路と、前記第２の変調波信号および前記基準
クロック信号を入力し、該基準クロック信号に基づいて
生成した互いにπ／２（＝９０゜）だけ位相がずれた同
一周波数の第１および第２のクロック信号を基に、該第
２の変調 波信号の周波数をベースバンド（基底帯域）に
落した第１および第２の変調波情報信号を出力する第２
の周波数変換回路と、前記第１、第２の変調波情報信号
をそれぞれ入力し、該変調波情報信号の持つ情報の平均
値をそれぞれ出力する第１および第２の移動平均フィル
タ回路と、前記第１および第２の移動平均フィルタ回路
の出力信号を入力し、該出力信号から前記第２の変調波
信号の変調情報をディジタル信号の形で出力する第１の
論理回路と、前記第１の論理回路から出力されたディジ
タル信号と前記基準クロック信号とを入力し、該ディジ
タル信号を該基準クロック信号の周波数に基づき所定時
間遅延させた遅延信号と、該ディジタル信号とから、前
記第２の変調波信号の位相差分を計算する位相差分計算
手段とを、備えている。 ここで、前記第２の周波数変換
回路、前記第１、第２の移動平均フィルタ回路、および
第１の論理回路により、瞬時位相検出回路が構成されて
いる。また、前記第１および第２の移動平均フィルタ回
路のそれぞれは、複数段からなり、前記第１、第２の変
調波情報信号を前記基準クロック信号に同期してそれぞ
れ入力して該１段目のデータと該最終段目のデータとを
出力するシフトレジスタと、前記シフトレジスタの１段
目のデータと最終段目のデータとが異なった値のときは
アップカウント信号またはダウンカウント信号を出力
し、該１段目のデータと最終段目のデータとが一致した
ときは該アップカウント信号またはダウンカウント信号
のいずれの信号も出力しない第２の論理回路と、前記ア
ップカウント信号またはダウンカウント信号に基づきカ
ウント動作を行って前記第１、第２の変調波情報信号の
持つ情報の平均値をそれぞれ出力するアップダウンカウ
ンタとを、有している。 第２の発明では、遅延検波回路
において、第１の発明の遅延検波回路と、前記位相差分
計算手段の出力信号および前記基準クロック信号を入力
し、該基準クロック信号の周波数に基づき該出力信号か
らデータクロック信号を再生するクロック再生回路と、
前記位相差分計算手段の出力信号および前記データクロ
ック信号を入力し、該データクロック信号に基づき該出
力信号からデータを再生するデータ再生回路とを、備え
ている。 第３の発明では、第１または第２の発明の遅延
検波回路において、前記第１の 周波数変換回路は、前記
基準クロック信号を入力し、該基準クロック信号を１／
ｎ（但し、ｎは正の整数）分周する１／ｎ分周回路と、
前記１／ｎ分周回路の出力信号および前記第１の変調波
信号を入力し、該出力信号と該第１の変調波信号の排他
的論理和を求めて前記第２の変調波信号を出力する第１
のＥＸ―ＯＲ回路とを、有している。 第４の発明では、
第１または第２の発明の遅延検波回路において、前記第
２の周波数変換回路は、前記基準クロック信号を入力
し、該基準クロック信号を１／ｍ（但し、ｍは正の整
数）分周して前記第１のクロック信号を出力する１／ｍ
分周回路と、前記第１のクロック信号および前記第２の
変調波信号を入力し、該第１のクロック信号と該第２の
変調波信号の排他的論理和を求めて前記第１の変調波情
報信号を出力する第２のＥＸ―ＯＲ回路と、前記第１の
クロック信号を入力し、該第１のクロック信号をπ／２
だけ位相をずらして前記第２のクロック信号を出力する
π／２移相回路と、前記第２のクロック信号および前記
第２の変調波信号を入力し、該第２のクロック信号と該
第２の変調波信号の排他的論理和を求めて前記第２の変
調波情報信号を出力する第３のＥＸ―ＯＲ回路とを、有
している。
に、本発明のうちの第１の発明では、遅延検波回路にお
いて、第１の変調波信号および基準クロック信号を入力
し、該基準クロック信号に基づき該第１の変調波信号の
周波数を変換して第２の変調波信号を出力する第１の周
波数変換回路と、前記第２の変調波信号および前記基準
クロック信号を入力し、該基準クロック信号に基づいて
生成した互いにπ／２（＝９０゜）だけ位相がずれた同
一周波数の第１および第２のクロック信号を基に、該第
２の変調 波信号の周波数をベースバンド（基底帯域）に
落した第１および第２の変調波情報信号を出力する第２
の周波数変換回路と、前記第１、第２の変調波情報信号
をそれぞれ入力し、該変調波情報信号の持つ情報の平均
値をそれぞれ出力する第１および第２の移動平均フィル
タ回路と、前記第１および第２の移動平均フィルタ回路
の出力信号を入力し、該出力信号から前記第２の変調波
信号の変調情報をディジタル信号の形で出力する第１の
論理回路と、前記第１の論理回路から出力されたディジ
タル信号と前記基準クロック信号とを入力し、該ディジ
タル信号を該基準クロック信号の周波数に基づき所定時
間遅延させた遅延信号と、該ディジタル信号とから、前
記第２の変調波信号の位相差分を計算する位相差分計算
手段とを、備えている。 ここで、前記第２の周波数変換
回路、前記第１、第２の移動平均フィルタ回路、および
第１の論理回路により、瞬時位相検出回路が構成されて
いる。また、前記第１および第２の移動平均フィルタ回
路のそれぞれは、複数段からなり、前記第１、第２の変
調波情報信号を前記基準クロック信号に同期してそれぞ
れ入力して該１段目のデータと該最終段目のデータとを
出力するシフトレジスタと、前記シフトレジスタの１段
目のデータと最終段目のデータとが異なった値のときは
アップカウント信号またはダウンカウント信号を出力
し、該１段目のデータと最終段目のデータとが一致した
ときは該アップカウント信号またはダウンカウント信号
のいずれの信号も出力しない第２の論理回路と、前記ア
ップカウント信号またはダウンカウント信号に基づきカ
ウント動作を行って前記第１、第２の変調波情報信号の
持つ情報の平均値をそれぞれ出力するアップダウンカウ
ンタとを、有している。 第２の発明では、遅延検波回路
において、第１の発明の遅延検波回路と、前記位相差分
計算手段の出力信号および前記基準クロック信号を入力
し、該基準クロック信号の周波数に基づき該出力信号か
らデータクロック信号を再生するクロック再生回路と、
前記位相差分計算手段の出力信号および前記データクロ
ック信号を入力し、該データクロック信号に基づき該出
力信号からデータを再生するデータ再生回路とを、備え
ている。 第３の発明では、第１または第２の発明の遅延
検波回路において、前記第１の 周波数変換回路は、前記
基準クロック信号を入力し、該基準クロック信号を１／
ｎ（但し、ｎは正の整数）分周する１／ｎ分周回路と、
前記１／ｎ分周回路の出力信号および前記第１の変調波
信号を入力し、該出力信号と該第１の変調波信号の排他
的論理和を求めて前記第２の変調波信号を出力する第１
のＥＸ―ＯＲ回路とを、有している。 第４の発明では、
第１または第２の発明の遅延検波回路において、前記第
２の周波数変換回路は、前記基準クロック信号を入力
し、該基準クロック信号を１／ｍ（但し、ｍは正の整
数）分周して前記第１のクロック信号を出力する１／ｍ
分周回路と、前記第１のクロック信号および前記第２の
変調波信号を入力し、該第１のクロック信号と該第２の
変調波信号の排他的論理和を求めて前記第１の変調波情
報信号を出力する第２のＥＸ―ＯＲ回路と、前記第１の
クロック信号を入力し、該第１のクロック信号をπ／２
だけ位相をずらして前記第２のクロック信号を出力する
π／２移相回路と、前記第２のクロック信号および前記
第２の変調波信号を入力し、該第２のクロック信号と該
第２の変調波信号の排他的論理和を求めて前記第２の変
調波情報信号を出力する第３のＥＸ―ＯＲ回路とを、有
している。
【０００５】
【作用】本発明によれば、第１の変調波信号が第１の周
波数変換回路に入力されると、該第１の周波数変換回路
では、第１の変調波信号を瞬時位相検出回路が動作する
のに好ましい周波数帯域に変換し、第２の変調波信号を
出力する。瞬時位相検出回路内の第２の周波数変換回路
は、第２の変調波信号を９０°ずらした２つのクロック
信号によって変調波位相成分の情報を有する信号に変換
する。第１および第２の移動平均フィルタ回路は、変調
波の位相成分の一定時間での平均値およびその位相のず
れ方向の情報をディジタル的に出力する。そして、第１
の論理回路により、第１および第２の移動平均フィルタ
回路が生成した変調波の位相成分のディジタル情報が合
体され、位相差分計算手段により、変調波の位相差分が
計算される。その後、必要に応じて、クロック再生回路
でデータクロック信号が再生され、データ再生回路でデ
ータが再生される。
波数変換回路に入力されると、該第１の周波数変換回路
では、第１の変調波信号を瞬時位相検出回路が動作する
のに好ましい周波数帯域に変換し、第２の変調波信号を
出力する。瞬時位相検出回路内の第２の周波数変換回路
は、第２の変調波信号を９０°ずらした２つのクロック
信号によって変調波位相成分の情報を有する信号に変換
する。第１および第２の移動平均フィルタ回路は、変調
波の位相成分の一定時間での平均値およびその位相のず
れ方向の情報をディジタル的に出力する。そして、第１
の論理回路により、第１および第２の移動平均フィルタ
回路が生成した変調波の位相成分のディジタル情報が合
体され、位相差分計算手段により、変調波の位相差分が
計算される。その後、必要に応じて、クロック再生回路
でデータクロック信号が再生され、データ再生回路でデ
ータが再生される。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す遅延検波回路の回
路図である。この遅延検波回路は、周波数ｆ１（例え
ば、１０．８ＭＨｚ）の第１の変調波信号が入力される
変調波入力端子１０１と、発振器１０２とを有してい
る。発振器１０２は、周波数ｆ１よりも十分高く、かつ
データクロック（例えば、３８４ｋＨｚ）のＮ倍（ここ
でＮは正の整数、例えば５０）の周波数ｆ２（例えば、
１９．２ＭＨｚ）を有する基準クロック信号を発生する
ものである。発振器１０２の出力端子は、１／ｎ分周回
路である１／ｎ分周器１０３（ここでｎは正の整数、例
えば２）を介して、２入力の第１のＥＸ―ＯＲ回路１０
４の一方の入力端子に接続されている。ここで、１／ｎ
分周器１０３および第１のＥＸ―ＯＲ回路１０４によ
り、第１の周波数変換回路が構成されている。第１のＥ
Ｘ―ＯＲ回路１０４の他方の入力端子は、入力端子１０
１に接続されている。第１のＥＸ―ＯＲ回路１０４の出
力端子は、瞬時位相検出回路１０５の入力側に接続され
ている。瞬時位相検出回路１０５は、２入力の第２、第
３のＥＸ―ＯＲ回路１０６、１０７、１／ｍ分周回路で
ある１／ｍ分周器１０８（ここでｍは正の整数、例えば
１６）、π／２移相回路であるπ／２移相器１０９、第
１、第２の移動平均フィルタ回路１１０、１１１および
第１の論理回路１１２から構成されている。ここで、第
２、第３のＥＸ―ＯＲ回路１０６、１０７、１／ｍ分周
器１０８、およびπ／２移相器１０９により、第２の周
波数変換回路が構成されている。２入力の第２および第
３のＥＸ―ＯＲ回路１０６、１０７のそれぞれの一方の
入力端子には、第１のＥＸ―ＯＲ回路１０４の出力端子
が接続されている。１／ｍ分周器１０８の入力端子は、
発振器１０２の出力端子に接続されている。第２のＥＸ
―ＯＲ回路１０６の他方の入力端子は、１／ｍ分周器１
０８の出力端子に接続されている。１／ｍ分周器１０８
の出力端子には、π／２移相器１０９の入力端子も接続
されている。第３のＥＸ―ＯＲ回路１０７の他方の入力
端子は、π／２移相器１０９の出力端子に接続されてい
る。
路図である。この遅延検波回路は、周波数ｆ１（例え
ば、１０．８ＭＨｚ）の第１の変調波信号が入力される
変調波入力端子１０１と、発振器１０２とを有してい
る。発振器１０２は、周波数ｆ１よりも十分高く、かつ
データクロック（例えば、３８４ｋＨｚ）のＮ倍（ここ
でＮは正の整数、例えば５０）の周波数ｆ２（例えば、
１９．２ＭＨｚ）を有する基準クロック信号を発生する
ものである。発振器１０２の出力端子は、１／ｎ分周回
路である１／ｎ分周器１０３（ここでｎは正の整数、例
えば２）を介して、２入力の第１のＥＸ―ＯＲ回路１０
４の一方の入力端子に接続されている。ここで、１／ｎ
分周器１０３および第１のＥＸ―ＯＲ回路１０４によ
り、第１の周波数変換回路が構成されている。第１のＥ
Ｘ―ＯＲ回路１０４の他方の入力端子は、入力端子１０
１に接続されている。第１のＥＸ―ＯＲ回路１０４の出
力端子は、瞬時位相検出回路１０５の入力側に接続され
ている。瞬時位相検出回路１０５は、２入力の第２、第
３のＥＸ―ＯＲ回路１０６、１０７、１／ｍ分周回路で
ある１／ｍ分周器１０８（ここでｍは正の整数、例えば
１６）、π／２移相回路であるπ／２移相器１０９、第
１、第２の移動平均フィルタ回路１１０、１１１および
第１の論理回路１１２から構成されている。ここで、第
２、第３のＥＸ―ＯＲ回路１０６、１０７、１／ｍ分周
器１０８、およびπ／２移相器１０９により、第２の周
波数変換回路が構成されている。２入力の第２および第
３のＥＸ―ＯＲ回路１０６、１０７のそれぞれの一方の
入力端子には、第１のＥＸ―ＯＲ回路１０４の出力端子
が接続されている。１／ｍ分周器１０８の入力端子は、
発振器１０２の出力端子に接続されている。第２のＥＸ
―ＯＲ回路１０６の他方の入力端子は、１／ｍ分周器１
０８の出力端子に接続されている。１／ｍ分周器１０８
の出力端子には、π／２移相器１０９の入力端子も接続
されている。第３のＥＸ―ＯＲ回路１０７の他方の入力
端子は、π／２移相器１０９の出力端子に接続されてい
る。
【０００７】第２のＥＸ―ＯＲ回路１０６の出力端子
は、制御端子が発振器１０２の出力端子に接続された第
１の移動平均フィルタ回路１１０の入力端子に接続さ
れ、第３のＥＸ―ＯＲ回路１０７の出力端子は、制御端
子が発振器１０２の出力端子に接続された第２の移動平
均フィルタ回路１１０の入力端子に接続されている。こ
こで、第１および第２の移動平均フィルタ回路１１０、
１１１の回路構成は同一であり、その回路図を図２に示
す。例えば、第１の実施例で用いた移動平均フィルタ回
路１１０は、図２に示されるように、２Ｐ段（ここでＰ
は正の整数）のシフトレジスタ４０５、第２の論理回路
４０６およびアップダウンカウンタ４０７から構成され
ている。移動平均フィルタ回路１１０の入力端子４０１
は、シフトレジスタ４０５の１段目Ａの入力端子に接続
されている。シフトレジスタ４０５のクロック入力端子
は、移動平均フィルタ回路１１０の制御入力端子４０４
を介して発振器１０２に接続されている。シフトレジス
タ４０５の１段目Ａの出力端子および２ Ｐ 段目Ｂの出力
端子は、第２の論理回路４０６の入力端子に接続されて
いる。第２の論理回路４０６のクロック入力端子は、移
動平均フィルタ回路１１０の制御入力端子４０４に接続
されている。第２の論理回路４０６の出力端子は、アッ
プダウンカウンタ４０７の入力端子に接続され、このア
ップダウンカウンタ４０７の出力端子が移動平均フィル
タ回路１１０の出力端子４０８に接続されている。
は、制御端子が発振器１０２の出力端子に接続された第
１の移動平均フィルタ回路１１０の入力端子に接続さ
れ、第３のＥＸ―ＯＲ回路１０７の出力端子は、制御端
子が発振器１０２の出力端子に接続された第２の移動平
均フィルタ回路１１０の入力端子に接続されている。こ
こで、第１および第２の移動平均フィルタ回路１１０、
１１１の回路構成は同一であり、その回路図を図２に示
す。例えば、第１の実施例で用いた移動平均フィルタ回
路１１０は、図２に示されるように、２Ｐ段（ここでＰ
は正の整数）のシフトレジスタ４０５、第２の論理回路
４０６およびアップダウンカウンタ４０７から構成され
ている。移動平均フィルタ回路１１０の入力端子４０１
は、シフトレジスタ４０５の１段目Ａの入力端子に接続
されている。シフトレジスタ４０５のクロック入力端子
は、移動平均フィルタ回路１１０の制御入力端子４０４
を介して発振器１０２に接続されている。シフトレジス
タ４０５の１段目Ａの出力端子および２ Ｐ 段目Ｂの出力
端子は、第２の論理回路４０６の入力端子に接続されて
いる。第２の論理回路４０６のクロック入力端子は、移
動平均フィルタ回路１１０の制御入力端子４０４に接続
されている。第２の論理回路４０６の出力端子は、アッ
プダウンカウンタ４０７の入力端子に接続され、このア
ップダウンカウンタ４０７の出力端子が移動平均フィル
タ回路１１０の出力端子４０８に接続されている。
【０００８】さて、図１に戻って瞬時位相検出回路１０
５の説明を続ける。第１および第２の移動平均フィルタ
回路１１０、１１１の出力端子は、第１の論理回路１１
２の２つの入力端子にそれぞれ接続されている。そし
て、この第１の論理回路１１２の出力が、瞬時位相検出
回路１０５の出力となる。瞬時位相検出回路１０５の出
力端子は、遅延回路１１３の入力端子および位相差分計
算回路１１４の入力端子に接続されている。ここで、遅
延回路１１３および位相差分計算回路１１４により、位
相差分計算手段が構成されている。遅延回路１１３のク
ロック入力端子は、発振器１０２に接続されている。位
相差分計算回路１１４の出力端子は、クロック再生回路
１１６の入力端子に接続されると共に、データ再生回路
１１５の入力端子にも接続されている。クロック再生回
路１１６のクロック入力端子は、発振器１０２に接続さ
れ、データ再生回路１１５のクロック入力端子は、クロ
ック再生回路１１６の出力端子に接続されている。デー
タ再生回路１１５の出力端子およびクロック再生回路１
１６の出力端子は、それぞれ第１の実施例の遅延検波回
路の再生データ出力端子１１７および再生クロック出力
端子１１８に接続されている。
５の説明を続ける。第１および第２の移動平均フィルタ
回路１１０、１１１の出力端子は、第１の論理回路１１
２の２つの入力端子にそれぞれ接続されている。そし
て、この第１の論理回路１１２の出力が、瞬時位相検出
回路１０５の出力となる。瞬時位相検出回路１０５の出
力端子は、遅延回路１１３の入力端子および位相差分計
算回路１１４の入力端子に接続されている。ここで、遅
延回路１１３および位相差分計算回路１１４により、位
相差分計算手段が構成されている。遅延回路１１３のク
ロック入力端子は、発振器１０２に接続されている。位
相差分計算回路１１４の出力端子は、クロック再生回路
１１６の入力端子に接続されると共に、データ再生回路
１１５の入力端子にも接続されている。クロック再生回
路１１６のクロック入力端子は、発振器１０２に接続さ
れ、データ再生回路１１５のクロック入力端子は、クロ
ック再生回路１１６の出力端子に接続されている。デー
タ再生回路１１５の出力端子およびクロック再生回路１
１６の出力端子は、それぞれ第１の実施例の遅延検波回
路の再生データ出力端子１１７および再生クロック出力
端子１１８に接続されている。
【０００９】次に、第１の実施例の遅延検波回路の動作
について説明する。１／ｎ分周器１０３はクロック信号
をｎ分周するため、その出力端子からは周波数ｆ２／ｎ
であるクロック信号が出力される。第１のＥＸ―ＯＲ回
路１０４には周波数ｆ２／ｎのクロック信号と周波数ｆ
１の第１の変調波信号が入力されるため、その出力端子
からは周波数ｆ３＝ｆ１−ｆ２／ｎである第２の変調波
信号が出力される。この様に１／ｎ分周器１０３および
第１のＥＸ―ＯＲ回路１０４は、変調波信号の周波数を
変換するミキサの働きをする。１／ｍ分周器１０８はク
ロック信号をｍ分周するため、その出力端子からは周波
数ｆ２／ｍである第１のクロック信号が出力される。π
／２移相器１０９からは、周波数ｆ２／ｍであるクロッ
ク信号を９０°だけ（π／２だけ）位相をずらした第２
のクロック信号が出力される。従って、第２のＥＸ―Ｏ
Ｒ回路１０６には、周波数ｆ３＝ｆ１−ｆ２／ｎである
変調波信号と周波数ｆ２／ｍであるクロック信号とが入
力され、第３のＥＸ―ＯＲ回路１０７には、周波数ｆ３
＝ｆ１−ｆ２／ｎである変調波信号と周波数ｆ２／ｍで
あり９０°だけ位相がずれたクロック信号とが入力され
る。これら第２および第３のＥＸ―ＯＲ回路１０６、１
０７の出力変調波信号（すなわち、第１および第２の変
調波情報信号）の周波数は、ｆ４＝ｆ１−ｆ２／ｎ−ｆ
２／ｍとなる。
について説明する。１／ｎ分周器１０３はクロック信号
をｎ分周するため、その出力端子からは周波数ｆ２／ｎ
であるクロック信号が出力される。第１のＥＸ―ＯＲ回
路１０４には周波数ｆ２／ｎのクロック信号と周波数ｆ
１の第１の変調波信号が入力されるため、その出力端子
からは周波数ｆ３＝ｆ１−ｆ２／ｎである第２の変調波
信号が出力される。この様に１／ｎ分周器１０３および
第１のＥＸ―ＯＲ回路１０４は、変調波信号の周波数を
変換するミキサの働きをする。１／ｍ分周器１０８はク
ロック信号をｍ分周するため、その出力端子からは周波
数ｆ２／ｍである第１のクロック信号が出力される。π
／２移相器１０９からは、周波数ｆ２／ｍであるクロッ
ク信号を９０°だけ（π／２だけ）位相をずらした第２
のクロック信号が出力される。従って、第２のＥＸ―Ｏ
Ｒ回路１０６には、周波数ｆ３＝ｆ１−ｆ２／ｎである
変調波信号と周波数ｆ２／ｍであるクロック信号とが入
力され、第３のＥＸ―ＯＲ回路１０７には、周波数ｆ３
＝ｆ１−ｆ２／ｎである変調波信号と周波数ｆ２／ｍで
あり９０°だけ位相がずれたクロック信号とが入力され
る。これら第２および第３のＥＸ―ＯＲ回路１０６、１
０７の出力変調波信号（すなわち、第１および第２の変
調波情報信号）の周波数は、ｆ４＝ｆ１−ｆ２／ｎ−ｆ
２／ｍとなる。
【００１０】ここで、周波数ｆ１、ｆ２と分周数ｎ、ｍ
とのあいだには次の関係がある。 ｆ２／ｍ＝ｆ１−ｆ２／ｎ ・・・（１）（１）式 をｆ４に代入するとｆ４＝０となり、第２およ
び第３のＥＸ―ＯＲ回路１０６、１０７から出力される
信号は、変調波信号の変調波周波数をベースバンド（基
底帯域）に落としたベースバンド変調波情報信号とな
る。このベースバンド変調波情報信号は、図２に示す移
動平均フィルタ回路１１０、１１１の入力端子４０１を
介してシフトレジスタ４０５の第１段目Ａの入力端子に
与えられる。シフトレジスタ４０５では、そのクロック
入力端子に入力されたサンプリングクロック信号にした
がってベースバンド変調波情報信号をデータとしてサン
プリングし、１段目Ａに読み込む。そしてシフトレジス
タ４０５では、サンプリングクロック信号が１サイクル
進む毎に読み込んだデータを右側へシフトし、１段目Ａ
に読み込まれたデータは２Ｐー１個のサンプリングクロ
ックによって２Ｐ段目Ｂまでシフトされる。第２の論理
回路４０６は、表１のような動作をする。すなわち、第
２の論理回路４０６は、シフトレジスタ４０５の１段目
Ａに読み込まれたデータと２Ｐ段目Ｂに読み込まれたデ
ータとによって、サンプリングクロックに同期してアッ
プカウント信号、ダウンカウント信号およびいずれの信
号も出力しないという動作を行う。アップダウンカウン
タ４０７では、第２の論理回路４０６からの信号がアッ
プカウント信号の場合は１だけカウントアップし、ダウ
ンカウント信号の場合は１だけカウントダウンする。
とのあいだには次の関係がある。 ｆ２／ｍ＝ｆ１−ｆ２／ｎ ・・・（１）（１）式 をｆ４に代入するとｆ４＝０となり、第２およ
び第３のＥＸ―ＯＲ回路１０６、１０７から出力される
信号は、変調波信号の変調波周波数をベースバンド（基
底帯域）に落としたベースバンド変調波情報信号とな
る。このベースバンド変調波情報信号は、図２に示す移
動平均フィルタ回路１１０、１１１の入力端子４０１を
介してシフトレジスタ４０５の第１段目Ａの入力端子に
与えられる。シフトレジスタ４０５では、そのクロック
入力端子に入力されたサンプリングクロック信号にした
がってベースバンド変調波情報信号をデータとしてサン
プリングし、１段目Ａに読み込む。そしてシフトレジス
タ４０５では、サンプリングクロック信号が１サイクル
進む毎に読み込んだデータを右側へシフトし、１段目Ａ
に読み込まれたデータは２Ｐー１個のサンプリングクロ
ックによって２Ｐ段目Ｂまでシフトされる。第２の論理
回路４０６は、表１のような動作をする。すなわち、第
２の論理回路４０６は、シフトレジスタ４０５の１段目
Ａに読み込まれたデータと２Ｐ段目Ｂに読み込まれたデ
ータとによって、サンプリングクロックに同期してアッ
プカウント信号、ダウンカウント信号およびいずれの信
号も出力しないという動作を行う。アップダウンカウン
タ４０７では、第２の論理回路４０６からの信号がアッ
プカウント信号の場合は１だけカウントアップし、ダウ
ンカウント信号の場合は１だけカウントダウンする。
【００１１】
【表１】 アップダウンカウンタ４０７の出力信号、すなわち移動
平均フィルタ回路１１０，１１１の出力信号は、互いに
９０°だけ位相をずらしたクロック信号と変調波信号と
の排他的論理和をとった信号から生成されているため、
これらは変調波の位相差成分の一定時間での平均値およ
びその位相差のずれ方向の情報をディジタル的に現した
信号である。第１の論理回路１１２では、位相差成分の
一定時間での平均値およびその位相差のずれ方向のディ
ジタル情報を組み合わせて、１つの変調波の変調ディジ
タル情報として出力する。第１の論理回路１１２の出力
信号は、第２の遅延回路１１３と位相差分計算回路１１
４に入力される。第２の遅延回路１１３では、発振器１
０２で生成された基準クロック信号をもとに第１の論理
回路１１２の出力信号をシンボルレート分（本実施例で
はデータ速度の１／２倍）だけ遅延させて位相差分計算
回路１１４に入力する。位相差分計算回路１１４におい
て、第１の論理回路１１２の出力信号と第２の遅延回路
１１３の出力信号との差をとることにより遅延検波が行
われる。この遅延検波出力信号である位相差分計算回路
１１４の出力信号は、データ再生回路１１５およびクロ
ック再生回路１１６に入力される。クロック再生回路１
１６では、発振器１０２で生成された基準クロック信号
をもとに遅延検波出力信号からデータクロック信号を再
生する。この再生されたデータクロック信号は、再生ク
ロック出力端子１１８から出力されると共にデータ再生
回路１１５にも入力される。データ再生回路１１５で
は、遅延検波出力およびクロック再生回路１１６で生成
された再生クロック出力信号をもとにデータを再生し、
再生データ出力端子１１７から出力する。
平均フィルタ回路１１０，１１１の出力信号は、互いに
９０°だけ位相をずらしたクロック信号と変調波信号と
の排他的論理和をとった信号から生成されているため、
これらは変調波の位相差成分の一定時間での平均値およ
びその位相差のずれ方向の情報をディジタル的に現した
信号である。第１の論理回路１１２では、位相差成分の
一定時間での平均値およびその位相差のずれ方向のディ
ジタル情報を組み合わせて、１つの変調波の変調ディジ
タル情報として出力する。第１の論理回路１１２の出力
信号は、第２の遅延回路１１３と位相差分計算回路１１
４に入力される。第２の遅延回路１１３では、発振器１
０２で生成された基準クロック信号をもとに第１の論理
回路１１２の出力信号をシンボルレート分（本実施例で
はデータ速度の１／２倍）だけ遅延させて位相差分計算
回路１１４に入力する。位相差分計算回路１１４におい
て、第１の論理回路１１２の出力信号と第２の遅延回路
１１３の出力信号との差をとることにより遅延検波が行
われる。この遅延検波出力信号である位相差分計算回路
１１４の出力信号は、データ再生回路１１５およびクロ
ック再生回路１１６に入力される。クロック再生回路１
１６では、発振器１０２で生成された基準クロック信号
をもとに遅延検波出力信号からデータクロック信号を再
生する。この再生されたデータクロック信号は、再生ク
ロック出力端子１１８から出力されると共にデータ再生
回路１１５にも入力される。データ再生回路１１５で
は、遅延検波出力およびクロック再生回路１１６で生成
された再生クロック出力信号をもとにデータを再生し、
再生データ出力端子１１７から出力する。
【００１２】以上詳細に説明したように、第１の実施例
の遅延検波回路によれば、１／ｎ分周器１０３およびＥ
Ｘ―ＯＲ回路１０４からなる第１の周波数変換回路を用
いて入力される変調周波数をディジタル瞬時位相検出可
能な周波数帯に落とし、かつ、この第１の周波数変換回
路と瞬時位相検出回路１０５とを同一の発振器１０２か
らの基準クロック信号を用いた事により、変調波入力周
波数が比較的高い場合でも遅延検波回路をアナログ回路
を用いずに構成することができる。さらに、従来必要と
されていた、アナログ低減炉波器およびアナログ／ディ
ジタルコンバータ等を用いず全てをディジタル回路のみ
で遅延検波回路を構成できるため、回路規模が小さく、
ＬＳＩ化に極めて適している。なお、第１の実施例で
は、遅延回路１１３とクロック再生回路１１６は、発振
器１０２で生成された周波数ｆ２の基準クロック信号で
動作させている。例として、データクロックの周波数
（データ速度）が３８４ｋＨｚで入力される変調波信号
の周波数ｆ１＝１０．８ＭＨｚの場合を考えてみる。瞬
時位相検出回路１０５に入力される信号の周波数ｆ２は
１．２ＭＨｚ程度が好ましいので、これらを考慮すると
ｆ２＝Ｎ（＝５０）×３８４ｋＨｚ＝１９．２ＭＨｚ、
ｍ＝１６、ｎ＝２で（１）式すなわちｆ２／ｍ＝ｆ１−
ｆ２／ｎを満たす事ができる。ところが、入力される変
調波周波数ｆ１＝１０．７ＭＨｚの場合には、ｍ＝１
６、ｎ＝２で（１）式を満たす為には，瞬時位相検出回
路１０５に入力される信号の周波数ｆ２＝１９．０２２
２ＭＨｚとなり、データ速度（３８４ｋＨｚ）の整数倍
とはならない。データ速度の整数倍にｆ２がならない
と、遅延回路１１３での遅延がシンボルレート分（デー
タ速度の１／２倍）であるため基準クロック信号が使え
ず、クロック再生回路１１６でのクロック抽出も難しく
なり、瞬時位相検出回路１０５以後の処理が難しくな
る。
の遅延検波回路によれば、１／ｎ分周器１０３およびＥ
Ｘ―ＯＲ回路１０４からなる第１の周波数変換回路を用
いて入力される変調周波数をディジタル瞬時位相検出可
能な周波数帯に落とし、かつ、この第１の周波数変換回
路と瞬時位相検出回路１０５とを同一の発振器１０２か
らの基準クロック信号を用いた事により、変調波入力周
波数が比較的高い場合でも遅延検波回路をアナログ回路
を用いずに構成することができる。さらに、従来必要と
されていた、アナログ低減炉波器およびアナログ／ディ
ジタルコンバータ等を用いず全てをディジタル回路のみ
で遅延検波回路を構成できるため、回路規模が小さく、
ＬＳＩ化に極めて適している。なお、第１の実施例で
は、遅延回路１１３とクロック再生回路１１６は、発振
器１０２で生成された周波数ｆ２の基準クロック信号で
動作させている。例として、データクロックの周波数
（データ速度）が３８４ｋＨｚで入力される変調波信号
の周波数ｆ１＝１０．８ＭＨｚの場合を考えてみる。瞬
時位相検出回路１０５に入力される信号の周波数ｆ２は
１．２ＭＨｚ程度が好ましいので、これらを考慮すると
ｆ２＝Ｎ（＝５０）×３８４ｋＨｚ＝１９．２ＭＨｚ、
ｍ＝１６、ｎ＝２で（１）式すなわちｆ２／ｍ＝ｆ１−
ｆ２／ｎを満たす事ができる。ところが、入力される変
調波周波数ｆ１＝１０．７ＭＨｚの場合には、ｍ＝１
６、ｎ＝２で（１）式を満たす為には，瞬時位相検出回
路１０５に入力される信号の周波数ｆ２＝１９．０２２
２ＭＨｚとなり、データ速度（３８４ｋＨｚ）の整数倍
とはならない。データ速度の整数倍にｆ２がならない
と、遅延回路１１３での遅延がシンボルレート分（デー
タ速度の１／２倍）であるため基準クロック信号が使え
ず、クロック再生回路１１６でのクロック抽出も難しく
なり、瞬時位相検出回路１０５以後の処理が難しくな
る。
【００１３】ここで、この問題点を解決することができ
る第２の実施例の遅延検波回路を図３に示す。第２の実施例 図３は、本発明の第２の実施例を示す遅延検波回路の回
路図である。 なお、図３においては、図１と同一部分に
は同一符号を付してその説明を省略する。１０．７ＭＨ
ｚの変調波入力信号を考えると、前述したように第１の
実施例の発振器１０２に相当する第１の発振器２０２の
出力する第１のクロック信号の周波数ｆ２’は１９．０
２２２ＭＨｚとなり、データクロック（３８４ｋＨｚ）
の整数倍とはならない。よって第２の実施例では第２の
発振器２１９を設け、これを例えばｆ５＝１９．２ＭＨ
ｚ（Ｎ＝５０）の周波数の第２のクロック信号を出力す
るものとする。第１の発振器２０２の出力端子は１／ｎ
分周器１０３、１／ｍ分周器１０８にのみ接続される。
一方、第２の発振器２１９の出力端子は第２の遅延回路
１１３、クロック再生回路１１６に接続される。さら
に、第２の実施例の遅延検波回路では、瞬時位相検出回
路１０５の出力端子と第２の遅延回路１１３および位相
差分計算回路１１４の入力端子との間に、サンプリング
回路２２０が設けられている。このサンプリング回路２
２０は、第２の発振器２１９の出力する第２のクロック
信号をｋ分周する１／ｋ分周回路２２１の出力信号によ
って制御される。
る第２の実施例の遅延検波回路を図３に示す。第２の実施例 図３は、本発明の第２の実施例を示す遅延検波回路の回
路図である。 なお、図３においては、図１と同一部分に
は同一符号を付してその説明を省略する。１０．７ＭＨ
ｚの変調波入力信号を考えると、前述したように第１の
実施例の発振器１０２に相当する第１の発振器２０２の
出力する第１のクロック信号の周波数ｆ２’は１９．０
２２２ＭＨｚとなり、データクロック（３８４ｋＨｚ）
の整数倍とはならない。よって第２の実施例では第２の
発振器２１９を設け、これを例えばｆ５＝１９．２ＭＨ
ｚ（Ｎ＝５０）の周波数の第２のクロック信号を出力す
るものとする。第１の発振器２０２の出力端子は１／ｎ
分周器１０３、１／ｍ分周器１０８にのみ接続される。
一方、第２の発振器２１９の出力端子は第２の遅延回路
１１３、クロック再生回路１１６に接続される。さら
に、第２の実施例の遅延検波回路では、瞬時位相検出回
路１０５の出力端子と第２の遅延回路１１３および位相
差分計算回路１１４の入力端子との間に、サンプリング
回路２２０が設けられている。このサンプリング回路２
２０は、第２の発振器２１９の出力する第２のクロック
信号をｋ分周する１／ｋ分周回路２２１の出力信号によ
って制御される。
【００１４】次に、第２の実施例の遅延検波回路の動作
について説明する。瞬時位相検出回路１０５の出力まで
は第１の実施例の遅延検波回路の動作と同様であるため
説明を省略し、サンプリング回路２２０の動作を中心に
説明する。瞬時位相検出回路１０５の出力信号は、周波
数ｆ２’の第１のクロック信号を基準として生成されて
いたが、それ以後の処理は周波数ｆ３の第２のクロック
信号を基準として動作しており、非同期となってしま
う。そこで、第２のクロック信号を１／ｋ分周回路２２
１でｋ分周させた信号によってサンプリング回路２２０
を動作させる。このサンプリング回路２２０によって瞬
時位相検出回路１０５の出力信号は、第１のクロック信
号とは非同期でかつ第２のクロック信号と同期したタイ
ミングでサンプリングが行われる。この後の動作につい
ては第１の実施例と同様なため、その説明は省略する。
ここで、瞬時位相検出回路１０５の出力信号は、移動平
均フィルタ回路１１０、１１１により高周波成分が除去
されており、出力サンプリングレートに対してデータ存
在周波数帯域は非常に小さい。したがって、サンプリン
グ回路２２０によって非同期でサンプリングしても、折
り返し現象によるデータ品質劣化はほとんど無い。
について説明する。瞬時位相検出回路１０５の出力まで
は第１の実施例の遅延検波回路の動作と同様であるため
説明を省略し、サンプリング回路２２０の動作を中心に
説明する。瞬時位相検出回路１０５の出力信号は、周波
数ｆ２’の第１のクロック信号を基準として生成されて
いたが、それ以後の処理は周波数ｆ３の第２のクロック
信号を基準として動作しており、非同期となってしま
う。そこで、第２のクロック信号を１／ｋ分周回路２２
１でｋ分周させた信号によってサンプリング回路２２０
を動作させる。このサンプリング回路２２０によって瞬
時位相検出回路１０５の出力信号は、第１のクロック信
号とは非同期でかつ第２のクロック信号と同期したタイ
ミングでサンプリングが行われる。この後の動作につい
ては第１の実施例と同様なため、その説明は省略する。
ここで、瞬時位相検出回路１０５の出力信号は、移動平
均フィルタ回路１１０、１１１により高周波成分が除去
されており、出力サンプリングレートに対してデータ存
在周波数帯域は非常に小さい。したがって、サンプリン
グ回路２２０によって非同期でサンプリングしても、折
り返し現象によるデータ品質劣化はほとんど無い。
【００１５】このように、第２の実施例の遅延検波回路
によれば、第１の実施例の効果に加えて、入力される変
調波信号の周波数がデータ速度の整数倍でなくてもデー
タクロック信号およびデータ出力を容易に再生すること
が可能である。なお、本発明は上述した実施例に限られ
ず種々の変形が可能である。例えば、上述の実施例で
は、移動平均フィルタ回路１１０、１１１として図２に
示すものを用いたが、これに代えて図４に示すような他
の移動平均フィルタ回路を用いることができる。図４は
他の移動平均フィルタ回路を示す回路図であり、図２に
示す移動平均フィルタ回路に論理回路４０９および４１
０を加えたものである。論理回路４０９は、アップダウ
ンカウンタ４０７の値全てが１であるとき第１の信号
を、アップダウンカウンタ４０７の値全てが０であると
き第２の信号を出力する。論理回路４１０では、論理回
路４０９から第１の信号が出力されたとき、論理回路４
０６のアップカウント信号をアップダウンカウンタ４０
７へ出力するのを中止し、論理回路４０９から第２の信
号が出力されたとき、論理回路４０６のダウンカウント
信号をアップダウンカウンタ４０７へ出力するのを中止
する。このような構成により、雑音等により移動平均フ
ィルタ回路が誤った値を出力するのを防止する。
によれば、第１の実施例の効果に加えて、入力される変
調波信号の周波数がデータ速度の整数倍でなくてもデー
タクロック信号およびデータ出力を容易に再生すること
が可能である。なお、本発明は上述した実施例に限られ
ず種々の変形が可能である。例えば、上述の実施例で
は、移動平均フィルタ回路１１０、１１１として図２に
示すものを用いたが、これに代えて図４に示すような他
の移動平均フィルタ回路を用いることができる。図４は
他の移動平均フィルタ回路を示す回路図であり、図２に
示す移動平均フィルタ回路に論理回路４０９および４１
０を加えたものである。論理回路４０９は、アップダウ
ンカウンタ４０７の値全てが１であるとき第１の信号
を、アップダウンカウンタ４０７の値全てが０であると
き第２の信号を出力する。論理回路４１０では、論理回
路４０９から第１の信号が出力されたとき、論理回路４
０６のアップカウント信号をアップダウンカウンタ４０
７へ出力するのを中止し、論理回路４０９から第２の信
号が出力されたとき、論理回路４０６のダウンカウント
信号をアップダウンカウンタ４０７へ出力するのを中止
する。このような構成により、雑音等により移動平均フ
ィルタ回路が誤った値を出力するのを防止する。
【００１６】
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、第１の周波数変換回路を用いて入力さ
れる変調周波数をディジタル瞬時位相検出可能な周波数
帯に落し、かつ、この第１の周波数変換回路と、第２の
周波数変換回路、第１、第２の移動平均フィルタ回路お
よび第１の論理回路によって構成される瞬時位相検出回
路とを、同一の基準クロック信号を用いた事により、変
調波入力周波数が比較的高い場合でも、遅延検波回路を
アナログ回路を用いずに構成することができる。さら
に、従来必要とされていた、アナログ低減炉波器および
アナログ／ディジタルコンバータ等を用いず全てをディ
ジタル回路のみで遅延検波回路を構成できるため、回路
規模が小さく、ＬＳＩ化に極めて適している。
の発明によれば、第１の周波数変換回路を用いて入力さ
れる変調周波数をディジタル瞬時位相検出可能な周波数
帯に落し、かつ、この第１の周波数変換回路と、第２の
周波数変換回路、第１、第２の移動平均フィルタ回路お
よび第１の論理回路によって構成される瞬時位相検出回
路とを、同一の基準クロック信号を用いた事により、変
調波入力周波数が比較的高い場合でも、遅延検波回路を
アナログ回路を用いずに構成することができる。さら
に、従来必要とされていた、アナログ低減炉波器および
アナログ／ディジタルコンバータ等を用いず全てをディ
ジタル回路のみで遅延検波回路を構成できるため、回路
規模が小さく、ＬＳＩ化に極めて適している。
【図１】本発明の第１の実施例の遅延検波回路の回路図
【図２】本発明の第１の実施例の移動平均フィルタ回路
の回路図
の回路図
【図３】本発明の第２の実施例の遅延検波回路の回路図
【図４】本発明の他の移動平均フィルタ回路の回路図
１０１ 変調波入力端子 １０２ 発振器 １０３ １／ｎ分周器 １０４ 第１のＥＸーＯＲ回路 １０５ 瞬時位相検出回路 １０６ 第２のＥＸーＯＲ回路 １０７ 第３のＥＸーＯＲ回路 １０８ １／ｍ分周器 １０９ π／２移相器 １１２ 第１の論理回路 １１０、１１１ 移動平均フィルタ回路 １１３ 遅延回路 １１４ 位相差分計算回路 １１５ データ再生回路 １１６ クロック再生回路 １１７ 再生データ出力端子 １１８ 再生クロック出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 精三 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 占部 健三 東京都港区虎ノ門二丁目３番13号 国際 電気株式会社内 (56)参考文献 特開 平４−315342（ＪＰ，Ａ) 特開 昭55−27799（ＪＰ，Ａ) 特開 昭59−102167（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (4)
- 【請求項１】 第１の変調波信号および基準クロック信
号を入力し、該基準クロック信号に基づき該第１の変調
波信号の周波数を変換して第２の変調波信号を出力する
第１の周波数変換回路と、 前記第２の変調波信号および前記基準クロック信号を入
力し、該基準クロック信号に基づいて生成した互いにπ
／２だけ位相がずれた同一周波数の第１および第２のク
ロック信号を基に、該第２の変調波信号の周波数をベー
スバンドに落した第１および第２の変調波情報信号を出
力する第２の周波数変換回路と、 前記第１、第２の変調波情報信号をそれぞれ入力し、該
変調波情報信号の持つ情報の平均値をそれぞれ出力する
第１および第２の移動平均フィルタ回路と、 前記第１および第２の移動平均フィルタ回路の出力信号
を入力し、該出力信号から前記第２の変調波信号の変調
情報をディジタル信号の形で出力する第１の論理回路
と、 前記第１の論理回路から出力されたディジタル信号と前
記基準クロック信号とを入力し、該ディジタル信号を該
基準クロック信号の周波数に基づき所定時間遅延させた
遅延信号と、該ディジタル信号とから、前記第２の変調
波信号の位相差分を計算する位相差分計算手段とを備
え、 前記第１および第２の移動平均フィルタ回路のそれぞれ
は、 複数段からなり、前記第１、第２の変調波情報信号を前
記基準クロック信号に同期してそれぞれ入力して該１段
目のデータと該最終段目のデータとを出力するシフトレ
ジスタと、 前記シフトレジスタの１段目のデータと最終段目のデー
タとが異なった値のときはアップカウント信号またはダ
ウンカウント信号を出力し、該１段目のデータと最終段
目のデータとが一致したときは該アップカウント信号ま
たはダウンカウント信号のいずれの信号も出力しない第
２の論理回路と、 前記アップカウント信号またはダウンカウント信号に基
づきカウント動作を行って前記第１、第２の変調波情報
信号の持つ情報の平均値をそれぞれ出力するア ップダウ
ンカウンタとを、有することを特徴とする遅延検波回
路。 - 【請求項２】 請求項１記載の遅延検波回路と、 前記位相差分計算手段の出力信号および前記基準クロッ
ク信号を入力し、該基準クロック信号の周波数に基づき
該出力信号からデータクロック信号を再生するクロック
再生回路と、 前記位相差分計算手段の出力信号および前記データクロ
ック信号を入力し、該データクロック信号に基づき該出
力信号からデータを再生するデータ再生回路とを、備え
たことを特徴とする遅延検波回路。 - 【請求項３】 前記第１の周波数変換回路は、 前記基準クロック信号を入力し、該基準クロック信号を
１／ｎ（但し、ｎは正の整数）分周する１／ｎ分周回路
と、 前記１／ｎ分周回路の出力信号および前記第１の変調波
信号を入力し、該出力信号と該第１の変調波信号の排他
的論理和を求めて前記第２の変調波信号を出力する第１
の排他的論理和回路とを、有する請求項１または２記載
の遅延検波回路。 - 【請求項４】 前記第２の周波数変換回路は、 前記基準クロック信号を入力し、該基準クロック信号を
１／ｍ（但し、ｍは正の整数）分周して前記第１のクロ
ック信号を出力する１／ｍ分周回路と、 前記第１のクロック信号および前記第２の変調波信号を
入力し、該第１のクロック信号と該第２の変調波信号の
排他的論理和を求めて前記第１の変調波情報信号を出力
する第２の排他的論理和回路と、 前記第１のクロック信号を入力し、該第１のクロック信
号をπ／２だけ位相をずらして前記第２のクロック信号
を出力するπ／２移相回路と、 前記第２のクロック信号および前記第２の変調波信号を
入力し、該第２のクロック信号と該第２の変調波信号の
排他的論理和を求めて前記第２の変調波情報信号を出力
する第３の排他的論理和回路とを、有する請求項１また
は２記載の遅延検波回路。
Priority Applications (1)
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|---|---|---|---|
| JP5221343A JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221343A JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779269A JPH0779269A (ja) | 1995-03-20 |
| JP3065859B2 true JP3065859B2 (ja) | 2000-07-17 |
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ID=16765321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221343A Expired - Fee Related JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
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|---|---|
| JP (1) | JP3065859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568878B1 (ko) * | 2005-05-16 | 2006-04-10 | 선용재 | 장식장용 지지대와 그 조립방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3070442B2 (ja) * | 1995-05-24 | 2000-07-31 | 日本電気株式会社 | ディジタル変復調回路 |
-
1993
- 1993-09-06 JP JP5221343A patent/JP3065859B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100568878B1 (ko) * | 2005-05-16 | 2006-04-10 | 선용재 | 장식장용 지지대와 그 조립방법 |
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| Publication number | Publication date |
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| JPH0779269A (ja) | 1995-03-20 |
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