JP3018710B2 - Ｃｃｄ遅延線装置 - Google Patents
Ｃｃｄ遅延線装置Info
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電荷転送装置、特に複
数個の電荷転送素子を有する信号処理用ＣＣＤ遅延線や
ＣＣＤ固体撮像装置に用いて好適なものである。
数個の電荷転送素子を有する信号処理用ＣＣＤ遅延線や
ＣＣＤ固体撮像装置に用いて好適なものである。
【０００２】
【従来の技術】一般に、ＣＣＤは、光を信号電荷に変換
して、感光蓄積と転送ができるため、自己走査型撮像デ
バイスに適しているほか、アナログ信号処理の分野での
応用が盛んになってきている。
して、感光蓄積と転送ができるため、自己走査型撮像デ
バイスに適しているほか、アナログ信号処理の分野での
応用が盛んになってきている。
【０００３】即ち、ＣＣＤを用いると、低コストで消費
電力も少なく、用途によっては一般的なデジタル技術を
用いるより特性の良いものが得られるからであり、通常
のデジタル・フィルタに比べると、ＣＣＤは、Ａ／Ｄ変
換器、Ｄ／Ａ変換器が不用であることと、部品点数が大
幅に減少することでコストの低廉化が期待できる。
電力も少なく、用途によっては一般的なデジタル技術を
用いるより特性の良いものが得られるからであり、通常
のデジタル・フィルタに比べると、ＣＣＤは、Ａ／Ｄ変
換器、Ｄ／Ａ変換器が不用であることと、部品点数が大
幅に減少することでコストの低廉化が期待できる。
【０００４】特に、ＣＣＤの遅延線は、入力信号を各ク
ロック・サイクル毎にサンプルができるので、信号帯域
幅はｆｃ／２が得られる。また、クロック周波数を変化
させて、電気的可変遅延線とすることができる。このＣ
ＣＤ遅延線は、現在、オーディオやビデオの信号の遅延
処理に用いられ、ＶＴＲ用ジッタ補正装置やＴＶ受信の
ゴースト消去にも応用が進められている。
ロック・サイクル毎にサンプルができるので、信号帯域
幅はｆｃ／２が得られる。また、クロック周波数を変化
させて、電気的可変遅延線とすることができる。このＣ
ＣＤ遅延線は、現在、オーディオやビデオの信号の遅延
処理に用いられ、ＶＴＲ用ジッタ補正装置やＴＶ受信の
ゴースト消去にも応用が進められている。
【０００５】
【発明が解決しようとする課題】ところで、上記ＣＣＤ
遅延線の出力信号波形としては、図５に示すように、プ
リチャージ成分（ＤＣ成分）Ｓｐと信号成分Ｓｓが存在
する。この場合、ＣＣＤ遅延線を構成する電荷転送素子
が１個の場合は、後段の信号処理回路で扱う信号が１種
類であることから問題はないが、電荷転送素子が複数存
在する場合、各電荷転送素子間の出力信号、特にプリチ
ャージ成分Ｓｐにばらつきが生じる。この現象を一般に
ＤＣ段差と称している。
遅延線の出力信号波形としては、図５に示すように、プ
リチャージ成分（ＤＣ成分）Ｓｐと信号成分Ｓｓが存在
する。この場合、ＣＣＤ遅延線を構成する電荷転送素子
が１個の場合は、後段の信号処理回路で扱う信号が１種
類であることから問題はないが、電荷転送素子が複数存
在する場合、各電荷転送素子間の出力信号、特にプリチ
ャージ成分Ｓｐにばらつきが生じる。この現象を一般に
ＤＣ段差と称している。
【０００６】このＤＣ段差によって、信号成分の信号レ
ベルが浮遊するため、この信号レベルの浮遊を除去する
ための回路が新たに必要になり、外部に接続される信号
処理回路の回路構成が複雑になるという問題があった。
ベルが浮遊するため、この信号レベルの浮遊を除去する
ための回路が新たに必要になり、外部に接続される信号
処理回路の回路構成が複雑になるという問題があった。
【０００７】そこで、従来では、上記ＤＣ段差が、各電
荷転送素子の配置や駆動回路と各電荷転送素子間を電気
的に接続する配線の引き回しの違いに起因することか
ら、各電荷転送素子の配置及び上記配線の引き回しを同
一にすることにより、ＤＣ段差をなくす対応をとってい
た。しかし、この方法は、プロセス上並びに回路設計上
の自由度を狭めることになり、種々のＣＣＤ遅延線に対
処することができないという不都合がある。
荷転送素子の配置や駆動回路と各電荷転送素子間を電気
的に接続する配線の引き回しの違いに起因することか
ら、各電荷転送素子の配置及び上記配線の引き回しを同
一にすることにより、ＤＣ段差をなくす対応をとってい
た。しかし、この方法は、プロセス上並びに回路設計上
の自由度を狭めることになり、種々のＣＣＤ遅延線に対
処することができないという不都合がある。
【０００８】本発明は、上記問題点を解決するためにな
されたもので、回路的に段差をなくすことができ、外部
に接続される信号処理回路の回路構成の簡略化を容易に
実現させることができるＣＣＤ遅延装置を提供すること
を課題とする。
されたもので、回路的に段差をなくすことができ、外部
に接続される信号処理回路の回路構成の簡略化を容易に
実現させることができるＣＣＤ遅延装置を提供すること
を課題とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、下記の手段を備えたＣＣＤ遅延線装置を
提供する。即ち、入力信号を複数系列の電荷転送素子に
分配して入力し、該複数系列の電荷転送素子から出力さ
れるプリチャージ成分と信号成分を含む信号中の信号成
分をスイッチング回路により交互に抽出して合成した出
力を出すＣＣＤ遅延線装置であって、上記複数系列の各
電荷転送素子の後段に個別にクランプ回路（１１、１
２）を設け、それら複数個のクランプ回路を共通のリフ
ァレンス電源（１５）に接続して、電荷転送素子の出力
信号中のプリチャージ成分のレベルを予め定められた共
通の一定電位にクランプし、 上記電荷転送素子、クラ
ンプ回路、及びスイッチング回路の駆動パルスを発生す
るパルス発生器（３）を設け、上記複数系列の電荷転送
素子及びクランプ回路に互いに周期をずらした駆動パル
スを供給するとともに、上記スイッチング回路に同期パ
ルスを供給して、スイッチング回路の出力にプリチャー
ジ成分レベルが一定な信号成分を出力するようにしたＣ
ＣＤ遅延線装置を提供する。
に、本発明は、下記の手段を備えたＣＣＤ遅延線装置を
提供する。即ち、入力信号を複数系列の電荷転送素子に
分配して入力し、該複数系列の電荷転送素子から出力さ
れるプリチャージ成分と信号成分を含む信号中の信号成
分をスイッチング回路により交互に抽出して合成した出
力を出すＣＣＤ遅延線装置であって、上記複数系列の各
電荷転送素子の後段に個別にクランプ回路（１１、１
２）を設け、それら複数個のクランプ回路を共通のリフ
ァレンス電源（１５）に接続して、電荷転送素子の出力
信号中のプリチャージ成分のレベルを予め定められた共
通の一定電位にクランプし、 上記電荷転送素子、クラ
ンプ回路、及びスイッチング回路の駆動パルスを発生す
るパルス発生器（３）を設け、上記複数系列の電荷転送
素子及びクランプ回路に互いに周期をずらした駆動パル
スを供給するとともに、上記スイッチング回路に同期パ
ルスを供給して、スイッチング回路の出力にプリチャー
ジ成分レベルが一定な信号成分を出力するようにしたＣ
ＣＤ遅延線装置を提供する。
【００１０】上記クランプ回路１１及び１２は、電荷転
送素子１及び２の出力線Ｌｏとリファレンス電源１５間
に接続され、出力信号Ｓ１及びＳ２のプリチャージ成分
Ｓｐの出力タイミングに同期したクランプパルスＰｃ１
及びＰｃ２によって動作するスイッチング回路（ＭＯＳ
型ＦＥＴ（Ｑ））を設けて構成することができる。
送素子１及び２の出力線Ｌｏとリファレンス電源１５間
に接続され、出力信号Ｓ１及びＳ２のプリチャージ成分
Ｓｐの出力タイミングに同期したクランプパルスＰｃ１
及びＰｃ２によって動作するスイッチング回路（ＭＯＳ
型ＦＥＴ（Ｑ））を設けて構成することができる。
【００１１】
【作用】上述の本発明の構成によれば、各電荷転送素子
１及び２からの出力信号Ｓ１及びＳ２中、ＤＣ成分であ
るプリチャージ成分Ｓｐを一定のリファレンス電圧（レ
ベル）Ｖｒに保持させることができ、各電荷転送素子１
及び２間のＤＣ段差をなくすことができる。
１及び２からの出力信号Ｓ１及びＳ２中、ＤＣ成分であ
るプリチャージ成分Ｓｐを一定のリファレンス電圧（レ
ベル）Ｖｒに保持させることができ、各電荷転送素子１
及び２間のＤＣ段差をなくすことができる。
【００１２】従って、外部に接続される信号処理回路に
てＤＣ段差を考慮した回路を組む必要がなくなり、該信
号処理回路の回路構成を簡略化することができる。ま
た、上記クランプ回路１１及び１２は、疑似ＣＤＳ回路
（相関二重サンプリング回路）を構成するため、電荷転
送素子１及び２等で発生する１／ｆノイズ等の低減にも
利用することができる。
てＤＣ段差を考慮した回路を組む必要がなくなり、該信
号処理回路の回路構成を簡略化することができる。ま
た、上記クランプ回路１１及び１２は、疑似ＣＤＳ回路
（相関二重サンプリング回路）を構成するため、電荷転
送素子１及び２等で発生する１／ｆノイズ等の低減にも
利用することができる。
【００１３】
【実施例】以下、図１〜図４を参照しながら本発明の実
施例を説明する。図１は、本実施例に係るＣＣＤ遅延線
を示すブロック線図である。
施例を説明する。図１は、本実施例に係るＣＣＤ遅延線
を示すブロック線図である。
【００１４】このＣＣＤ遅延線は、図示するように、２
つの電荷転送素子（第１及び第２の電荷転送素子１及び
２）を有する。これら電荷転送素子１及び２は、パルス
発生器３からの２相の駆動パルス信号φ１及びφ２が供
給されて、入力信号Ｓｉが各半周期毎にサンプルされる
ように半周期ずらして動作する。尚、パルス発生器３
は、クロック発生器４からのクロック信号Ｓｃ（周波数
ｆｃ）に基いて上記２相の駆動パルス信号φ１及びφ２
のほか、種々のパルス信号を作成し出力する。
つの電荷転送素子（第１及び第２の電荷転送素子１及び
２）を有する。これら電荷転送素子１及び２は、パルス
発生器３からの２相の駆動パルス信号φ１及びφ２が供
給されて、入力信号Ｓｉが各半周期毎にサンプルされる
ように半周期ずらして動作する。尚、パルス発生器３
は、クロック発生器４からのクロック信号Ｓｃ（周波数
ｆｃ）に基いて上記２相の駆動パルス信号φ１及びφ２
のほか、種々のパルス信号を作成し出力する。
【００１５】また、各電荷転送素子１及び２の前段に
は、例えば低域通過フィルタ５（周波数ｆｃ／２）とバ
ッファ回路６が接続され、各電荷転送素子１及び２の後
段には、スイッチング回路７とバッファ回路８及びサン
プリング・ホールド回路（以下、単にＳ／Ｈ回路と記
す）９が接続される。
は、例えば低域通過フィルタ５（周波数ｆｃ／２）とバ
ッファ回路６が接続され、各電荷転送素子１及び２の後
段には、スイッチング回路７とバッファ回路８及びサン
プリング・ホールド回路（以下、単にＳ／Ｈ回路と記
す）９が接続される。
【００１６】しかして、本例においては、各電荷転送素
子１及び２とスイッチング回路７間に、夫々第１及び第
２のクランプ回路１１及び１２を接続して構成する。
尚、各クランプ回路１１及び１２と、対応する電荷転送
素子１及び２間には、夫々第１及び第２のバッファ回路
１３及び１４が接続される。
子１及び２とスイッチング回路７間に、夫々第１及び第
２のクランプ回路１１及び１２を接続して構成する。
尚、各クランプ回路１１及び１２と、対応する電荷転送
素子１及び２間には、夫々第１及び第２のバッファ回路
１３及び１４が接続される。
【００１７】上記第１及び第２のクランプ回路１１及び
１２は、代表的に第１のクランプ回路１１のみを示す
と、例えば図３に示すように、電荷転送素子１の出力信
号Ｓ１が送出される出力線Ｌｏに接続され、不要なバイ
アス成分を除去するカップリング・コンデンサＣｃと、
該出力線Ｌｏとリファレンス電源１５間に接続される例
えばＭＯＳ型ＦＥＴ（Ｑ）で構成される。このＭＯＳ型
ＦＥＴ（Ｑ）は、ゲートに供給されるクランプパルスＰ
ｃ１に基いて動作し、オンとなったとき、出力線Ｌｏを
リファレンス電圧（レベル）Ｖｒに保持する。
１２は、代表的に第１のクランプ回路１１のみを示す
と、例えば図３に示すように、電荷転送素子１の出力信
号Ｓ１が送出される出力線Ｌｏに接続され、不要なバイ
アス成分を除去するカップリング・コンデンサＣｃと、
該出力線Ｌｏとリファレンス電源１５間に接続される例
えばＭＯＳ型ＦＥＴ（Ｑ）で構成される。このＭＯＳ型
ＦＥＴ（Ｑ）は、ゲートに供給されるクランプパルスＰ
ｃ１に基いて動作し、オンとなったとき、出力線Ｌｏを
リファレンス電圧（レベル）Ｖｒに保持する。
【００１８】次に、上記本例に係るＣＣＤ遅延線の動作
を図２の波形図も参照しながら説明する。
を図２の波形図も参照しながら説明する。
【００１９】まず、第１及び第２の電荷転送素子１及び
２からは、２相の駆動パルス信号φ１及びφ２によっ
て、夫々半周期ずれた第１及び第２の出力信号Ｓ１及び
Ｓ２が出力される。各出力信号Ｓ１及びＳ２は、図２に
示すように、プリチャージ成分（ＤＣ成分）Ｓｐと信号
成分Ｓｓから構成される。
２からは、２相の駆動パルス信号φ１及びφ２によっ
て、夫々半周期ずれた第１及び第２の出力信号Ｓ１及び
Ｓ２が出力される。各出力信号Ｓ１及びＳ２は、図２に
示すように、プリチャージ成分（ＤＣ成分）Ｓｐと信号
成分Ｓｓから構成される。
【００２０】そして、パルス発生器３からの第１及び第
２のクランプパルスＰｃ１及びＰｃ２に基いて第１及び
第２のクランプ回路１１及び１２が動作し、各電荷転送
素子１及び２からの出力信号Ｓ１及びＳ２中、プリチャ
ージ成分Ｓｐをリファレンス電圧（レベル）Ｖｒに保持
する。
２のクランプパルスＰｃ１及びＰｃ２に基いて第１及び
第２のクランプ回路１１及び１２が動作し、各電荷転送
素子１及び２からの出力信号Ｓ１及びＳ２中、プリチャ
ージ成分Ｓｐをリファレンス電圧（レベル）Ｖｒに保持
する。
【００２１】即ち、第１のクランプ回路１１は、第１の
電荷転送素子１からの出力信号Ｓ１中、プリチャージ成
分Ｓｐの出力タイミングに同期した第１のクランプパル
スＰｃ１がパルス発生器３から供給され、第２のクラン
プ回路１２は、第２の電荷転送素子２からの出力信号Ｓ
２中、プリチャージ成分Ｓｐの出力タイミングに同期し
た第２のクランプパルスＰｃ２がパルス発生器３から供
給されることから、各出力信号Ｓ１及びＳ２のプリチャ
ージ成分Ｓｐは、夫々一定のリファレンス電圧（レベ
ル）Ｖｒに保持される。
電荷転送素子１からの出力信号Ｓ１中、プリチャージ成
分Ｓｐの出力タイミングに同期した第１のクランプパル
スＰｃ１がパルス発生器３から供給され、第２のクラン
プ回路１２は、第２の電荷転送素子２からの出力信号Ｓ
２中、プリチャージ成分Ｓｐの出力タイミングに同期し
た第２のクランプパルスＰｃ２がパルス発生器３から供
給されることから、各出力信号Ｓ１及びＳ２のプリチャ
ージ成分Ｓｐは、夫々一定のリファレンス電圧（レベ
ル）Ｖｒに保持される。
【００２２】これにより、各電荷転送素子１及び２間の
プリチャージ成分Ｓｐのばらつき、即ちＤＣ段差が除去
されると共に、各電荷転送素子１及び２等で発生する１
／ｆノイズ等に起因するＤＣレベルの変動がなくなる。
従って、このクランプ回路１１及び１２は、疑似的なＣ
ＤＳ（相関二重サンプリング）回路を構成するものであ
る。
プリチャージ成分Ｓｐのばらつき、即ちＤＣ段差が除去
されると共に、各電荷転送素子１及び２等で発生する１
／ｆノイズ等に起因するＤＣレベルの変動がなくなる。
従って、このクランプ回路１１及び１２は、疑似的なＣ
ＤＳ（相関二重サンプリング）回路を構成するものであ
る。
【００２３】次に、スイッチング回路７は、図４に示す
ように、２つのＭＯＳ型ＦＥＴ（第１及び第２のＭＯＳ
型ＦＥＴ（Ｑ１及びＱ２））とコンデンサＣとから構成
される。そして、パルス発生器３からの比較的長いパル
ス幅を有する第１及び第２の選択パルスＰｓ１及びＰｓ
２に基いて第１及び第２のＭＯＳ型ＦＥＴ（Ｑ１及びＱ
２）が動作し、各電荷転送素子１及び２からの出力信号
Ｓ１及びＳ２中、選択パルスＰｓ１及びＰｓ２のパルス
幅に応じた信号成分Ｓｓが出力信号Ｓとして後段のバッ
ファ回路８側に送出される。その結果、バッファ回路８
側には、第１及び第２の電荷転送素子１及び２からの各
信号成分Ｓｓが互い違いに、かつシリーズに供給される
ことになる。
ように、２つのＭＯＳ型ＦＥＴ（第１及び第２のＭＯＳ
型ＦＥＴ（Ｑ１及びＱ２））とコンデンサＣとから構成
される。そして、パルス発生器３からの比較的長いパル
ス幅を有する第１及び第２の選択パルスＰｓ１及びＰｓ
２に基いて第１及び第２のＭＯＳ型ＦＥＴ（Ｑ１及びＱ
２）が動作し、各電荷転送素子１及び２からの出力信号
Ｓ１及びＳ２中、選択パルスＰｓ１及びＰｓ２のパルス
幅に応じた信号成分Ｓｓが出力信号Ｓとして後段のバッ
ファ回路８側に送出される。その結果、バッファ回路８
側には、第１及び第２の電荷転送素子１及び２からの各
信号成分Ｓｓが互い違いに、かつシリーズに供給される
ことになる。
【００２４】次に、Ｓ／Ｈ回路９は、パルス発生器３か
らの比較的短いパルス幅を有するＳ／Ｈパルス（第１及
び第２のクランプパルスＰｃ１及びＰｃ２の２倍の周波
数を有する）Ｐｓｈに基いて、上記出力信号Ｓ、即ち互
い違いに送られて来る信号成分中、真の信号成分Ｓｓｓ
（図２のＳ１及びＳ２の波形参照）を逐次取り出して出
力端子φｏｕｔに供給する。出力端子φｏｕｔからは、
各電荷転送素子１及び２からの真の信号成分Ｓｓｓのみ
が互い違いに、かつシリーズに出力されることになる。
らの比較的短いパルス幅を有するＳ／Ｈパルス（第１及
び第２のクランプパルスＰｃ１及びＰｃ２の２倍の周波
数を有する）Ｐｓｈに基いて、上記出力信号Ｓ、即ち互
い違いに送られて来る信号成分中、真の信号成分Ｓｓｓ
（図２のＳ１及びＳ２の波形参照）を逐次取り出して出
力端子φｏｕｔに供給する。出力端子φｏｕｔからは、
各電荷転送素子１及び２からの真の信号成分Ｓｓｓのみ
が互い違いに、かつシリーズに出力されることになる。
【００２５】上述のように、本例によれば、各電荷転送
素子１及び２からの出力信号Ｓ１及びＳ２中、ＤＣ成分
であるプリチャージ成分Ｓｐを一定のリファレンス電圧
（レベル）Ｖｒに保持させることができ、各電荷転送素
子１及び２間のＤＣ段差をなくすことができる。
素子１及び２からの出力信号Ｓ１及びＳ２中、ＤＣ成分
であるプリチャージ成分Ｓｐを一定のリファレンス電圧
（レベル）Ｖｒに保持させることができ、各電荷転送素
子１及び２間のＤＣ段差をなくすことができる。
【００２６】従って、外部に接続される信号処理回路に
てＤＣ段差を考慮した回路を組む必要がなくなり、該信
号処理回路の回路構成を簡略化することができる。ま
た、上記第１及び第２のクランプ回路１１及び１２は、
疑似ＣＤＳ回路（相関二重サンプリング回路）を構成す
るため、電荷転送素子１及び２等で発生する１／ｆノイ
ズ等の低減にも利用することができる。
てＤＣ段差を考慮した回路を組む必要がなくなり、該信
号処理回路の回路構成を簡略化することができる。ま
た、上記第１及び第２のクランプ回路１１及び１２は、
疑似ＣＤＳ回路（相関二重サンプリング回路）を構成す
るため、電荷転送素子１及び２等で発生する１／ｆノイ
ズ等の低減にも利用することができる。
【００２７】上記実施例では、２本の電荷転送素子１及
び２を有するＣＣＤ遅延線に適用した例を示したが、も
ちろん３本以上の電荷転送素子を有するＣＣＤ遅延線に
も適用することができる。また、ＣＣＤ遅延線のほか、
２本以上の例えばＣＣＤレジスタを有するＣＣＤ固体撮
像装置にも適用することができる。この場合、例えばＣ
ＣＤレジスタの出力回路として、ＦＤＡ（フローティン
グ・ディフュージョン・アンプ）を用いた場合における
フィードスルー成分のゆらぎを補正することができ、再
生画面の画質の向上に貢献することができる。
び２を有するＣＣＤ遅延線に適用した例を示したが、も
ちろん３本以上の電荷転送素子を有するＣＣＤ遅延線に
も適用することができる。また、ＣＣＤ遅延線のほか、
２本以上の例えばＣＣＤレジスタを有するＣＣＤ固体撮
像装置にも適用することができる。この場合、例えばＣ
ＣＤレジスタの出力回路として、ＦＤＡ（フローティン
グ・ディフュージョン・アンプ）を用いた場合における
フィードスルー成分のゆらぎを補正することができ、再
生画面の画質の向上に貢献することができる。
【００２８】
【発明の効果】本発明に係る電荷転送装置によれば、複
数の電荷転送素子が組み込まれた回路において、各電荷
転送素子間のＤＣ成分のばらつき（ＤＣ段差）及びＤＣ
成分にのる低域ノイズを回路的になくすことができ、外
部に接続される信号処理回路の回路構成の簡略化を実現
させることができる。
数の電荷転送素子が組み込まれた回路において、各電荷
転送素子間のＤＣ成分のばらつき（ＤＣ段差）及びＤＣ
成分にのる低域ノイズを回路的になくすことができ、外
部に接続される信号処理回路の回路構成の簡略化を実現
させることができる。
【図１】本実施例に係るＣＣＤ遅延線の構成を示すブロ
ック線図。
ック線図。
【図２】本実施例に係るＣＣＤ遅延線の信号処理を示す
波形図。
波形図。
【図３】本実施例に係るクランプ回路を示す回路図。
【図４】本実施例に係るスイッチング回路を示す回路
図。
図。
【図５】ＣＣＤ遅延線の出力波形を示す波形図。
１ 第１の電荷転送素子 ２ 第２の電荷転送素子 ３ パルス発生器 ４ クロック発生器 ５ 低域通過フィルタ ６，８，１３，１４ バッファ回路 ７ スイッチング回路 ９ Ｓ／Ｈ回路 １１ 第１のクランプ回路 １２ 第２のクランプ回路 １５ リファレンス電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/30 - 5/335
Claims (1)
- 【請求項１】 入力信号を複数系列の電荷転送素子に分
配して入力し、該複数系列の電荷転送素子から出力され
るプリチャージ成分と信号成分を含む信号中の信号成分
をスイッチング回路により交互に抽出して合成した出力
を出すＣＣＤ遅延線装置であって、 上記複数系列の各電荷転送素子の後段に個別にクランプ
回路を設け、それら複数個のクランプ回路を共通のリフ
ァレンス電源に接続して、電荷転送素子の出力信号中の
プリチャージ成分のレベルを予め定められた共通の一定
電位にクランプし、 上記電荷転送素子、クランプ回路、及びスイッチング回
路の駆動パルスを発生するパルス発生器を設け、上記複
数系列の電荷転送素子及びクランプ回路に互いに周期を
ずらした駆動パルスを供給するとともに、上記スイッチ
ング回路に同期パルスを供給して、スイッチング回路の
出力にプリチャージ成分レベルが一定な信号成分を出力
するようにしたＣＣＤ遅延線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020149A JP3018710B2 (ja) | 1992-02-05 | 1992-02-05 | Ｃｃｄ遅延線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020149A JP3018710B2 (ja) | 1992-02-05 | 1992-02-05 | Ｃｃｄ遅延線装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05219448A JPH05219448A (ja) | 1993-08-27 |
| JP3018710B2 true JP3018710B2 (ja) | 2000-03-13 |
Family
ID=12019100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020149A Expired - Fee Related JP3018710B2 (ja) | 1992-02-05 | 1992-02-05 | Ｃｃｄ遅延線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018710B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991018474A1 (en) | 1990-05-11 | 1991-11-28 | Eastman Kodak Company | A digital correlated double sampling circuit for sampling the output of an image sensor |
-
1992
- 1992-02-05 JP JP4020149A patent/JP3018710B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991018474A1 (en) | 1990-05-11 | 1991-11-28 | Eastman Kodak Company | A digital correlated double sampling circuit for sampling the output of an image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05219448A (ja) | 1993-08-27 |
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