JP3016470B2

JP3016470B2 - 音源装置

Info

Publication number: JP3016470B2
Application number: JP7198117A
Authority: JP
Inventors: 哲二市来
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-12-30
Filing date: 1995-07-11
Publication date: 2000-03-06
Anticipated expiration: 2015-07-11
Also published as: JPH08234785A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、音源装置に関
し、詳しくは、時分割で各チャンネルごとに波形を処理
する部分とそれら複数チャンネルの波形を累算して効果
を付与する部分とを１つの波形演算部で共用した音源装
置に関する。

【０００２】

【従来の技術】従来より、電子楽器にディジタル・シグ
ナル・プロセッサ（ＤＳＰ）を用いて各種の効果（エフ
ェクト）付与処理を行なわせるものがあった。例えば、
特開平６−１２０６９号公報に記載された電子楽器など
である。該公報に記載された電子楽器では、音源部から
時分割で発生される各チャンネルの楽音波形を演算部で
各チャンネルごとに時分割でフィルタリング処理し、演
算部から時分割で出力された各チャンネルごとの波形デ
ータにＥＧ（エンベロープジェネレータ）部でエンベロ
ープを付与し、アキュムレータ部でチャンネル累算し
て、ステレオのＬ信号およびＲ信号を作成する。累算結
果は、パンニング回路を経て再び演算部に入力し、演算
部で効果付与され放音される。

【０００３】以上のように、演算部は時分割で各チャン
ネルごとの処理を行なうとともに、その出力を外部のア
キュムレータ部で累算し、累算結果を再び演算部に戻し
て効果付与していた。

【０００４】

【発明が解決しようとする課題】上記従来技術では、演
算部において各チャンネルごとに時分割で処理した後、
それらの出力を外部で累算して再び演算部に戻し効果を
付与しているので、波形データの受渡しラインが複雑に
なる。

【０００５】この発明は、時分割で各チャンネルに係る
処理を行なうとともに効果付与などの累算結果に対する
処理を行なう演算手段を備えた音源装置において、時分
割各チャンネルの処理結果を外部に出すことなく、音源
装置の内部で累算し効果付与の処理に受渡し、これによ
り全体として単純化しかつ回路規模の小さな回路で音源
装置を構成することを目的とする。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
中央処理装置からの命令を受けて、ディジタル楽音波形
を出力する音源装置であって、複数チャンネルの波形デ
ータを生成するための第１プログラムと、複数ブロック
の効果付与処理を行なうための第２プログラムとを記憶
した記憶手段と、前記第１プログラム、および前記第２
プログラムを時分割で並行して実行する波形演算手段で
あって、前記波形演算手段は、楽音のサンプリング周期
をチャンネル数分に分割した第１の時分割タイミングで
前記第１プログラムを実行することにより、前記サンプ
リング周期毎に複数チャンネルの波形データを生成出力
する一方、前記サンプリング周期をエフェクトブロック
数分に分割した、前記第１の時分割タイミングとは異な
る、第２の時分割タイミングで、前記第２プログラムを
実行することにより、前記サンプリング周期毎に生成さ
れた前記複数チャンネルの波形データに対し複数ブロッ
クの効果付与処理を行なうことを特徴とする。請求項２
に係る発明は、中央処理装置からの命令を受けて、ディ
ジタル楽音波形を出力する音源装置であって、複数チャ
ンネルの波形データを生成するための第１プログラム
と、チャンネル累算処理を行なう第２プログラムと、複
数ブロックの効果付与処理を行なうための第３プログラ
ムとを記憶した記憶手段と、前記第１プログラム、前記
第２プログラム、および前記第３プログラムを時分割で
並行して実行する波形演算手段であって、前記波形演算
手段は、楽音のサンプリング周期をチャンネル数分に分
割した第１の時分割タイミングで前記第１プログラムを
実行することにより複数チャンネルの波形データを生成
出力し、同第１の時分割タイミングで前記第２プログラ
ムを実行することにより時分割チャンネル周期で出力さ
れる前記各チャンネルの波形データを全チャンネルにわ
たり累算して累算結果を出力し、前記サンプリング周期
をエフェクトブロック数分に分割した、前記第１の時分
割タイミングとは異なる、第２の時分割タイミングで、
前記第３プログラムを実行することにより、前記累算結
果に対し複数ブロックの効果付与処理を実行することを
特徴とする。請求項３に係る発明は、中央処理装置から
の命令を受けて、ディジタル楽音波形を出力する音源装
置であって、複数チャンネルの波形データを生成するた
めの複数の各時分割チャンネルにおける処理を行なう第
１プログラムと、複数ブロックの効果付与処理を行なう
第２プログラムとを記憶した記憶手段と、生成する前記
波形データおよび前記楽音データのサンプリング周期内
で時分割で、前記第１プログラム、および前記第２プロ
グラムを互いに並列実行する波形演算手段であって、前
記第１プログラムでは、時分割チャンネル周期で各チャ
ンネルの波形データを生成出力し、前記第２プログラム
では、サンプリング周期毎に生成された前記複数チャン
ネルの波形データに対し前記発音チャンネル数とは異な
る数の複数ブロックの効果付与処理を行なうものとを備
えたことを特徴とする。請求項４に係る発明は、中央処
理装置からの命令を受けて、ディジタル楽音波形を出力
する音源装置であって、複数チャンネルの波形データを
生成するための複数の各時分割チャンネルにおける処理
を行なう第１プログラムと、チャンネル累算処理を行な
う第２プログラムと、複数ブロックの効果付与処理を行
なう第３プログラムとを記憶した記憶手段と、生成する
前記波形データおよび前記楽音データのサンプリング周
期内で時分割で、前記第１プログラム、前記第２プログ
ラム、および前記第３プログラムを互いに並列実行する
波形演算手段であって、前記第１プログラムでは、時分
割チャンネル周期で各チャンネルの波形データを生成出
力し、前記第２プログラムでは、時分割チャンネル周期
で出力される前記各チャンネルの波形データに対して累
算を行ない発音チャンネル数とは異なる数の複数の累算
結果を出力し、前記第３プログラムでは、前記累算結果
に対して効果付与処理を実行し、発音チャンネル数とは
異なる複数系列の、効果の付与された楽音データを出力
するものとを備えたことを特徴とする。

【０００７】すなわち、前記第１プログラムは時分割チ
ャンネル処理、前記第２プログラムは時分割チャンネル
解除処理、前記第３プログラムはサンプリング周期処理
の意味合いがある。

【０００８】請求項５に係る発明は、請求項１〜４に記
載の発明における第１プログラムが、サンプル補間演算
およびフィルタ処理のうちの少なくとも１つを含み、チ
ャンネル毎に生成される波形データに対する所望の楽音
特性付与を行なうプログラムであることを特徴とする。

【０００９】請求項６に係る発明は、請求項１もしくは
３に記載の第２プログラムまたは請求項２もしくは４に
記載の第３プログラムでは、前記複数ブロックのうちの
少なくとも１つのブロックにおいて、当該ブロックの効
果付与処理の内容を変更可能になっている点を特徴とす
る。

【００１０】請求項７に係る発明は、請求項１〜４に記
載の発明において、さらに遅延用メモリを備え、請求項
１もしくは３に記載の第２プログラムまたは請求項２も
しくは４に記載の第３プログラムは、前記遅延用メモリ
を用いた波形データの遅延処理を含む効果付与処理を行
ない、該効果付与処理において、書き込み時は、所定ビ
ット数の波形データを短いビット数の複数データに分割
して前記遅延用メモリに書き込み、読み出し時は、前記
遅延用メモリから前記短いビット数の複数データを読み
出し、元の所定ビット数のデータを合成する点を特徴と
するものである。

【００１１】請求項８に係る発明は、請求項２または４
に記載の発明において、前記波形演算手段が、前記第１
プログラムと前記第２プログラムと前記第３プログラム
がそれぞれアクセス可能な共通記憶手段を備え、前記共
通記憶手段を介することにより、各プログラム間でデー
タの受け渡しが行なわれる点を特徴とする。

【００１２】請求項９に係る発明は、請求項２または４
に記載の発明において、さらに効果選択手段を備え、前
記波形演算手段は、前記効果選択手段による選択に応じ
て、前記第１プログラムおよび前記第２プログラムには
変更を加えず、前記第３プログラムのみを変更して実行
する点を特徴とする。

【００１３】本発明によれば、時分割チャンネル処理、
時分割チャンネル解除処理、およびサンプリング周期処
理を１つの波形演算手段で実行することができるので、
全体の構成が簡単になる。

【００１４】

【発明の実施の形態】以下、図面を用いて、この発明の
実施例を説明する。

【００１５】図２は、この発明の一実施例に係る音源装
置を適用した電子楽器の全体のブロック構成を示す。図
１は、この電子楽器の音源部のハードウエア的なブロッ
ク構成を示す。また図３は、音源部内におけるデータの
流れに着目した機能的な流れ図である。図１〜図３にお
いて、同一の番号は同一のものを示すものとする。

【００１６】まず、図２を参照して、この電子楽器の全
体構成を説明する。この電子楽器は、鍵盤２０１、表示
部２０２、スイッチ群（ＳＷ）２０３、中央処理装置
（ＣＰＵ）２０４、リードオンリメモリ（ＲＯＭ）２０
５、ランダムアクセスメモリ（ＲＡＭ）２０６、音源部
２０７、波形メモリ２０８、遅延用ダイナミックＲＡＭ
（ＤＲＡＭ）２０９、ディジタルアナログ変換器（ＤＡ
Ｃ）２１０、サウンドシステム（ＳＳ）２１１、および
ＣＰＵバス２１２を備えている。鍵盤２０１、表示部２
０２、スイッチ群２０３、ＣＰＵ２０４、ＲＯＭ２０
５、ＲＡＭ２０６、および音源部２０７は、ＣＰＵバス
２１２により相互に接続されている。

【００１７】鍵盤２０１は、ユーザが演奏操作するため
の複数の鍵を備えた鍵盤である。表示部２０２は、電子
楽器のパネル上に設けられており、各種の情報を表示す
る。スイッチ群２０３は、パネル上に設けられており、
ユーザはこれを操作することにより電子楽器に対して各
種の指示を与えることができる。ＣＰＵ２０４は、この
電子楽器全体の動作を制御する。特に、通常の演奏時に
は、鍵盤２０１の操作を検出し、その操作に応じて音源
部２０７に発音の指示を出す。

【００１８】ＲＯＭ２０５は、ＣＰＵが実行するプログ
ラム（音源部２０７を制御するための音源コントロール
プログラムなど）や各種の定数データなどを格納する。
ＲＡＭ２０６は、ワークレジスタなどに用いる。音源部
２０７は、ＣＰＵ２０４の指示に応じて、波形メモリ２
０８から波形データを読み出し、効果付与などの加工を
施して、楽音波形として出力する。音源部２０７から出
力された楽音波形は、ＤＡＣ２１０によりアナログ信号
に変換され、サウンドシステム２１１により放音され
る。

【００１９】波形メモリ２０８には、所定のレートでサ
ンプリングされた波形データが格納されている。波形メ
モリ２０８は、ＲＯＭで構成してもよいし、ＲＡＭで構
成してもよい。ＲＡＭで構成する場合は、演奏前に、波
形データを波形メモリ２０８にロードするようにする。
本実施例では、波形メモリ２０８はあらかじめ波形デー
タが格納されているＲＯＭである。ＤＲＡＭ２０９は、
音源部２０７における遅延用のＤＲＡＭである。音源部
２０７内において楽音波形に効果付与などの処理を施す
際に、例えばあるタイミングであるデータをＤＲＡＭ２
０９に書き込み、所定のクロックの後に読み出して演算
に用いるというようにして、遅延したデータを得るのに
ＤＲＡＭ２０９を用いる。

【００２０】次に、音源部２０７について詳しく説明す
る。まず、図３を参照して、音源部内部のデータの流れ
に着目して音源部２０７内の各処理機能を説明し、その
後、図１を参照して音源部２０７の内部のどのハードウ
エアブロックで上記各処理機能を実現しているかを説明
する。

【００２１】図３において、ＲＥＧ３０２は、ＣＰＵ２
０４（音源コントロールプログラムが実行されている）
から送出された指定情報（音源部２０７に対する命令や
パラメータ情報である）を格納するための制御レジスタ
である。ＣＰＵ２０４は、ＲＥＧ３０２に所定の指定情
報をセットして発音の開始指示を出す。セットする指定
情報としては、図３に示したように、メモリ読み出しピ
ッチ（周波数ナンバ）、メモリ読み出し区間、波形フォ
ーマット、カットオフ周波数、エンベロープ、パンニン
グ、エフェクト用係数、およびエフェクト用遅延ＤＲＡ
Ｍアドレスなどの指定情報がある。

【００２２】発音開始指示を受けると、音源部２０７は
楽音波形の発生の動作を開始する。まず、アドレス発生
部（ＡＤＣ）３０３で波形メモリ２０８の読み出しアド
レスＷＭＡを順次発生する。読み出しアドレスＷＭＡ
は、指定された読み出し区間の先頭から、指定された読
み出しピッチを順次累算した値である。特に、この電子
楽器では後述する波形補間部（ＩＴＰ）３０５で２点直
線補間を行なうので、連続する２点分の読み出しアドレ
スを順に出力する。また、アドレス発生部３０３は、補
間用の位相情報（読み出しピッチを累算したときに出現
する小数部データ）を出力する。

【００２３】アドレス発生部３０３から出力された上記
２点分のアドレスにしたがって、２点の波形データが、
波形メモリ２０８から読み出される。読み出された波形
データは、波形再生部（ＤＥＣ）３０４により波形再生
される。波形メモリ２０８に格納されている波形データ
は、所定のフォーマットで圧縮されており、波形再生部
３０４はその圧縮を解除する機能を果たす。圧縮の波形
フォーマットは、ＲＥＧ３０２により指定される。この
実施例では、もともと１６ビットの波形データを８ビッ
トに圧縮して波形メモリ２０８に格納しているので、波
形再生部３０４では、８ビットから１６ビットに戻す圧
縮解除処理を行なう。

【００２４】波形補間部（ＩＴＰ）３０５は、圧縮解除
された２点分の波形データとアドレス発生部３０３から
の位相情報を用いて補間処理を行ない、補間結果（１点
分の楽音波形データ）を周波数成分制御部（ＤＣＦ）３
０６に出力する。なお、波形補間部３０５からいったん
音源部２０７の外に出て再び周波数成分制御部３０６に
入力する点線の矢印３１２は、補間結果を外部で加工し
て再び周波数成分制御部３０６に入力するようなインタ
ーフェースを備えていることを示している。

【００２５】補間結果の楽音波形データに対し、周波数
成分制御部３０６でフィルタリングを行ない、音量変化
制御部（ＥＧＭ）３０７でエンベロープを付与する。周
波数成分制御部３０６におけるカットオフ周波数などの
パラメータは、ＲＥＧ３０２で指定され、エンベロープ
ジェネレータ（ＥＧ）３１１で指定されたフィルタエン
ベロープ波形が生成され周波数成分制御部３０６に与え
られる。エンベロープ形状を規定する各種のパラメータ
も、同様に、エンベロープジェネレータ（ＥＧ）３１１
で音量エンベロープ波形を生成し音量変化制御部３０７
に与えられる。さらに、音量変化制御部３０７は、ＲＥ
Ｇ３０２により指定されたパンニング指定情報に基づい
てパンニングの処理を行なう。

【００２６】この音源部２０７は、３２チャンネル時分
割で動作する。加算制御部（ＡＣＣ）３０８は、各チャ
ンネルの楽音波形データをチャンネル累算し、累算結果
として次段のドライ、コーラス、バリエーションの入力
のそれぞれについてＬ（左側）とＲ（右側）のステレオ
２系列（パラレル）およびリバーブ入力のモノラル１系
列の全部で７系列の楽音波形データを出力する。

【００２７】音響効果制御部（ＤＳＰ）３０９は、その
各入力の系列の楽音波形データのそれぞれに対して対応
する各種の効果（エフェクト）を付与する。付与する効
果に関する係数はＲＥＧ３０２により指定される。音響
効果制御部３０９は、効果付与処理を行なうに際して、
所定時間遅延したデータを得るため、ＤＲＡＭ２０９に
データを書き込み所定の時間の後に読み出す処理を行な
う。なお、本明細書において、ＤＳＰとはマイクロプロ
グラムによってエフェクト演算を行なう可変アルゴリズ
ム回路と定義する。逆にいえば、マイクロプログラムで
動作するのでない、かつ、エフェクト演算を行なってい
ない、補間やフィルタリングの部分は狭義の音源部とし
てＤＳＰとは区別できる。

【００２８】ＤＲＡＭ２０９に対する書き込みアドレス
および読み出しアドレス（遅延データの読み出しアドレ
ス）はＲＥＧ３０２で指定され、図３ではＲＥＧ３０２
から「アドレス指定」の矢印が音響効果制御部（ＤＳ
Ｐ）３０９に直接入力し、音響効果制御部３０９からＤ
ＲＡＭ２０９にアドレスＤＭＡが入力するように図示し
ているが、実際には波形メモリ２０８に対するアドレス
発生部３０３を共用してＤＲＡＭ２０９に対するアドレ
スＤＭＡを発生するようにしている。これについては、
後に詳しく説明する。

【００２９】出力制御部（ＰＳＯ）３１０は、効果付与
済みのステレオ２系列パラレルの楽音波形データをシリ
アルデータとして、ＤＡＣ２１０（図２）に出力する。

【００３０】既に述べたように、図３はデータの流れに
着目して音源部２０７の内部の機能を説明した図であ
る。したがって、音源部内部のハードウエア構成と比較
すると、１つのハードウエアブロックで図３で説明した
複数の機能を果たす部分がある。次に、図１を参照し
て、ハードウエアの観点から見た音源部２０７の構成を
説明する。

【００３１】図１において、音源部２０７は、制御レジ
スタ１０１、アドレス発生部１０２、圧縮解除部１０
３、波形演算部１０４、ＤＡＣインターフェース（ＤＡ
ＣＩ／Ｏ）１０５、およびエンベロープ発生器１０６を
備えている。また、図１では不図示であるが、波形演算
部制御クロック発生部を備えている。波形演算部制御ク
ロック発生部については図１２で後述する。

【００３２】制御レジスタ１０１は、図３のＲＥＧ３０
２の一部に相当する。アドレス発生部１０２は、図３の
アドレス発生部３０３に相当するとともに、遅延用ＤＲ
ＡＭ２０９の書き込み／読み出しアドレスＤＭＡの発生
も行なう。圧縮解除部１０３は、図３の波形再生部３０
４に相当する。エンベロープ発生器１０６は、図３のエ
ンベロープジェネレータ３１１に相当する。エンベロー
プ発生器１０６は、図３でも述べたように、音量エンベ
ロープ波形の発生のほかにフィルタリングのパラメータ
（フィルタエンベロープ）などを発生する。すなわち、
エンベロープ発生器１０６は、複数の関数を発生する機
能を備えたものである。

【００３３】波形演算部１０４は、図３の波形補間部３
０５、周波数成分制御部３０６、音量変化制御部３０
７、加算制御部３０８、および音響効果制御部３０９に
相当する。また、ＤＡＣＩ／Ｏ１０５は、図３の出力制
御部３１０に相当する。

【００３４】ＡＲＡＭ１１４は、アドレス発生部１０２
の内部に設けられているワークメモリ領域である。図４
に、ＡＲＡＭ１１４のメモリマップを示す。ＡＲＡＭ１
１４は、第１チャンネルから第３２チャンネルの各チャ
ンネルごとの領域からなる。各チャンネルの領域は、現
アドレス下位ＡＤＬ、現アドレス上位ＡＤＨ、遅延量Ｄ
Ｌ１、および遅延量ＤＬ２の４つの情報を格納する領域
からなる。各領域の大きさは１６ビットである。ただ
し、アドレス下位ＡＤＬは、１６ビットのうち下位１４
ビット分のみ使用する。

【００３５】現アドレス下位ＡＤＬは、当該チャンネル
に関する波形メモリ読み出しアドレスを累算していくと
きの現在のアドレス値のうちの下位アドレスを格納する
領域である。現アドレス上位ＡＤＨは、そのアドレス値
のうち上位アドレスを格納する領域である。遅延量ＤＬ
１は、当該チャンネルに関する効果付与処理において、
ＤＲＡＭ２０９から遅延したデータを読み出す（書き込
みに用いてもよい）ときの遅延量を格納する領域であ
る。遅延量ＤＬ２も同様である。遅延量ＤＬ１およびＤ
Ｌ２の値は、効果付与のマイクロプログラムを設定する
ときに、ＣＰＵ２０４からの指示に基づいて制御レジス
タ１０１を介してＡＲＡＭ１１４に設定される。

【００３６】なお、領域に付した記号は、その領域その
ものを示すとともに、その領域に格納されたデータをも
示すものとする。例えば、現アドレス下位ＡＤＬという
ときは、現在のアドレス値の下位アドレスを格納する領
域そのものを示すとともに、その領域に格納されるアド
レス値の下位アドレスデータをも示すものとする。以
下、各領域に付した記号も同様である。

【００３７】また、アドレスの下位ＡＤＬおよび上位Ａ
ＤＨは、アドレスの小数部および整数部に対応する場合
もあるが、一般には対応していない。アドレス整数部は
波形メモリのアドレスと対応し、各値に対応して波形メ
モリの波形サンプルが１つずつ存在しているアドレスを
言う。アドレス小数部は、それよりも細かい単位で、波
形メモリに記憶された連続する２サンプルの中間位置を
示す情報である。

【００３８】再び図１を参照して、ＭＰＭ１１１は、波
形演算部１０４の内部に設けられているワークメモリ領
域であり、効果付与のマイクロプログラムが設定され
る。効果付与のマイクロプログラムは、ＣＰＵ２０４か
らの指示に基づいて制御レジスタ１０１を介して設定さ
れる。波形演算部１０４は、時分割で並行して複数の機
能を果たすように動作するが（その詳細は後述する）、
効果付与を実行するタイムスロットにおいてはＭＰＭ１
１１のマイクロプログラムが順次実行されることとな
る。さらに、そのマイクロプログラムによる効果付与動
作において遅延したデータが必要であるときは、アドレ
ス発生部１０２から発生する遅延用ＤＲＡＭ２０９の書
き込みアドレスおよび読み出しアドレスを用いて遅延用
ＤＲＡＭ２０９に書き込み／読み出しを行なうようにし
ている。

【００３９】ＣＲＡＭ１１３は、波形演算部１０４の内
部に設けられているワークメモリ領域であり、ＭＰＭ１
１１のマイクロプログラムが実行されるときに用いる係
数データを記憶する領域である。係数データとしては、
ＭＰＭ１１１のマイクロプログラムの１ステップに対応
して、その１ステップを実行するときに用いる１つの係
数が格納できるようになっている。各ステップにおいて
用いる係数データは、ＣＰＵ２０４からの指示に基づい
て制御レジスタ１０１を介して設定される。

【００４０】ＴＲＡＭ１１２は、波形演算部１０４の内
部に設けられているワークメモリ領域である。図５に、
ＴＲＡＭ１１２のメモリマップを示す。ＴＲＡＭ１１２
の先頭には、フィルタ演算用遅延データを格納する領域
が、各チャンネルに２つ（Ｄ１とＤ２）づつ設けられて
いる。１つの遅延データ格納領域の大きさは２４ビット
である。各領域Ｄ１，Ｄ２は、波形演算部１０４が図３
の周波数成分制御部３０６に相当するフィルタ演算動作
を行なうときに、データを書き込み遅延して読み出して
演算に用いるというように、フィルタ演算においてデー
タを一時的に保持するために用いられる。

【００４１】フィルタ演算用遅延データの次には、７出
力分の累算値を格納する領域ＲＥＶ，ＤＬ，ＤＲ，ＣＨ
Ｌ，ＣＨＲ，ＶＡＬ，ＶＡＲが設けられている。各領域
の大きさは２４ビットである。これらの領域は、波形演
算部１０４が図３の加算制御部３０８に相当するチャン
ネル累算動作を行なうときに、その累算結果を格納する
領域である。７出力分の領域が容易されているのは、フ
ィルタ演算の結果の各時分割チャンネルの１サンプル出
力に対して７系統の出力を作成するためである。７系統
の出力を作成するのは、次の段における効果の付与が７
系統に分かれているからである。７系統とは、具体的に
は、リバーブ用累算値ＲＥＶ、ドライＬ用累算値ＤＬ、
ドライＲ用累算値ＤＲ、コーラスＬ用累算値ＣＨＬ、コ
ーラスＲ用累算値ＣＨＲ、バリエーションＬ用累算値Ｖ
ＡＬ、およびバリエーションＲ用累算値ＶＡＲの７つで
ある。なお、Ｌはステレオの左側系統、Ｒはステレオの
右側系統を示す。

【００４２】７出力分の累算値格納領域の次には、エフ
ェクト演算用テンポラリデータを格納するための２４ビ
ット×５７個の領域が設けられている。これは、波形演
算部１０４が効果付与動作を行なう際のテンポラリデー
タの格納用の領域である。

【００４３】次に、図１のアドレス発生部１０２につい
て詳しく説明する。図６は、アドレス発生部１０２のブ
ロック構成を示す。アドレス発生部１０２は、ＡＲＡＭ
１１４、加減算器６０１、セレクタＡ６０２、セレクタ
Ｂ６０３、ラッチ６０４、合成器６０５、ゲート６０
６、１ビットダウンシフタ６０７、ＤＲＡＭアドレス発
生器６０８、ラッチ６０９、１４ビットダウンシフタ６
１０、波形メモリアドレス発生器６１１、ラッチ６１
２、ラッチ６１３、ラッチ６１４、および減算器６１５
を備えている。

【００４４】アドレス発生部１０２は時分割で動作し、
例えばセレクタＡ６０２やＢ６０３は各タイムスロット
ごとに所定の入力を選択出力するように制御される。ま
た、１ビットダウンシフタ６０７や１４ビットダウンシ
フタ６１０は、ダウンシフトの処理を行なわず入力をそ
のまま出力するように制御される場合もある。各タイム
スロットにおける各部の動作は、図７を参照して後述す
る。

【００４５】図６において、加減算器６０１は、２４ビ
ットの加減算器であり、セレクタＡ６０２の選択出力デ
ータとセレクタＢ６０３の選択出力データとを入力して
加算または減算を実行する。この加減算器６０１では、
加減算の結果が出るまでに２クロック分の遅延があるの
で「２Ｄ」と表記してある。以下、処理に遅延が生じる
ブロックには同様に表記するものとする。

【００４６】セレクタＡ６０２には、合成器６０５から
のデータ、データ「１」、データ「０」、制御レジスタ
１０１からのデータＡＤＭＰＸ、およびゲート６０６を
介して入力するデータＬＦＯが入力する。セレクタＢ６
０３には、データ「０」、データＰＩＴ２、ラッチ６１
２，６１３からのデータ、１４ビットダウンシフタ６１
０からのデータ、およびラッチ６１４からのデータが入
力する。

【００４７】ＡＤＭＰＸは、各タイムスロットごとに必
要なデータを制御レジスタ１０１から読み出したもので
ある。ＬＦＯは、不図示の低周波発振器から出力される
データである。ＰＩＴ２は、後述する図８の波形演算部
１０４内の可変シフタ８０９からの出力である。

【００４８】図７は、図６のアドレス発生部１０２のタ
イミングチャートを示す。縦に引かれた点線により区切
られた各区間が１クロックのタイムスロットを示す。図
７は、１ＤＡＣ周期７６８クロック（２４クロック×時
分割３２チャンネル）動作のうちの１チャンネル分を取
り出した図である。１チャンネル分の２４クロックの各
区間には順にスロット番号（０から２３）を付ける。図
７では、０，４，８，１２，１６，２０のスロット番号
が記載してある。なお、このクロック図は複数の処理の
時分割の様子を示したものであり、各ブロックにおける
処理の遅れは省略されている。

【００４９】行７０１に示す１，２，３，…，１０の数
字が記載されたスロットおよびその下の行７０２に示す
１１，１２の数字が記載されたスロットは、１チャンネ
ル分の波形メモリアドレス発生の動作を行なうタイムス
ロットを示している。また、それらの数字は下記の処理
番号に対応している。例えば、スロット番号０の位置に
は「１」と記載されており、スロット番号２の位置には
「２」と記載されているが、これはスロット番号０のス
ロットで下記の処理番号１の処理を行ない、スロット番
号２のスロットで下記の処理番号２の処理を行なうとい
うことを示している。なお、行７０２は行７０１の下に
記載しているが、実際には当該チャンネルに関する処理
番号１〜１０の処理を行７０１に示すスロットで実行し
た後、次のチャンネルの行７０２に示すスロットで処理
番号１１，１２の処理を行なっている。

【００５０】波形メモリアドレス発生に係る処理番号１
〜１２の処理を下記に示す。

【００５１】１．処理番号１では、セレクタＡ６０２は
ゲート６０６からの入力データを選択出力し、セレクタ
Ｂ６０３はデータ「０」を選択出力する。加減算器６０
１は、これらのデータを加算する。加算結果ＵＤは、２
クロック後に出力され、次の処理番号２で使われること
になる。処理番号１において、ゲート６０６が開いてい
れば、ＬＦＯ＋０を計算することになる。ゲート６０６
が閉じていれば、０＋０を計算することになる。ゲート
６０６の制御については後述する。

【００５２】２．処理番号２では、上記処理番号１の加
算結果ＵＤが加減算器６０１から出力される。このとき
１ビットダウンシフタ６０７は入力データの１ビットダ
ウンシフトを行ない、１４ビットダウンシフタ６１０は
シフトを行なわず入力データをそのまま出力するように
なっている。したがって、処理番号１の加算結果ＵＤを
１ビットダウンシフトしたデータがセレクタＢ６０３に
入力する。また、このときセレクタＡ６０２はゲート６
０６からの入力データを選択出力し、セレクタＢ６０３
は処理番号１の加算結果ＵＤを１ビットダウンシフトし
たデータを選択出力する。加減算器６０１は、これらの
データを加算する。加算結果は、２クロック後に出力さ
れ、次の処理番号３で使われることになる。以上より、
処理番号２において、ゲート６０６が開いていれば、Ｌ
ＦＯ＋ＵＤ↓１を計算することになる。ＵＤ↓１は、デ
ータＵＤを１ビットダウンシフトしたデータを示す。

【００５３】３．処理番号３は、処理番号１の結果の代
わりに処理番号２の結果を用いること以外は処理番号２
と同じ処理である。すなわち、処理番号３において、ゲ
ート６０６が開いていれば、ＬＦＯ＋ＵＤ↓１を計算す
ることになる。

【００５４】以上の処理番号１〜３は、後述する処理番
号４の処理でピッチ（周波数ナンバ）ＰＩＴ０に加算す
る値を算出する処理である。ピッチＰＩＴ０は周波数リ
ニアのデータであるため、そのまま累算して求めたアド
レスで発音すると、聴感上のずれが生じる。そこで、ピ
ッチに応じて（具体的には、ピッチの所定の上位ビット
に応じて処理番号１〜３におけるゲート６０６の開閉を
制御して）処理番号１〜３の結果をピッチＰＩＴ０に加
算して、スケーリングするようにしている。

【００５５】例えば、ゲート６０６を処理番号１で開き
処理番号２，３で閉じるようにすれば、処理番号３の処
理結果は、ＬＦＯを２ビットダウンシフトした値、すな
わちＬＦＯ／４となる。また、ゲート６０６を処理番号
２で開き処理番号１，３で閉じるようにすれば、処理番
号３の処理結果は、ＬＦＯを１ビットダウンシフトした
値、すなわちＬＦＯ／２となる。また、ゲート６０６を
処理番号３で開き処理番号１，２で閉じるようにすれ
ば、処理番号３の処理結果はＬＦＯ自体となる。このよ
うに処理番号１〜３におけるゲート６０６の開閉を制御
して得た値をピッチＰＩＴ０に加算してスケーリングす
る。

【００５６】４．処理番号４では、セレクタＡ６０２は
入力データＡＤＭＰＸを選択出力し、セレクタＢ６０３
は処理番号３の結果であるデータＵＤを選択出力する
（ダウンシフタ６０７，６１０は何れもスルー（入力デ
ータをそのまま出力）する）。このときの入力データＡ
ＤＭＰＸは、制御レジスタからのピッチＰＩＴ０であ
る。加減算器６０１は、ＡＤＭＰＸ（ＰＩＴ０）＋ＵＤ
を計算し出力する。なお、ＡＤＭＰＸ（ＰＩＴ０）は、
時分割の各タイムスロットで種々のデータがＡＤＭＰＸ
として入力するが、この時点ではＰＩＴ０が入力するこ
とを示す。以下でも時分割で種々のデータが入力する信
号については同様に表記する。

【００５７】上記加算結果は、２クロック後に加減算器
６０１から出力され１ビットダウンシフタ６０７に入力
するが、その時点では１ビットダウンシフタ６０７はシ
フトを行なわず入力データをそのまま出力するようにな
っている。１ビットダウンシフタ６０７をスルーした加
算結果は、ラッチ６０９にラッチされ、ピッチデータＰ
ＩＴ１として出力される。ピッチデータＰＩＴ１は、後
述する図８の波形演算部１０４内のセレクタＧ８０８に
入力し、可変シフタ８０９でオクターブ分のシフトを行
ない、ピッチデータＰＩＴ２として出力される。これ
は、ピッチＰＩＴ０，ＰＩＴ１はオクターブ内のピッチ
を示すデータであるので、オクターブ分のシフトを行な
う必要があり、そのシフトを波形演算部１０４で行なう
ようにしたものである。ピッチデータＰＩＴ２は、次の
処理番号５のタイミングでセレクタＢ６０３に入力す
る。

【００５８】５．処理番号５では、セレクタＡ６０２は
ＡＲＡＭ（図４）１１４の現アドレス下位ＡＤＬを選択
出力し、セレクタＢ６０３は上記ピッチデータＰＩＴ２
を選択出力する。合成器６０５は、ＡＲＡＭ１１４の現
アドレス下位ＡＤＬをスルーするように制御される。ま
た、ピッチデータＰＩＴ２は、この時点で波形演算部１
０４から出力されるようになっている。なお、ＡＲＡＭ
１１４の現アドレス上位ＡＤＨと下位ＡＤＬの初期値
（すなわち、波形メモリの読み出しスタートアドレス）
は、ＣＰＵ２０４が音源部２０７に発音開始を指示する
際に、ＣＰＵ２０４から直接ＡＲＡＭ１１４に書き込ま
れる（後述する図１４（ｂ）のステップＳ１３）。

【００５９】加減算器６０１は、ＡＲＡＭ（ＡＤＬ）＋
ＰＩＴ２を計算し、２クロック後に加算結果を出力す
る。これがピッチ（周波数ナンバ）の累算を行なう部分
である。この加算結果は、ＡＲＡＭ１１４の現アドレス
下位ＡＤＬに再び格納されるとともに、１ビットダウン
シフタ６０７に入力する。

【００６０】６．処理番号６では、上記処理番号５の加
算結果が１ビットダウンシフタ６０７に入力するが、こ
のとき１ビットダウンシフタ６０７はシフトを行なわず
入力データをそのまま出力し、１４ビットダウンシフタ
６１０は１４ビットのダウンシフトを実行するようにな
っている。したがって、処理番号５の加算結果ＵＤは、
１４ビットダウンシフトされ（データＵＤ↓１４と表記
する）、セレクタＢ６０３に入力する。セレクタＢ６０
３は、このデータＵＤ↓１４を選択出力する。また、セ
レクタＡ６０２はＡＲＡＭ１１４の現アドレス上位ＡＤ
Ｈを選択出力する。したがって、加減算器６０１は、Ａ
ＲＡＭ（ＡＤＨ）＋ＵＤ↓１４を計算し、２クロック後
に加算結果を出力する。この加算は、処理番号５におけ
る累算の結果、現アドレス下位ＡＤＬから上位にあふれ
た分を上位ＡＤＨに加える処理である。この加算結果Ｕ
Ｄは、ＡＲＡＭ１１４の現アドレス上位ＡＤＨに再び格
納されるとともに、ダウンシフタ６０７，６１０をスル
ーしてセレクタＢ６０３に入力し、さらにラッチ６１２
にラッチされる。

【００６１】次の処理番号７〜１０の処理は、ループ部
の処理である。この実施例において、波形メモリ２０８
上の波形データは、アタック部とそれに引き続くループ
部とから構成されており、アドレス発生処理では、ルー
プ部の先頭位置（すなわちアタック部の最終位置）をア
ドレス０の基準としている。したがって、発音開始時に
ＡＲＡＭ１１４の現アドレスに設定される初期値（アタ
ック部の先頭を示すアドレス）は負数となる。ループ部
の先頭位置が基準（アドレス０）だからである。

【００６２】以上より、処理番号６の加算結果が負数で
あるときは、アタック部のアドレスを発生しているとい
うことが分かる。加算結果が負数かどうかは、サインフ
ラグなどにより知ることができるから、処理番号６の加
算の後、現在発生しているアドレスがアタック部のアド
レスかループ部のアドレスかは判別できる。アタック部
のアドレスであるときは、処理番号６までの処理により
アドレスの整数部と小数部はＡＲＡＭ１１４に格納され
ているから（さらに整数部はラッチ６１２にラッチされ
ている）、以下の処理番号７〜１０の処理は行なわず、
処理番号１１，１２を行なう。ループ部のアドレスであ
るときは、処理番号７〜１０を行ない、引き続き処理番
号１１，１２を行なう。

【００６３】７．処理番号７では、セレクタＡ６０２は
入力データＡＤＭＰＸを選択出力し、セレクタＢ６０３
は処理番号６の結果であるデータＵＤを選択出力する
（ダウンシフタ６０７，６１０は何れもスルー）。デー
タＵＤは、アドレスの整数部である。このときの入力デ
ータＡＤＭＰＸは、制御レジスタからのマイナスループ
レングス「−ＬＬ」である。ループレングスＬＬとは読
み出すべき波形データのループ部のデータ長を示し、マ
イナスループレングス「−ＬＬ」はループレングスＬＬ
にマイナスを付けて負数にしたものである。したがっ
て、加減算器６０１は、ＡＤＭＰＸ（−ＬＬ）＋ＵＤを
計算し、２クロック後に加算結果を出力する。加算結果
は、合成部６０５に入力する。合成部６０５は、その加
算結果（アドレス整数部）とＡＲＡＭ１１４の現アドレ
ス下位ＡＤＬとを結合して、セレクタＡ６０２に入力す
るようにする。

【００６４】この処理番号７における加算でキャリーが
発生したとき（すなわち加算結果が負数であるとき）は
算出したアドレスＵＤの位置が未だループ部内部である
ことになり、キャリーが発生しなかったとき（すなわち
加算結果が正数であるとき）は算出したアドレスＵＤの
位置がループ部を超えたということになる。そこで、キ
ャリーが発生したときは以下の処理番号８〜１０の処理
は行なわず、処理番号１１，１２を行なう。キャリーが
発生しなかったときは、ループ部の先頭付近のアドレス
に戻るために、以下の処理番号８〜１０を行なう。

【００６５】８．処理番号８では、セレクタＡ６０２は
合成部６０５のデータを選択出力し、セレクタＢ６０３
はデータ「０」を選択出力する。加減算器６０１は、
（合成部６０５のデータ）＋０を計算し、２クロック後
に加算結果を出力する。この処理は、次の処理番号９で
合成部６０５のデータをセレクタＢ６０３に戻すために
行なうものである。

【００６６】９．処理番号９では、セレクタＡ６０２は
入力データＡＤＭＰＸを選択出力し、セレクタＢ６０３
は処理番号８の結果であるデータＵＤを選択出力する
（ダウンシフタ６０７，６１０は何れもスルー）。この
データＵＤは、合成部６０５からのデータである。ま
た、このときの入力データＡＤＭＰＸは、補正用のデー
タＬＦＲである。加減算器６０１は、ＡＤＭＰＸ（ＬＦ
Ｒ）＋ＵＤを計算し、２クロック後に加算結果を出力す
る。この加算結果は、ＡＲＡＭ１１４の現アドレス下位
ＡＤＬに再び格納されるとともに、１ビットダウンシフ
タ６０７に入力する。

【００６７】本処理番号９により、ループ部の先頭付近
の戻りアドレス（小数部も含む）が算出されることにな
る。その戻りアドレスの小数部は、直接ＡＲＡＭ１１４
の現アドレス下位ＡＤＬに格納される。なお、合成部６
０５からのデータはループ部の先頭付近のアドレスにな
っているはずであるが、それにさらにＬＦＲを加算する
のは１アドレスの中の微妙な戻り位置（小数部）を調整
するためである。ＬＦＲを加算することにより精密なル
ープを行なうようにしている。

【００６８】１０．処理番号１０では、上記処理番号９
の加算結果が１ビットダウンシフタ６０７に入力する
が、このとき１ビットダウンシフタ６０７はシフトを行
なわず入力データをそのまま出力し、１４ビットダウン
シフタ６１０は１４ビットのダウンシフトを実行するよ
うになっている。したがって、処理番号９の加算結果Ｕ
Ｄ（戻りアドレス）は、１４ビットダウンシフトされて
セレクタＢ６０３に入力する。セレクタＢ６０３はこの
１４ビットダウンシフトされたデータＵＤ↓１４を選択
出力する。このデータが、ループ部の先頭付近の戻りア
ドレス（整数部）である。また、セレクタＡ６０２はデ
ータ「０」を選択出力する。したがって、加減算器６０
１は、０＋ＵＤ↓１４を計算し、２クロック後に加算結
果を出力する。この加算結果（戻りアドレスの整数部）
は、ＡＲＡＭ１１４の現アドレス上位ＡＤＨに格納され
るとともに、ラッチ６１２にラッチされる。

【００６９】１１．処理番号１１を行なう時点では、既
にラッチ６１２にアドレス整数部が格納されている。ま
た、処理番号１１では、セレクタＡ６０２は入力データ
ＡＤＭＰＸを選択出力し、セレクタＢ６０３はラッチ６
１２のデータを選択出力する。このときの入力データＡ
ＤＭＰＸは、波形データのアドレス基準値ＷＡＤであ
る。加減算器６０１は、ＡＤＭＰＸ（ＷＡＤ）＋ラッチ
６１２を計算し、２クロック後に加算結果を出力する。

【００７０】上述したようにアドレス発生処理では便宜
上ループ部の先頭位置をアドレス０の基準として処理を
行なっているが、波形データは実際には波形メモリ２０
８の所定のアドレスに格納されている。そこで、波形デ
ータのアドレス基準値ＷＡＤ（当該波形データのループ
部先頭位置の波形メモリ上でのアドレス）を加算して、
読み出しアドレスを波形メモリ上のアドレスに変換す
る。

【００７１】上記加算結果は、ラッチ６１４に格納され
るとともに（ダウンシフタ６０７，６１０は何れもスル
ー）、波形メモリアドレス発生器６１１を介して波形メ
モリ２０８へのアドレスＷＭＤとして出力される。波形
メモリアドレス発生器６１１は、読み出しアドレスを、
実際にメモリをアクセスする際に必要なローアドレスと
カラムアドレスに変換する機能を果たす。

【００７２】１２．処理番号１２では、セレクタＡ６０
２はデータ「１」を選択出力し、セレクタＢ６０３はラ
ッチ６１４のデータを選択出力する。加減算器６０１
は、１＋ラッチ６１４のデータを計算し、２クロック後
に加算結果を出力する。これは、２点補間を行なうため
に、処理番号１１で得たアドレスの次のアドレスを算出
するものである。加算結果は、ラッチ６１４に格納され
るとともに（ダウンシフタ６０７，６１０は何れもスル
ー）、波形メモリアドレス発生器６１１を介して波形メ
モリへのアドレスＷＭＤとして出力される。なお、小数
部すなわちＡＲＡＭ１１４の現アドレス下位ＡＤＬは、
適当なタイミングでラッチ６０４にラッチされ、補間用
小数部ＦＲＡＣとして出力される。さらに、減算器６１
５により１−ＦＲＡＣが計算され出力される。

【００７３】本実施例は補間方式として２点の直線補間
を採用したが、例えば４点補間を行なう場合には、引き
続き処理番号１３，１４で処理番号１２と同じ処理を行
なえば、処理番号１２で得たアドレスの次および次の次
のアドレスを順次出力するようにできる。

【００７４】また、波形メモリに記憶された波形が圧縮
されている場合、圧縮波形のサンプルを飛ばし読みする
と元の波形がデコードできないので、２サンプルを供給
するために、２以上のサンプルを読み出す場合もある。
さらに、長いビットの波形サンプル（例えば、１６ビッ
ト）が２アドレスにまたがって記憶されている場合は、
連続する４アドレスを読み出すことにより、直線補間に
必要な２サンプルが再生できる。

【００７５】以上の波形メモリアドレス発生に係る処理
の概要を下記に式のみで処理番号別に示す。

【００７６】１．ＬＦＯ＋０→ＵＤ２．ＬＦＯ＋ＵＤ↓１→ＵＤ３．ＬＦＯ＋ＵＤ↓１→ＵＤ４．ＡＤＭＰＸ（ＰＩＴ０）＋ＵＤ→ＰＩＴ１５．ＡＲＡＭ（ＡＤＬ）＋ＰＩＴ２→ＵＤ，ＡＲＡＭ
（ＡＤＬ）６．ＡＲＡＭ（ＡＤＨ）＋ＵＤ↓１４→ＵＤ，ＡＲＡＭ
（ＡＤＨ），ラッチ６１２７．ＡＤＭＰＸ（−ＬＬ）＋ＵＤ→合成器（ＡＲＡＭ
（ＡＤＬ）と合成）８．（合成器＋０→ＵＤ）９．（ＡＤＭＰＸ（ＬＦＲ）＋ＵＤ→ＵＤ，ＡＲＡＭ
（ＡＤＬ））１０．（０＋ＵＤ↓１４→ＡＲＡＭ（ＡＤＨ），ラッチ
６１２）…処理番号８〜１０は、処理番号７でキャリー
非発生時のみ１１．ＡＤＭＰＸ（ＷＡＤ）＋ラッチ６１２→ラッチ６
１４，ＷＭＡ１２．１＋ラッチ６１４→ラッチ６１４，ＷＭＡ（１３．１＋ラッチ６１４→ラッチ６１４，ＷＭＡ）（１４．１＋ラッチ６１４→ラッチ６１４，ＷＭＡ）

【００７７】次に、遅延用ＤＲＡＭアドレス発生につい
て説明する。図７の行７０３に示す１，２，…，６の数
字が記載されたスロットは、遅延用ＤＲＡＭ２０９の書
き込み／読み出しアドレス発生処理を行なうスロットを
示している。また、それらの数字は下記の処理番号に対
応している。以下、遅延用ＤＲＡＭアドレス発生に係る
処理番号１〜６の処理について説明する。

【００７８】１．処理番号１では、セレクタＡ６０２は
データ「１」を選択出力し、セレクタＢ６０３はラッチ
６１３のデータを選択出力する。加減算器６０１は、ラ
ッチ６１３のデータ−１を計算する。計算結果は再びラ
ッチ６１３に格納される（ダウンシフタ６０７，６１０
は何れもスルー）。

【００７９】ラッチ６１３は、ＤＳＰ（波形演算部１０
４が波形データに効果付与するためのエフェクト演算を
行なうとき、これを単にＤＳＰと呼ぶものとする）の基
準カウント値を格納するラッチである。ＤＳＰは所定の
ステップ数のマイクロプログラムを繰り返し実行するル
ープ処理を行なうが、その１回のループの時間が１ＤＡ
Ｃサイクルに一致するようになっている。基準カウント
値はＤＳＰが遅延用ＤＲＡＭ２０９にアクセスするとき
の基準アドレスになるが、この基準カウント値は上記の
ループ処理が１回終わるごとにカウントダウンされる。
処理番号１ではそのカウントダウンの処理を行なう。１
ＤＡＣサイクルに１回カウントダウンすればよいから、
本処理番号１の処理は、１ＤＡＣサイクルのうちの何れ
かのタイミングで１回実行される。なお、基準カウント
値の初期値は、このアドレス発生部１０２が動作を開始
した時点で、あるいは基準カウント値が０に至った１Ｄ
ＡＣサイクルの次の１ＤＡＣサイクルで、ラッチ６１３
に外部からセットするようになっている。

【００８０】２．処理番号２では、セレクタＡ６０２は
ＡＲＡＭ１１４の遅延量ＤＬ１を選択出力し（合成器６
０５はスルーする）、セレクタＢ６０３はラッチ６１３
の基準カウント値を選択出力する。加減算器６０１は、
基準カウント値＋ＤＬ１を計算し、２クロック後に加算
結果を出力する。基準カウント値は、処理番号１で説明
したように１ＤＡＣサイクルごとにカウントダウンされ
ていくから、基準カウント値＋ＤＬ１は、現時点から遅
延量ＤＬ１以前のアドレスを示すことになる。したがっ
て、本処理番号２により遅延量ＤＬ１だけ遅延したアド
レスが生成される。加減算器６０１の加算結果は、ダウ
ンシフタ６０７，６１０をスルーしてセレクタＢ６０３
に入力し、次の処理番号３の処理で使用される。なお、
基準カウント値＋ＤＬ１の計算結果が遅延用ＤＲＡＭ２
０９の最終アドレスを越えることは考慮する必要が無い
ように、遅延用ＤＲＡＭ２０９のメモリサイズは１Ｍビ
ットや４Ｍビットなどに合せてある。すなわち、加算結
果の所定の上位ビットを捨てればよいようになってい
る。

【００８１】３．処理番号３では、セレクタＡ６０２は
ゲート６０６からの入力データを選択出力し、セレクタ
Ｂ６０３は処理番号２の加算結果ＵＤ（遅延量ＤＬ１だ
け遅延したアドレス）を選択出力する。ゲート６０６は
開くように制御されるので、加減算器６０１は、ＬＦＯ
＋ＵＤを計算する。ＬＦＯを加算するのは、変調をかけ
るためである。ＬＦＯは、このタイミングで不図示の低
周波発振器から出力される低周波信号である。加算結果
は、ダウンシフタ６０７をスルーし、ＤＲＡＭアドレス
発生器６０８を介して、遅延用ＤＲＡＭ２０９の書き込
み／読み出しアドレスＤＭＡとして出力される。ＤＲＡ
Ｍアドレス発生器６０８は、算出したアドレスを、実際
にメモリをアクセスする際に必要なローアドレスとカラ
ムアドレスに変換する機能を果たす。

【００８２】４．処理番号４は遅延用ＤＲＡＭをクリア
する場合にのみ実行される処理であるので後述する。

【００８３】５，６．処理番号５および６は上記処理番
号２および３の処理と同様である。ただし、遅延量ＤＬ
１の代わりに遅延量ＤＬ２を用いる。すなわち、処理番
号５でその基準カウント値に遅延量ＤＬ２を加算し、処
理番号６でＬＦＯを加算して、遅延用ＤＲＡＭ２０９の
アドレスＤＭＡを出力する。

【００８４】なお、上記処理により２回の遅延アドレス
発生が行なえるが、そのアクセスは時分割３２チャンネ
ルの波形メモリアドレス発生処理とは無関係である。１
ＤＡＣサイクルは２４クロック×３２チャンネルである
から、１ＤＡＣサイクル中に６４回の遅延アドレス発生
を行なえるが、ここではその６４回のうちの適当な２回
で遅延アドレス発生を行なっている。その２回のアクセ
スの遅延量を指定するために、ＡＲＡＭ１１４に遅延量
ＤＬ１とＤＬ２を記憶している。

【００８５】以上の１〜３，５，６の処理は遅延したデ
ータをアクセスするための遅延用ＤＲＡＭアドレスの発
生処理であるが、これらを利用して遅延用ＤＲＡＭ２０
９をクリアするためのアドレス発生を行なうことができ
る。その場合は、処理番号４の処理を追加する。以下、
遅延用ＤＲＡＭ２０９をクリアするためのアドレス発生
処理について説明する。

【００８６】処理番号１〜３で上述の遅延用ＤＲＡＭア
ドレス発生処理と同じ処理を行なう。ただし、処理番号
１は、１ＤＡＣサイクルで１回のみ実行するのでなく、
１ＤＡＣサイクルの全チャンネルのスロット番号１のス
ロットで常に実行する。また、処理番号２では遅延量Ｄ
Ｌ１をデータ「０」とし、処理番号３ではＬＦＯをデー
タ「０」とする。さらに、処理番号４〜６でも同じ処理
を行なう。

【００８７】以上より、ラッチ６１３の基準カウント値
をカウントダウンし、その値を出力する処理を、全チャ
ンネルの処理番号１〜３と４〜６で行ない、ＤＲＡＭの
ベタのアドレス（アドレス最終値からアドレス０に向か
う）を出力する。このベタのアドレスで、ＤＲＡＭ２０
９の各アドレス位置をクリア（初期設定）する。なお、
ＤＲＡＭクリア用のアドレス発生を行なうときは、ラッ
チ６１３には初期値としてＤＲＡＭ２０９の最終アドレ
スを設定する。また、アドレス０を出力したらそこでア
ドレス発生の処理を終了する。

【００８８】以上の遅延用ＤＲＡＭアドレス発生に係る
処理の概要を下記に式のみで処理番号別に示す。

【００８９】１．（ラッチ６１３−１→ラッチ６１３）
…１ＤＡＣサイクルに１回またはＤＲＡＭクリア時２．ＡＲＡＭ（ＤＬ１）＋ラッチ６１３→ＵＤ３．ＬＦＯ＋ＵＤ→ＲＡＯＵＴ４．（ラッチ６１３−１→ラッチ６１３）…ＤＲＡＭク
リア時５．ＡＲＡＭ（ＤＬ２）＋ラッチ６１３→ＵＤ６．ＬＦＯ＋ＵＤ→ＲＡＯＵＴ

【００９０】次に、図１の波形演算部１０４について詳
しく説明する。図８は、波形演算部１０４のブロック構
成を示す。波形演算部１０４は、図１に示したＭＰＭ１
１１、ＴＲＡＭ１１２、ＣＲＡＭ１１３のほか、セレク
タＣ８０１、セレクタＤ８０２、ラッチ８０３、乗算器
８０４、セレクタＥ８０５、ＤＲＡＭインターフェース
（ＤＲＡＭＩ／Ｏ）８０６、セレクタＦ８０７、セレク
タＧ８０８、可変シフタ８０９、セレクタＨ８１０、セ
レクタＩ８１１、加減算器８１２、乗数発生器８１３、
指数発生器８１４、およびＤＲＡＭＩ／Ｏ８１５を備え
ている。波形演算部１０４は、時分割で動作し、セレク
タや乗算器、加減算器などは、各タイムスロットごとに
所定の動作を行なうように制御される。各タイムスロッ
トにおける各部の動作は、図９を参照して後述する。

【００９１】図８において、加減算器８０４は、１０ビ
ット×２４ビットの乗算器であり、セレクタＣ８０１の
選択出力データとセレクタＤ８０２の選択出力データと
を入力して乗算を実行する。この乗算器８０４では、乗
算の結果が出るまでに４クロック分の遅延（４Ｄ）があ
る。加減算器８１２は、２９ビットの加減算器であり、
セレクタＨ８１０の選択出力データとセレクタＩ８１１
の選択出力データとを入力して加算または減算を実行す
る。この加減算器８１２では、加減算の結果が出るまで
に４クロック分の遅延（４Ｄ）がある。

【００９２】図９は、図８の波形演算部１０４のタイミ
ングチャートを示す。図９および図８を参照して、各タ
イムスロットにおける波形演算部１０４の各部の動作を
説明する。図９の表記の仕方は図７と同様である。すな
わち図９は、１ＤＡＣ周期７６８クロック（２４クロッ
ク×時分割３２チャンネル）動作のうちの１チャンネル
分を取り出した図である。なお、１つの発音チャンネル
の演算は、最初の２４スロットの１５，１９番スロット
で補間演算、２番目の２４スロットの６，１０，１４，
１８，２２番スロットおよび３番目の２４スロットの２
番スロットでフィルタ演算、…のように複数の２４スロ
ットにまたがって実行される。

【００９３】行９０１に示す１，２の処理番号が記載さ
れたスロットは、当該チャンネルにおける波形データの
補間演算処理を行なうタイムスロットを示している。補
間演算処理の処理番号１，２の処理について説明する。

【００９４】１．処理番号１では、セレクタＣ８０１は
１−ＦＲＡＣを選択出力し、セレクタＤ８０２は波形デ
ータＷＡＶＥを選択出力する。１−ＦＲＡＣは、図６の
アドレス発生部１０２の減算器６１５から出力されるデ
ータであり、１から小数部ＦＲＡＣを減算したものであ
る。波形データＷＡＶＥは、アドレス発生部１０２から
出力された読み出しアドレスにしたがって波形メモリ２
０８から読み出された波形データである。

【００９５】上述したように、本実施例では２点補間を
行なうので、アドレス発生部１０２は２点のアドレスを
順次出力する（波形メモリアドレス発生の処理番号１１
と１２）が、ここでは始めに出力されるアドレス（波形
メモリアドレス発生の処理番号１１で出力されたアドレ
ス）により読み出された波形データがＷＡＶＥとして入
力する。乗算器８０４は、（１−ＦＲＡＣ）×ＷＡＶＥ
を計算し、４クロック後に計算結果ＭＰＹＯを出力す
る。

【００９６】セレクタＥ８０５は乗算器８０４の計算結
果ＭＰＹＯを選択出力し、セレクタＨ８１０はセレクタ
Ｅ８０５からのデータＭＰＹＯを選択出力するから、加
減算器８１２にはデータＭＰＹＯが入力する。このと
き、セレクタＩ８１１は、データ「０」を選択出力す
る。加減算器８１２は、ＭＰＹＯ＋０を計算し、４クロ
ック後に加算結果ＦＡＯを出力する。

【００９７】２．処理番号２では、セレクタＣ８０１は
ＦＲＡＣを選択出力し、セレクタＤ８０２は波形データ
ＷＡＶＥを選択出力する。ＦＲＡＣは、図６のアドレス
発生部１０２のラッチ６０４から出力される小数部デー
タＦＲＡＣである。波形データＷＡＶＥは、アドレス発
生部１０２から出力された読み出しアドレスにしたがっ
て波形メモリ２０８から読み出された波形データであ
り、特に２点のうちの後の波形データ（波形メモリアド
レス発生の処理番号１２で出力されたアドレスで読み出
した波形データ）である。乗算器８０４は、ＦＲＡＣ×
ＷＡＶＥを計算し、４クロック後に計算結果ＭＰＹＯを
出力する。

【００９８】セレクタＥ８０５は乗算器８０４の計算結
果ＭＰＹＯを選択出力し、セレクタＨ８１０はセレクタ
Ｅ８０５からのデータＭＰＹＯを選択出力するから、加
減算器８１２にはデータＭＰＹＯが入力する。このとき
セレクタＩ８１１は、上記処理番号１の処理結果である
加減算器８１２からのデータＦＡＯを選択出力する。加
減算器８１２は、ＭＰＹＯ＋ＦＡＯを計算し、４クロッ
ク後に加算結果ＮＯＵＴを出力する。この結果ＮＯＵＴ
が、２点の波形データを小数部ＦＲＡＣに基づいて直線
補間した結果である。

【００９９】補間結果の波形データＮＯＵＴは、図２の
矢印３１２に示したように外部に出力されて加工された
後に再び波形演算部１０４に戻り、フィルタ演算に用い
られる。具体的には、次のフィルタ演算の処理番号１で
セレクタＩ８１１への入力ＮＩＮに戻ってくる。なお、
補間結果をそのままフィルタ演算に渡す場合はＴＲＡＭ
１１２に補間結果を保持する領域を設けておき、そこに
格納して、フィルタ演算で必要なタイミングでＴＲＡＭ
１１２からセレクタＩ８１１に入力するようにすればよ
い。

【０１００】以上の補間演算処理の概要を下記に式のみ
で処理番号別に示す。

【０１０１】１．（１−ＦＲＡＣ）×ＷＡＶＥ→ＭＰＹＯＭＰＹＯ＋０→ＦＡＯ２．ＦＲＡＣ×ＷＡＶＥ→ＭＰＹＯＭＰＹＯ＋ＦＡＯ→ＮＯＵＴ

【０１０２】図９の行９０２に示す１〜６の処理番号が
記載されたスロットは、当該チャンネルにおける波形デ
ータのフィルタ演算処理を行なうタイムスロットを示し
ている。フィルタ演算処理の処理番号１〜６の処理につ
いて説明する。

【０１０３】１．処理番号１では、セレクタＣ８０１は
データＭＯＤを選択出力し、セレクタＤ８０２はＴＲＡ
Ｍ１１２のフィルタ演算用遅延データＤ１を選択出力す
る。このときの入力データＭＯＤは、制御レジスタから
のデータ「−ｑ」である。ｑはフィルタ演算におけるフ
ィルタリング特性を規定するパラメータである。乗算器
８０４は、ＭＯＤ（−ｑ）×ＴＲＡＭ（Ｄ１）を計算
し、計算結果ＭＰＹＯを出力する。なお、ＭＯＤ（−
ｑ）は、時分割の各タイムスロットで種々のデータがＭ
ＯＤとして入力するが、この時点では−ｑが入力するこ
とを示している。また、ＴＲＡＭ（Ｄ１）は、図５に示
したＴＲＡＭ１１２のうちデータＤ１を用いることを示
している。以下でも同様に表記する。

【０１０４】上記乗算結果ＭＰＹＯは、４クロック後に
乗算器８０４から出力されセレクタＥ８０５に入力する
が、その時点ではセレクタＥ８０５は乗算結果ＭＰＹＯ
を選択出力し、セレクタＨ８１０は該セレクタＥ８０５
からの入力を選択出力する。したがって、この乗算結果
ＭＰＹＯが加減算器８１２に入力する。一方、セレクタ
Ｉ８１１は入力データＮＩＮ（上述した補間演算の結果
ＮＯＵＴを外部で加工して戻ってきたデータ）を選択出
力するから、加減算器８１２のもう一方の入力はＮＩＮ
である。加減算器８１２は、ＭＰＹＯ＋ＮＩＮを計算
し、４クロック後に加算結果ＦＡＯを出力する。この加
算結果ＦＡＯは次の処理番号２で使用される。

【０１０５】２．処理番号２では、セレクタＣ８０１は
データ「−１」を選択出力し、セレクタＤ８０２はＴＲ
ＡＭ１１２のフィルタ演算用遅延データＤ２を選択出力
する。乗算器８０４は、−１×ＴＲＡＭ（Ｄ２）を計算
し、計算結果ＭＰＹＯを出力する。上記乗算結果ＭＰＹ
Ｏは、４クロック後に乗算器８０４から出力されセレク
タＥ８０５に入力するが、その時点ではセレクタＥ８０
５は乗算結果ＭＰＹＯを選択出力し、セレクタＨ８１０
は該セレクタＥ８０５からの入力を選択出力する。した
がって、この乗算結果ＭＰＹＯが加減算器８１２に入力
する。

【０１０６】一方、セレクタＩ８１１は処理番号１の結
果ＦＡＯを選択出力する。したがって、加減算器８１２
は、ＭＰＹＯ＋ＦＡＯを計算し、４クロック後に加算結
果を出力する。この加算結果は、ＴＲＡＭ１１２のテン
ポラリエリアＸに書き込まれ、処理番号４で使用され
る。テンポラリエリアＸは、遅延データＤ１の格納領域
を用いて差し支えないので、ここでは該領域を用いてい
る。

【０１０７】３．処理番号３では、セレクタＩ８１１は
ＴＲＡＭ１１２のフィルタ演算用遅延データＤ１を選択
出力し、セレクタＨ８１０はデータ「０」を選択出力す
る。加減算器８１２は、ＴＲＡＭ（Ｄ１）＋０を計算
し、加算結果ＦＡＯを４クロック後に出力する。これは
フィルタ演算用遅延データＤ１を次の処理番号４で使用
するためにタイミングを合せるための処理である。

【０１０８】また本処理番号３のスロットでは、上記の
フィルタ演算ための処理以外に、図６の波形メモリアド
レス発生処理の処理番号４で説明したように、１オクタ
ーブ内でのピッチを示すピッチデータＰＩＴ１をシフト
して、オクターブ分も合せたピッチデータＰＩＴ２とし
て出力する処理を行なっている。具体的には、まずセレ
クタＣ８０１はデータＭＯＤを選択出力する。このとき
データＭＯＤとして、オクターブ分のシフト量を示すオ
クターブデータＯＣＴ（ＭＯＤの上位５ビット）が入力
している。セレクタＦ８０７は、セレクタＣ８０１が選
択出力するデータＭＯＤの上位５ビット、すなわちオク
ターブデータＯＣＴを選択出力する。セレクタＧ８０８
はピッチデータＰＩＴ１を選択出力するから、可変シフ
タ８０９には、セレクタＧ８０８からピッチデータＰＩ
Ｔ１が入力し、セレクタＦ８０７からオクターブデータ
ＯＣＴが入力することになる。可変シフタ８０９は、ピ
ッチデータＰＩＴ１をオクターブデータＯＣＴだけシフ
トし、シフト結果（オクターブ分を含むピッチデータＰ
ＩＴ２）を出力する。このピッチデータＰＩＴ２が、図
６の波形メモリアドレス発生処理の処理番号５で使用さ
れる。

【０１０９】４．処理番号４では、セレクタＣ８０１は
エンベロープ発生器１０６からのデータＥＧＯＵＴを選
択出力し、セレクタＤ８０２はＴＲＡＭ１１２のテンポ
ラリエリアＸからのデータ（処理番号２で設定）を選択
出力する。ＥＧＯＵＴとしてはフィルタ演算における周
波数特性を規定するパラメータＫが入力する。乗算器８
０４は、ＥＧＯＵＴ（Ｋ）×ＴＲＡＭ（Ｘ）を計算し、
計算結果ＭＰＹＯを出力する。上記乗算結果ＭＰＹＯ
は、４クロック後に乗算器８０４から出力されセレクタ
Ｅ８０５に入力するが、その時点ではセレクタＥ８０５
は乗算結果ＭＰＹＯを選択出力し、セレクタＨ８１０は
該セレクタＥ８０５からの入力を選択出力する。したが
って、この乗算結果ＭＰＹＯが加減算器８１２に入力す
る。

【０１１０】一方、セレクタＩ８１１は、処理番号３の
結果ＦＡＯを選択出力する。したがって、加減算器８１
２は、ＭＰＹＯ＋ＦＡＯを計算し、４クロック後に加算
結果を出力する。この加算結果は、ＴＲＡＭ１１２のフ
ィルタ演算用遅延データＤ１に書き込まれる。

【０１１１】５．処理番号５では、セレクタＩ８１１は
ＴＲＡＭ１１２のフィルタ演算用遅延データＤ２を選択
出力し、セレクタＨ８１０はデータ「０」を選択出力す
る。加減算器８１２は、ＴＲＡＭ（Ｄ２）＋０を計算
し、加算結果ＦＡＯを４クロック後に出力する。これは
フィルタ演算用遅延データＤ２を次の処理番号６で使用
するためにタイミングを合せるための処理である。ま
た、本処理番号５のスロットでは、上記のフィルタ演算
ための処理以外の処理も行なっているが、ここでは省略
する。

【０１１２】６．処理番号６では、セレクタＣ８０１は
エンベロープ発生器１０６からのデータＥＧＯＵＴを選
択出力し、セレクタＤ８０２はＴＲＡＭ１１２のフィル
タ演算用遅延データＤ１を選択出力する。ＥＧＯＵＴと
してはフィルタ演算における周波数特性を規定するパラ
メータＫが入力する。乗算器８０４は、ＥＧＯＵＴ
（Ｋ）×ＴＲＡＭ（Ｄ１）を計算し、計算結果ＭＰＹＯ
を出力する。上記乗算結果ＭＰＹＯは、４クロック後に
乗算器８０４から出力されセレクタＥ８０５に入力する
が、その時点ではセレクタＥ８０５は乗算結果ＭＰＹＯ
を選択出力し、セレクタＨ８１０は該セレクタＥ８０５
からの入力を選択出力する。したがって、この乗算結果
ＭＰＹＯが加減算器８１２に入力する。

【０１１３】一方、セレクタＩ８１１は、処理番号５の
結果ＦＡＯを選択出力する。したがって、加減算器８１
２は、ＭＰＹＯ＋ＦＡＯを計算し、４クロック後に加算
結果を出力する。この加算結果は、ＴＲＡＭ１１２のフ
ィルタ演算用遅延データＤ２に書き込まれる。この書き
込みデータＤ２が、フィルタ演算の結果である。

【０１１４】以上のフィルタ演算処理の概要を下記に式
のみで処理番号別に示す。

【０１１５】１．ＭＯＤ（−ｑ）×ＴＲＡＭ（Ｄ１）→ＭＰＹＯＭＰＹＯ＋ＮＩＮ→ＦＡＯ２．（−１）×ＴＲＡＭ（Ｄ２）→ＭＰＹＯＭＰＹＯ＋ＦＡＯ→ＴＲＡＭ（Ｘ）３．（ＰＩＴ１をＭＯＤ（ＯＣＴ）に応じてシフト→Ｐ
ＩＴ２）ＴＲＡＭ（Ｄ１）＋０→ＦＡＯ４．ＥＧＯＵＴ（Ｋ）×ＴＲＡＭ（Ｘ）→ＭＰＹＯＭＰＹＯ＋ＦＡＯ→ＴＲＡＭ（Ｄ１）５．（その他の処理）ＴＲＡＭ（Ｄ２）＋０→ＦＡＯ６．ＥＧＯＵＴ（Ｋ）×ＴＲＡＭ（Ｄ１）→ＭＰＹＯＭＰＹＯ＋ＦＡＯ→ＴＲＡＭ（Ｄ２）

【０１１６】図１０は、上記フィルタ演算処理のアルゴ
リズムを示す。上記処理番号１は、遅延部１００７で遅
延したデータＤ１にｑを乗算し（１００９）、マイナス
を付けて、加算部１００１で入力データＮＩＮと加算す
る処理に相当する。処理番号２は、遅延部１００８で遅
延したデータＤ２にマイナスを付けて、加算部１００２
で加算部１００１の出力データに加算する処理に相当す
る。処理番号３と４は、加算部１００２の出力データに
エンベロープ発生器１０６からのパラメータＫを乗算
（１００３）し、遅延データＤ１と加算（１００４）す
る部分に相当する。処理番号５と６は、加算部１００４
の出力データにエンベロープ発生器１０６からのパラメ
ータＫを乗算（１００５）し、遅延データＤ２と加算
（１００６）する部分に相当する。

【０１１７】図９の行９０３に示す１〜６の処理番号が
記載されたスロットは、時分割チャンネル出力累算処理
を行なうタイムスロットを示している。この処理の処理
番号１〜７の処理について説明する。

【０１１８】０．処理番号１〜７の前処理として、未使
用スロットを使ってＴＲＡＭ１１２の遅延データＤ２、
すなわち上記フィルタ演算の結果データＤ２をラッチ８
０３にラッチしておく。

【０１１９】１．処理番号１では、セレクタＣ８０１は
データＥＧＯＵＴを選択出力し、セレクタＤ８０２はラ
ッチ８０３のデータを選択出力する。このときエンベロ
ープ発生器１０６から出力されるＥＧＯＵＴは、リバー
ブ用のエンベロープデータＥＧＲＥＶである。乗算器８
０４は、ＥＧＯＵＴ（ＥＧＲＥＶ）×ラッチ８０３のデ
ータを計算し、計算結果ＭＰＹＯを出力する。この乗算
結果ＭＰＹＯは、４クロック後に乗算器８０４から出力
されセレクタＥ８０５に入力するが、その時点ではセレ
クタＥ８０５は乗算結果ＭＰＹＯを選択出力し、セレク
タＨ８１０は該セレクタＥ８０５からの入力を選択出力
する。したがって、この乗算結果ＭＰＹＯが加減算器８
１２に入力する。

【０１２０】一方、セレクタＩ８１１はＴＲＡＭ１１２
のリバーブ用累算値ＲＥＶを選択出力する。なお、第１
チャンネルの処理のときに、ＴＲＡＭ１１２のリバーブ
用累算値ＲＥＶの領域はゼロクリアしておく。加減算器
８１２は、ＭＰＹＯ＋ＴＲＡＭ（ＲＥＶ）を計算し、４
クロック後に加算結果を出力する。この加算結果は、再
びＴＲＡＭ１１２のリバーブ用累算値ＲＥＶに格納され
る。以上のようにして、各チャンネルの波形データにリ
バーブ用エンベロープデータＥＧＲＥＶを乗算して累算
し、全チャンネルについて累算した結果を得る。累算結
果は、ＴＲＡＭ１１２のリバーブ用累算値ＲＥＶに格納
されていることになる。

【０１２１】以上の処理番号１の処理の概要を式で表す
と以下のようになる。

【０１２２】１．ＥＧＯＵＴ（ＥＧＲＥＶ）×フィルタ
演算結果データ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＲＥＶ）→ＴＲＡＭ（ＲＥＶ）

【０１２３】２〜７．処理番号２〜７の処理は、上記処
理番号１と同じである。ただし、ＥＧＯＵＴは、リバー
ブ用エンベロープデータＥＧＲＥＶの代わりに、それぞ
れ、ドライＬ用エンベロープデータＥＧＤＬ、ドライＲ
用エンベロープデータＥＧＤＲ、コーラスＬ用エンベロ
ープデータＥＧＣＨＬ、コーラスＲ用エンベロープデー
タＥＧＣＨＲ、バリエーションＬ用エンベロープデータ
ＥＧＶＡＬ、およびバリエーションＲ用エンベロープデ
ータＥＧを用いる。これらのエンベロープデータは、そ
れぞれ処理番号２〜７のタイミングでエンベロープ発生
器１０６から出力される。また、ＴＲＡＭ１１２内の累
算値を格納する領域は、リバーブ用累算値ＲＥＶの代わ
りに、それぞれ、ドライＬ用累算値ＤＬ、ドライＲ用累
算値ＤＲ、コーラスＬ用累算値ＣＨＬ、コーラスＲ用累
算値ＣＨＲ、バリエーションＬ用累算値ＶＡＬ、および
バリエーションＲ用累算値ＶＡＲの各領域を用いる。

【０１２４】すなわち、式で表すと以下のようになる。

【０１２５】２．ＥＧＯＵＴ（ＥＧＤＬ）×フィルタ演
算結果データ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＤＬ）→ＴＲＡＭ（ＤＬ）３．ＥＧＯＵＴ（ＥＧＤＲ）×フィルタ演算結果データ
→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＤＲ）→ＴＲＡＭ（ＤＲ）４．ＥＧＯＵＴ（ＥＧＣＨＬ）×フィルタ演算結果デー
タ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＣＨＬ）→ＴＲＡＭ（ＣＨＬ）５．ＥＧＯＵＴ（ＥＧＣＨＲ）×フィルタ演算結果デー
タ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＣＨＲ）→ＴＲＡＭ（ＣＨＲ）６．ＥＧＯＵＴ（ＥＧＶＡＬ）×フィルタ演算結果デー
タ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＶＡＬ）→ＴＲＡＭ（ＶＡＬ）７．ＥＧＯＵＴ（ＥＧＶＡＲ）×フィルタ演算結果デー
タ→ＭＰＹＯＭＰＹＯ＋ＴＲＡＭ（ＶＡＲ）→ＴＲＡＭ（ＶＡＲ）

【０１２６】図９の行９０４に示す○印が記載されたス
ロットは、波形演算部１０４によるエフェクト演算処理
を行なうタイムスロットを示している。波形演算部１０
４によるエフェクト演算処理は、従来のディジタル・シ
グナル・プロセッサ（ＤＳＰ）で行なわれていたエフェ
クト演算処理と同様の処理である。すなわち、ＭＰＭ１
１１（図１）のマイクロプログラムが１ステップずつ図
９の○印のスロットで読み出され、該マイクロプログラ
ムにより波形演算部１０４の各部が制御されてエフェク
ト演算動作を行なう。

【０１２７】具体的には、上記の時分割チャンネル出力
累算処理によりＴＲＡＭ１１２に７系統の累算値が設定
されているから、それらの累算値をセレクタＤ８０２を
介して乗算器８０４に入力し、ＣＲＡＭ１１３から係数
データＣＯＥＦを読み出してセレクタＣ８０１を介して
乗算器８０４に入力する。そして、乗算結果をセレクタ
Ｅ８０５およびセレクタＨ８１０を介して（あるいはセ
レクタＧ８０８を介して可変シフタ８０９でシフトし
て）、加減算器８１２に入力し加減算を行なう。加減算
器８１２のもう一方の入力としては、加減算器８１２の
出力、あるいはＴＲＡＭ１１２の累算値やエフェクト演
算用テンポラリデータを用いる。加減算の結果は、加減
算器８１２の入力側に戻したり、ＴＲＡＭ１１２とセレ
クタＤ８０２を介して乗算器８０４の入力側に戻すこと
ができる。さらに、加減算器８１２の計算結果に応じて
乗数発生部８１３で乗数ＹＭを発生し、セレクタＣ８０
１を介してその乗数ＹＭを乗算器８０４に入力すること
もできる。以上のようにして、従来のＤＳＰと同様にエ
フェクト演算を行なうことができる。

【０１２８】特に、この波形演算部１０４では、固定小
数点データと浮動小数点データとの相互の変換を行なえ
るように可変シフタ８０９を備えている。遅延用ＤＲＡ
Ｍ２０９に格納されるデータなどは浮動小数点データで
あるが、加減算は固定小数点データに施すからである。

【０１２９】例えば、セレクタＣ８０１に入力した係数
データＣＯＥＦが浮動小数点データであるときは、係数
データＣＯＥＦの指数部（上位５ビット）をセレクタＦ
８０７を介して可変シフタ８０９にシフト量として入力
し、係数データＣＯＥＦの仮数部（下位１０ビット）を
乗算器８０４に入力して乗算を行ない、乗算結果はセレ
クタＥ８０５およびセレクタＧ８０８を介して可変シフ
タ８０９に入力する。そして、可変シフタ８０９でその
乗算結果を係数データＣＯＥＦの指数部に応じてシフト
して固定小数点データに変換する。

【０１３０】また、遅延用ＤＲＡＭ２０９から読み出し
た浮動小数点データを固定小数点データに変換するとき
は、以下のようにする。まず、遅延用ＤＲＡＭ２０９か
らの読み出しは高速ページモードで４ビット×４回で行
なわれるので、ＤＲＡＭＩ／Ｏ８０６でそれらを結合し
て１６ビットの浮動小数点データに変換し、その指数部
ＥＸＰ１はセレクタＦ８０７を介して可変シフタ８０９
にシフト量として入力する。仮数部は、セレクタＧ８０
８を介して可変シフタ８０９に入力し、指数部ＥＸＰ１
に応じてシフトして固定小数点データに変換する。

【０１３１】一方、加減算器８１２からの固定小数点デ
ータの出力を浮動小数点データに変換するときは、以下
のようにする。まず、加減算器８１２からの固定小数点
データの出力を指数発生部８１４に入力する。指数発生
部８１４は、入力した固定小数点データから指数部ＥＸ
Ｐ２を求めるとともに、入力データをスルーしてセレク
タＧ８０８を介して可変シフタ８０９に入力するように
する。可変シフタ８０９は、その入力データを指数部Ｅ
ＸＰ２に応じてシフトアップし、仮数部を生成する。そ
の仮数部は可変シフタ８０９からＤＲＡＭＩ／Ｏ８１５
に入力し、また指数発生部８１４から指数部ＥＸＰ１
（これはＥＸＰ２の符号を変えたもの、すなわち−ＥＸ
Ｐ２である）がＤＲＡＭＩ／Ｏ８１５に入力する。ＤＲ
ＡＭＩ／Ｏ８１５は、入力した浮動小数点データを高速
ページモードで４ビット×４回でＤＲＡＭ２０９に書き
込む。

【０１３２】なお、エフェクト演算は、累算結果に対し
て施すもので、時分割３２チャンネルの処理とは関係が
ない。図９に示したように１チャンネル分の２４クロッ
ク分をみると、そのうちの６クロックでエフェクト演算
を行なう。具体的には、１ＤＡＣサイクルの全１９２ク
ロック（６クロック×３２）を用いて、１９２ステップ
分のマイクロプログラム動作を行ない、これにより７系
列の累算結果を入力して１つのエフェクト結果（図１１
の出力ＯＵＴ＿ＬとＯＵＴ＿Ｒ）を生成する。アドレス
発生部１０２では２４クロックで２回の遅延用ＤＲＡＭ
２０９のアドレス発生を行なうようになっていたから、
これをマイクロプログラム側からみると３ステップに１
回、遅延用ＤＲＡＭ２０９へのデータ書き込み／読み出
しができることになる。

【０１３３】図１１は、波形演算部１０４におけるエフ
ェクト演算により実現されるエフェクタの機能を表すブ
ロック図である。大きく分けて、リバーブ、コーラス、
およびバリエーション部がある。なお、エフェクト演算
の出力信号ＯＵＴ＿ＬおよびＯＵＴ＿Ｒは、図８のＴＲ
ＡＭ１１２から図３の出力制御部（パラレルシリアル変
換器）３１０に送出される。図１１のエフェクタにおけ
る複数の入力は、それぞれ、先に説明した累算値ＤＬ，
ＤＲ，…，ＶＡＲに１対１で対応しており、各入力には
各累算値の全発音チャンネルにわたる累算結果がサンプ
リング周期毎に入力される。また、図１１のバリエーシ
ョンのブロック中の４つの枠の記載、すなわちコーラス
（Ｃｈｏｒｕｓ）その他、フェーザー（Ｐｈａｓｅ
ｒ）、初期反射（ＥＲ）＋ディストーション（Ｄｉｓ
ｔ．）、リバーブ（Ｒｅｖｅｒｂ）＋ワウ（Ｗａｈ）
が、それぞれ、図１３のエフェクトプログラムの４つの
バリエーションＶＡ１，ＶＡ２，ＶＡ３，ＶＡ４と対応
している。

【０１３４】図１２は、波形演算部１０４の各部に送る
制御クロックを発生する波形演算部制御クロック発生部
の構成を示す。波形演算部制御クロック発生部は、タイ
ミング発生器１２０１、マイクロプログラム（ＭＰ）ア
ドレス発生回路１２０２、マイクロプログラムＲＯＭ１
１１（図１のＭＰＭ）、および制御クロックセレクタ１
２０４を備えている。

【０１３５】制御クロックセレクタ１２０４は、４スロ
ットに１回（すなわち、図９の行９０４に示した○印の
スロットで）マイクロプログラムＲＯＭ１１１から出力
されるマイクロプログラムを選択出力する。それ以外の
スロットでは、セレクタ１２０４によりタイミング発生
器１２０１に切換えて、音源としての動作をするための
各種の信号を出力する。タイミング発生器１２０１で
は、マイクロプログラムのアドレスのベースとなるカウ
ント値や、エフェクト演算以外の演算（補間演算、フィ
ルタ演算、出力累算演算）動作のための制御クロックを
発生する。

【０１３６】図１３は、マイクロプログラムＲＯＭ１１
１が格納しているエフェクトプログラムを示す。エフェ
クトは、図１１でも示したように、バリエーション、コ
ーラス、およびリバーブの３系統から構成される。バリ
エーションについては、４つの異なるプログラム１３０
１〜１３０４のうちから１つを選択可能になっている。

【０１３７】図１４（ａ）は、この実施例の電子楽器に
おけるメインルーチンのフローチャートである。この電
子楽器の電源がオンされると、ＣＰＵ２０４は、まずス
テップＳ１で各種の初期設定を行ない、ステップＳ２で
鍵処理を行なう。これは、鍵盤２０１の鍵操作を検出
し、その操作に応じた処理を行なうものである。ステッ
プＳ３では、パネルスイッチ処理を行なう。これは、パ
ネルスイッチ２０３の操作を検出し、その操作に応じた
処理を行なうものである。ステップＳ３の後、ステップ
Ｓ２に戻る。

【０１３８】図１４（ｂ）は、キーオンイベントルーチ
ンのフローチャートである。図１のステップＳ２の鍵処
理において鍵盤２０１の何れかの鍵が押下されると本キ
ーオンイベントルーチンが実行される。まず、ステップ
Ｓ１１で、発音すべき楽音の音色番号をレジスタＴＣ
に、ノート番号をレジスタＮＮに、それぞれセットす
る。ステップＳ１２では、発音チャンネルを割り当て
る。割当てた発音チャンネルのナンバはレジスタｉにセ
ットする。次に、ステップＳ１３で、音色番号ＴＣおよ
びノート番号ＮＮに応じた音色データを音源部２０７の
第ｉチャンネルの制御レジスタ１０１に書き込む。ステ
ップＳ１４では、ＡＲＡＭ１１４の第ｉチャンネルの現
アドレス下位ＡＤＬおよび上位ＡＤＨにスタートアドレ
スをセットする。次に、ステップＳ１５でＴＲＡＭ１１
２の第ｉチャンネルの遅延データＤ１，Ｄ２をクリアし
て、ステップＳ１６で制御レジスタのｉチャンネルにノ
ートオンを送出する。これにより、既に説明したような
動作による楽音の発生を開始する。

【０１３９】図１４（ｃ）は、エフェクト選択イベント
ルーチンのフローチャートである。図１のステップＳ３
のパネルスイッチ処理においてパネル上のエフェクト選
択スイッチが押下されると本エフェクト選択イベントル
ーチンが実行される。まず、ステップＳ２１で、ユーザ
が選択したエフェクトの番号をレジスタＥＮにセットす
る。次に、ステップＳ２２で現在発音されている音をミ
ュートし、ステップＳ２３で遅延用ＤＲＡＭ２０９、お
よびＴＲＡＭ１１２のテンポラリデータをクリアする。
ステップＳ２４では、選択されたエフェクトＥＮに基づ
いて、用いるべきバリエーションのマイクロプログラム
の選択情報ＶＡＬＳＥＬを設定する。このＶＡＬＳＥＬ
に応じて、図１３の４つの異なるプログラム１３０１〜
１３０４のうちから１つが決定される。次に、ステップ
Ｓ２５で係数メモリＣＲＡＭ１１３にエフェクトＥＮの
各ステップの係数を設定する。そして、ステップＳ２６
でミュートをオフする。

【０１４０】上記実施例によれば、波形演算部１０４に
よって各時分割チャンネルごとの補間処理やフィルタ演
算を行なうとともに、フィルタ演算の結果である各時分
割チャンネルの出力に対するチャンネル累算およびエフ
ェクト演算を波形演算部１０４によって時分割で行なう
ようにしている。各時分割チャンネルの出力は、ＴＲＡ
Ｍ１１２を介してチャンネル累算処理に受渡される。ま
た、チャンネル累算の結果は、やはりＴＲＡＭ１１２を
介してエフェクト演算処理に受渡される。したがって、
波形演算部内部でデータの受渡しが行なわれるので、波
形演算部回りの構成が単純化できる。

【０１４１】なお、本発明の構成でＦＭ方式の楽音合成
を行うこともできる。その場合、波形メモリには各オペ
レータの基本波形となる１周期分の波形データを記憶さ
せ、アドレス発生器の発生するアドレスを位相データと
して利用する。そして、波形演算部の出力する波形デー
タを、セレクタ６０２に入力データの１つとして供給
し、発生した該位相データに対するＦＭ変調演算を行
う。

【０１４２】また、遅延ＲＡＭを用いた遅延処理を、バ
リエーション、コーラス、リバーブ等のエフェクト処理
に以外に、物理モデル演算、回帰型演算等の楽音生成処
理や、櫛形フィルタ演算、補間フィルタ演算等のフィル
タ処理に適用しても良い。

【０１４３】

【発明の効果】本発明によれば、時分割チャンネル処
理、時分割チャンネル解除処理、およびサンプリング周
期処理を１つの波形演算手段で実行することができるの
で、全体の構成が簡単になる。また、簡単な構成で、チ
ャンネル毎に異なる効果付与処理を行なうことができ
る。チャンネル毎の波形データを、効果付与処理の異な
る機能ブロックに選択的に出力することができる。簡単
な構成で効果のバリエーションを広げることができる。

【０１４４】本発明において、効果付与処理を行なうプ
ログラムは、他のプログラムと並列で動作しているた
め、処理の進行が比較的遅い。したがって、遅延用メモ
リのアクセスもスピードを要求しないので、短いビット
数で複数回に分けてアクセスすることが可能となり、遅
延用メモリのビット数を小さくすることができる。１つ
の記憶手段を３つのプログラムで共用することにより、
構成が簡単となり、かつ、３つのプログラム間で容易に
データの受け渡しができる。第１プログラム、第２プロ
グラムと並列実行しているにもかかわらず、第３プログ
ラムの内容のみを他のプログラムに影響を与えず変更で
きる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る音源部のハードウエ
ア的なブロック構成図

【図２】図１の音源装置を適用した電子楽器の全体のブ
ロック構成図

【図３】音源部内におけるデータの流れに着目した機能
的な流れ図

【図４】ＡＲＡＭのメモリマップ図

【図５】ＴＲＡＭのメモリマップ図

【図６】アドレス発生部のブロック構成図

【図７】アドレス発生部のタイミングチャート図

【図８】波形演算部のブロック構成図

【図９】波形演算部のタイミングチャート図

【図１０】フィルタ演算処理のアルゴリズムを示す図

【図１１】エフェクタの機能を表すブロック図

【図１２】波形演算部制御クロック発生部の構成図

【図１３】マイクロプログラムＲＯＭが格納しているエ
フェクトプログラムを示す図

【図１４】メインルーチン、キーオンイベントルーチ
ン、およびエフェクト選択イベントルーチンのフローチ
ャート図

【符号の説明】

１０１…制御レジスタ、１０２…アドレス発生部、１０
３…圧縮解除部、１０４…波形演算部、１０５…ＤＡＣ
インターフェース（ＤＡＣＩ／Ｏ）、１０６…エンベロ
ープ発生器、２０１…鍵盤、２０２…表示部、２０３…
スイッチ群（ＳＷ）、２０４…中央処理装置（ＣＰ
Ｕ）、２０５…リードオンリメモリ（ＲＯＭ）、２０６
…ランダムアクセスメモリ（ＲＡＭ）、２０７…音源
部、２０８…波形メモリ、２０９…遅延用ダイナミック
ＲＡＭ（ＤＲＡＭ）、２１０…ディジタルアナログ変換
器（ＤＡＣ）、２１１…サウンドシステム（ＳＳ）、２
１２…ＣＰＵバス。

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置からの命令を受けて、ディジ
タル楽音波形を出力する音源装置であって、複数チャンネルの波形データを生成するための第１プロ
グラムと、複数ブロックの効果付与処理を行なうための
第２プログラムとを記憶した記憶手段と、前記第１プログラム、および前記第２プログラムを時分
割で並行して実行する波形演算手段であって、前記波形演算手段は、楽音のサンプリング周期をチャン
ネル数分に分割した第１の時分割タイミングで前記第１
プログラムを実行することにより、前記サンプリング周
期毎に複数チャンネルの波形データを生成出力する一
方、前記サンプリング周期をエフェクトブロック数分に
分割した、前記第１の時分割タイミングとは異なる、第
２の時分割タイミングで、前記第２プログラムを実行す
ることにより、前記サンプリング周期毎に生成された前
記複数チャンネルの波形データに対し複数ブロックの効
果付与処理を行なうことを特徴とする音源装置。
【請求項２】中央処理装置からの命令を受けて、ディジ
タル楽音波形を出力する音源装置であって、複数チャンネルの波形データを生成するための第１プロ
グラムと、チャンネル累算処理を行なう第２プログラム
と、複数ブロックの効果付与処理を行なうための第３プ
ログラムとを記憶した記憶手段と、前記第１プログラム、前記第２プログラム、および前記
第３プログラムを時分割で並行して実行する波形演算手
段であって、前記波形演算手段は、楽音のサンプリング周期をチャン
ネル数分に分割した第１の時分割タイミングで前記第１
プログラムを実行することにより複数チャンネルの波形
データを生成出力し、同第１の時分割タイミングで前記
第２プログラムを実行することにより時分割チャンネル
周期で出力される前記各チャンネルの波形データを全チ
ャンネルにわたり累算して累算結果を出力し、前記サン
プリング周期をエフェクトブロック数分に分割した、前
記第１の時分割タイミングとは異なる、第２の時分割タ
イミングで、前記第３プログラムを実行することによ
り、前記累算結果に対し複数ブロックの効果付与処理を
実行することを特徴とする音源装置。
【請求項３】中央処理装置からの命令を受けて、ディジ
タル楽音波形を出力する音源装置であって、複数チャンネルの波形データを生成するための複数の各
時分割チャンネルにおける処理を行なう第１プログラム
と、複数ブロックの効果付与処理を行なう第２プログラ
ムとを記憶した記憶手段と、生成する前記波形データおよび前記楽音データのサンプ
リング周期内で時分割で、前記第１プログラム、および
前記第２プログラムを互いに並列実行する波形演算手段
であって、前記第１プログラムでは、時分割チャンネル
周期で各チャンネルの波形データを生成出力し、前記第
２プログラムでは、サンプリング周期毎に生成された前
記複数チャンネルの波形データに対し前記発音チャンネ
ル数とは異なる数の複数ブロックの効果付与処理を行な
うものとを備えたことを特徴とする音源装置。
【請求項４】中央処理装置からの命令を受けて、ディジ
タル楽音波形を出力する音源装置であって、複数チャンネルの波形データを生成するための複数の各
時分割チャンネルにおける処理を行なう第１プログラム
と、チャンネル累算処理を行なう第２プログラムと、複
数ブロックの効果付与処理を行なう第３プログラムとを
記憶した記憶手段と、生成する前記波形データおよび前記楽音データのサンプ
リング周期内で時分割で、前記第１プログラム、前記第
２プログラム、および前記第３プログラムを互いに並列
実行する波形演算手段であって、前記第１プログラムで
は、時分割チャンネル周期で各チャンネルの波形データ
を生成出力し、前記第２プログラムでは、時分割チャン
ネル周期で出力される前記各チャンネルの波形データに
対して累算を行ない発音チャンネル数とは異なる数の複
数の累算結果を出力し、前記第３プログラムでは、前記
累算結果に対して効果付与処理を実行し、発音チャンネ
ル数とは異なる複数系列の、効果の付与された楽音デー
タを出力するものとを備えたことを特徴とする音源装
置。
【請求項５】前記第１プログラムは、サンプル補間演算
およびフィルタ処理のうちの少なくとも１つを含み、チ
ャンネル毎に生成される波形データに対する所望の楽音
特性付与を行なう請求項１から４の何れか１つに記載の
音源装置。
【請求項６】請求項１もしくは３に記載の第２プログラ
ムまたは請求項２もしくは４に記載の第３プログラムで
は、前記複数ブロックのうちの少なくとも１つのブロッ
クにおいて、当該ブロックの効果付与処理の内容を変更
可能になっている請求項１から４の何れか１つに記載の
音源装置。
【請求項７】さらに遅延用メモリを備え、請求項１もしくは３に記載の第２プログラムまたは請求
項２もしくは４に記載の第３プログラムは、前記遅延用
メモリを用いた波形データの遅延処理を含む効果付与処
理を行ない、該効果付与処理において、書き込み時は、
所定ビット数の波形データを短いビット数の複数データ
に分割して前記遅延用メモリに書き込み、読み出し時
は、前記遅延用メモリから前記短いビット数の複数デー
タを読み出し、元の所定ビット数のデータを合成する請
求項１から４の何れか１つに記載の音源装置。
【請求項８】前記波形演算手段は、前記第１プログラム
と前記第２プログラムと前記第３プログラムがそれぞれ
アクセス可能な共通記憶手段を備えており、前記共通記
憶手段を介することにより、各プログラム間でデータの
受け渡しが行なわれる請求項２または４に記載の音源装
置。
【請求項９】さらに効果選択手段を備え、前記波形演算手段は、前記効果選択手段による選択に応
じて、前記第１プログラムおよび前記第２プログラムに
は変更を加えず、前記第３プログラムのみを変更して実
行する請求項２または４に記載の音源装置。