JP3013458B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3013458B2 JP3013458B2 JP3021998A JP2199891A JP3013458B2 JP 3013458 B2 JP3013458 B2 JP 3013458B2 JP 3021998 A JP3021998 A JP 3021998A JP 2199891 A JP2199891 A JP 2199891A JP 3013458 B2 JP3013458 B2 JP 3013458B2
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１つのトランジスタと１つのスタックド型の電荷蓄
積用キャパシタからなるメモリセルを有するＤＲＡＭに
おける電荷蓄積用キャパシタの電荷蓄積電極の形状およ
び配列構造に関する。
特に１つのトランジスタと１つのスタックド型の電荷蓄
積用キャパシタからなるメモリセルを有するＤＲＡＭに
おける電荷蓄積用キャパシタの電荷蓄積電極の形状およ
び配列構造に関する。
【０００２】
【従来の技術】ＤＲＡＭは、情報を電荷蓄積用キャパシ
タ中に電荷として蓄積する。ＤＲＡＭの安定動作および
記憶保持時間の観点から、電荷蓄積用キャパシタの容量
はできうる限り大きくすることが望ましい。一方、ＤＲ
ＡＭを高集積化するために、メモリセルは小型化され
る。それに伴ない、電荷蓄積用キャパシタに許容される
平面射影面積も小さくなる。平面射影面積はメモリセル
のセルサイズよりも小さい。この矛盾を解決するため、
１つのトランジスタと１つの電荷蓄積用キャパシタを有
するＤＲＡＭにおける電荷蓄積用キャパシタの構造は、
プレーナ型からトレンチ型が採用され、さらにスタック
ド型が採用されるようになった。トレンチ型の電荷蓄積
用キャパシタでは、トレンチの深さが深くなることによ
り電荷蓄積用キャパシタの側面の面積が増大し、電荷蓄
積用キャパシタの容量が大きくなっている。一方、スタ
ックド型の電荷蓄積用キャパシタでは、スタックド型の
電荷蓄積用キャパシタの電荷蓄積電極の高さが高くなる
ことにより電荷蓄積用キャパシタの側面の面積が増大
し、電荷蓄積用キャパシタの容量が大きくなっている。
最新のスタックド型の電荷蓄積用キャパシタでは、フィ
ン構造（トレンチ型では採用することが不可能であっ
た）の電荷蓄積電極を採用することにより、さらに容量
の増大が計られている。フィン構造のような特定の構造
を無視するならば、電荷蓄積用キャパシタの容量は電荷
蓄積電極の上面および側面の表面積により決定する。
タ中に電荷として蓄積する。ＤＲＡＭの安定動作および
記憶保持時間の観点から、電荷蓄積用キャパシタの容量
はできうる限り大きくすることが望ましい。一方、ＤＲ
ＡＭを高集積化するために、メモリセルは小型化され
る。それに伴ない、電荷蓄積用キャパシタに許容される
平面射影面積も小さくなる。平面射影面積はメモリセル
のセルサイズよりも小さい。この矛盾を解決するため、
１つのトランジスタと１つの電荷蓄積用キャパシタを有
するＤＲＡＭにおける電荷蓄積用キャパシタの構造は、
プレーナ型からトレンチ型が採用され、さらにスタック
ド型が採用されるようになった。トレンチ型の電荷蓄積
用キャパシタでは、トレンチの深さが深くなることによ
り電荷蓄積用キャパシタの側面の面積が増大し、電荷蓄
積用キャパシタの容量が大きくなっている。一方、スタ
ックド型の電荷蓄積用キャパシタでは、スタックド型の
電荷蓄積用キャパシタの電荷蓄積電極の高さが高くなる
ことにより電荷蓄積用キャパシタの側面の面積が増大
し、電荷蓄積用キャパシタの容量が大きくなっている。
最新のスタックド型の電荷蓄積用キャパシタでは、フィ
ン構造（トレンチ型では採用することが不可能であっ
た）の電荷蓄積電極を採用することにより、さらに容量
の増大が計られている。フィン構造のような特定の構造
を無視するならば、電荷蓄積用キャパシタの容量は電荷
蓄積電極の上面および側面の表面積により決定する。
【０００３】最近のスタックド型のＤＲＡＭにおける最
も稠密な例が、アイ・イー・ディー・エム テクニカル
ダイジェスト １９８８年，５９６〜５９９ページ
（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ５９６−５
９９，１９８８）に報告されている。この報告につい
て、図２０，図２１を参照して説明する。図２０は略平
面図，図２１は図２０における折線ＡＢでの略断面図で
ある。この報告では、トランジスタ，活性領域，ビット
線，ワード線，ビットコンタクト孔，およびノードコン
タクト孔等の寸法，形状，配列は示されているが、スタ
ックド型の電荷蓄積用キャパシタの電荷蓄積電極の寸
法，形状，配列は、明示されていない。
も稠密な例が、アイ・イー・ディー・エム テクニカル
ダイジェスト １９８８年，５９６〜５９９ページ
（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ５９６−５
９９，１９８８）に報告されている。この報告につい
て、図２０，図２１を参照して説明する。図２０は略平
面図，図２１は図２０における折線ＡＢでの略断面図で
ある。この報告では、トランジスタ，活性領域，ビット
線，ワード線，ビットコンタクト孔，およびノードコン
タクト孔等の寸法，形状，配列は示されているが、スタ
ックド型の電荷蓄積用キャパシタの電荷蓄積電極の寸
法，形状，配列は、明示されていない。
【０００４】Ｐ型シリコン基板１１２の表面にはビット
線１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ，ワード線
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄが形成され、
Ｘ軸と平行な方向を有するワード線１０４ａ，１０４
ｂ，１０４ｃ，１０４ｄ，およびＸ軸と直交してＹ軸と
平行な方向を有するビット線１０５ａ，１０５ｂ，１０
５ｃ，１０５ｄはマトリックス形状を形成している。こ
のようなＤＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル１０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅ＰW （ワード
線の線幅＋ワード線の間隔）の２倍とビット線のピッチ
幅ＰB （ビット線の線幅＋ビット線の間隔）の積２ＰW
・ＰB となる。
線１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ，ワード線
１０４ａ，１０４ｂ，１０４ｃ，１０４ｄが形成され、
Ｘ軸と平行な方向を有するワード線１０４ａ，１０４
ｂ，１０４ｃ，１０４ｄ，およびＸ軸と直交してＹ軸と
平行な方向を有するビット線１０５ａ，１０５ｂ，１０
５ｃ，１０５ｄはマトリックス形状を形成している。こ
のようなＤＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル１０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅ＰW （ワード
線の線幅＋ワード線の間隔）の２倍とビット線のピッチ
幅ＰB （ビット線の線幅＋ビット線の間隔）の積２ＰW
・ＰB となる。
【０００５】Ｐ型シリコン基板１１２表面には活性領域
が形成されている。活性領域がある部分でのシリコン基
板１１２表面には薄い絶縁膜１１３が形成され、活性領
域のない部分のシリコン基板１１２表面には厚い絶縁膜
１１３が形成されている。また、ワード線，ビット線の
表面は、絶縁膜１１３により覆われている。
が形成されている。活性領域がある部分でのシリコン基
板１１２表面には薄い絶縁膜１１３が形成され、活性領
域のない部分のシリコン基板１１２表面には厚い絶縁膜
１１３が形成されている。また、ワード線，ビット線の
表面は、絶縁膜１１３により覆われている。
【０００６】例えば活性領域１０９ｂｂｃは、ビット線
１０５ａとビット線１０５ｂとワード線１０４ｃとワー
ド線１０４ｄとにより囲まれた領域と、ビット線１０５
ｂビット線１０５ｃとワード線１０４ａとワード線１０
４ｂとにより囲まれた領域と、およびこの間を結ぶ領域
に形成されている。活性領域１０９ｂｂｃには、ワード
線１０４ｂおよびワード線１０４ｃに対して自己整合的
なＮ+ 型の拡散領域が設けられている。活性領域１０９
ｂｂｃにおけるビット線１０５ａとビット線１０５ｂと
ワード線１０４ｃとワード線１０４ｄとにより囲まれた
Ｎ+ 型の拡散領域は（ｂ，ｃ）ビット用のノード拡散領
域１０７ｂｃとなる。また、活性領域１０９ｂｂｃにお
けるワード線１０４ｂとワード線１０４ｃとの間のＮ+
型の拡散領域は（ｂ，ｂ）ビット並びに（ｂ，ｃ）ビッ
ト用のビット拡散領域１０６ｂｂｃとなる。また、活性
領域１０９ｂｂｃにおけるビット線１０５ｂビット線１
０５ｃとワード線１０４ａとワード線１０４ｂとにより
囲まれたＮ+ 型の拡散領域は（ｂ，ｂ）ビット用のノー
ド拡散領域１０７ｂｂとなる。
１０５ａとビット線１０５ｂとワード線１０４ｃとワー
ド線１０４ｄとにより囲まれた領域と、ビット線１０５
ｂビット線１０５ｃとワード線１０４ａとワード線１０
４ｂとにより囲まれた領域と、およびこの間を結ぶ領域
に形成されている。活性領域１０９ｂｂｃには、ワード
線１０４ｂおよびワード線１０４ｃに対して自己整合的
なＮ+ 型の拡散領域が設けられている。活性領域１０９
ｂｂｃにおけるビット線１０５ａとビット線１０５ｂと
ワード線１０４ｃとワード線１０４ｄとにより囲まれた
Ｎ+ 型の拡散領域は（ｂ，ｃ）ビット用のノード拡散領
域１０７ｂｃとなる。また、活性領域１０９ｂｂｃにお
けるワード線１０４ｂとワード線１０４ｃとの間のＮ+
型の拡散領域は（ｂ，ｂ）ビット並びに（ｂ，ｃ）ビッ
ト用のビット拡散領域１０６ｂｂｃとなる。また、活性
領域１０９ｂｂｃにおけるビット線１０５ｂビット線１
０５ｃとワード線１０４ａとワード線１０４ｂとにより
囲まれたＮ+ 型の拡散領域は（ｂ，ｂ）ビット用のノー
ド拡散領域１０７ｂｂとなる。
【０００７】ノード拡散領域１０７ｂｃ，ビット拡散領
域１０６ｂｂｃ，およびワード線１０４ｃから、（ｂ，
ｃ）ビット用のトランジスタが構成されている。同様
に、ノード拡散領域１０７ｂｂ，ビット拡散領域１０６
ｂｂｃ，およびワード線１０４ｂから、（ｂ，ｂ）ビッ
ト用のトランジスタが構成されている。活性領域１０９
ｄｂｃは、活性領域１０９ｂｂｃと同様に、（ｄ，ｃ）
ビット用，および（ｄ，ｂ）ビット用のトランジスタの
拡散領域となっている。
域１０６ｂｂｃ，およびワード線１０４ｃから、（ｂ，
ｃ）ビット用のトランジスタが構成されている。同様
に、ノード拡散領域１０７ｂｂ，ビット拡散領域１０６
ｂｂｃ，およびワード線１０４ｂから、（ｂ，ｂ）ビッ
ト用のトランジスタが構成されている。活性領域１０９
ｄｂｃは、活性領域１０９ｂｂｃと同様に、（ｄ，ｃ）
ビット用，および（ｄ，ｂ）ビット用のトランジスタの
拡散領域となっている。
【０００８】ビット拡散領域１０６ｂｂｃには、ビット
線１０５ｂと接続するビットコンタクト孔１０８ｂｂｃ
が設けられている。同様に、活性領域１０９ｄｂｃにお
けるビット拡散領域には、ビット線１０５ｄと接続する
ビットコンタクト孔１０８ｄｂｃが設けられている。ノ
ード拡散領域１０７ｂｃ，１０７ｂｂには、（ｂ，
ｃ），（ｂ，ｂ）ビットの電荷蓄積用キャパシタの電荷
蓄積電極１０３ｂｃ，１０３ｂｂと接続するノードコン
タクト孔１０２ｂｃ，１０２ｂｂが設けられている。同
様に、活性領域１０９ｄｂｃにおけるノード拡散領域に
は、（ｄ，ｂ），（ｄ，ｃ）ビットの電荷蓄積用キャパ
シタの電荷蓄積電極１０３ｄｂ，１０３ｄｃと接続する
ノードコンタクト孔１０２ｄｂ，１０２ｄｃが設けられ
ている。電荷蓄積電極１０３ａａ，１０３ｃａ，１０３
ｃｄ，１０３ｅｄもそれぞれのノードコンタクト孔を介
してそれぞれのノード拡散領域に接続している。
線１０５ｂと接続するビットコンタクト孔１０８ｂｂｃ
が設けられている。同様に、活性領域１０９ｄｂｃにお
けるビット拡散領域には、ビット線１０５ｄと接続する
ビットコンタクト孔１０８ｄｂｃが設けられている。ノ
ード拡散領域１０７ｂｃ，１０７ｂｂには、（ｂ，
ｃ），（ｂ，ｂ）ビットの電荷蓄積用キャパシタの電荷
蓄積電極１０３ｂｃ，１０３ｂｂと接続するノードコン
タクト孔１０２ｂｃ，１０２ｂｂが設けられている。同
様に、活性領域１０９ｄｂｃにおけるノード拡散領域に
は、（ｄ，ｂ），（ｄ，ｃ）ビットの電荷蓄積用キャパ
シタの電荷蓄積電極１０３ｄｂ，１０３ｄｃと接続する
ノードコンタクト孔１０２ｄｂ，１０２ｄｃが設けられ
ている。電荷蓄積電極１０３ａａ，１０３ｃａ，１０３
ｃｄ，１０３ｅｄもそれぞれのノードコンタクト孔を介
してそれぞれのノード拡散領域に接続している。
【０００９】なお、上述の報告には電荷蓄積電極の形状
は明記されていない。従来のＤＲＡＭからの推察によ
り、図示したような形状をなすとして、議論を進める。
これらの電荷蓄積用キャパシタの電荷蓄積電極の上面の
シリコン基板表面への射影形状は矩形をなし、長辺はビ
ット線（Ｙ軸）と平行であり、短辺はワード線（Ｘ軸）
と平行である。
は明記されていない。従来のＤＲＡＭからの推察によ
り、図示したような形状をなすとして、議論を進める。
これらの電荷蓄積用キャパシタの電荷蓄積電極の上面の
シリコン基板表面への射影形状は矩形をなし、長辺はビ
ット線（Ｙ軸）と平行であり、短辺はワード線（Ｘ軸）
と平行である。
【００１０】スタックド型ＤＲＡＭにおける電荷蓄積用
キャパシタの容量は、電荷蓄積電極とセルプレート電極
１１１とこれらの間に挟まれる容量絶縁膜１１０とによ
り構成される。また、この電荷蓄積用キャパシタの容量
値は、容量絶縁膜１１０の誘電率と膜厚，および２つの
電極の対向面積とにより決定される。使用する容量絶縁
膜およびその膜厚が決まれば、このキャパシタの容量値
の増大はこれら２つの電極の対向面積をいかに大きくす
るかに依存することになる。この対向面積は電荷蓄積電
極の表面積に等しい。
キャパシタの容量は、電荷蓄積電極とセルプレート電極
１１１とこれらの間に挟まれる容量絶縁膜１１０とによ
り構成される。また、この電荷蓄積用キャパシタの容量
値は、容量絶縁膜１１０の誘電率と膜厚，および２つの
電極の対向面積とにより決定される。使用する容量絶縁
膜およびその膜厚が決まれば、このキャパシタの容量値
の増大はこれら２つの電極の対向面積をいかに大きくす
るかに依存することになる。この対向面積は電荷蓄積電
極の表面積に等しい。
【００１１】
【発明が解決しようとする課題】この電荷蓄積電極の表
面積ＡT0は、電荷蓄積電極の上面の面積Ａt0と側面の面
積Ａs0との和である。この上面は厳密には曲面である
が、これのシリコン基板表面への射影面積はセルサイズ
２ＰW ×ＰB より小さくなる。２つの電荷蓄積電極の間
隔としてこのＤＲＡＭを作成する際のリソグラフィー技
術における最小加工寸法Ｆを採用するとき、ＡT0の値は
最大となる。このときの上面のシリコン基板表面への射
影面積Ａt0は、（２ＰW −Ｆ）×（ＰB −Ｆ）となる。
この場合、この上面のシリコン基板表面への射影形状
は、ビット線に平行な長辺を有する矩形となる。また、
矩形の周囲長ＬP0は２×（２ＰW ＋ＰB −２Ｆ）とな
る。電荷蓄積電極の膜厚（高さ）がｄであるならば、側
面の面積Ａs0は、２×（２ＰW ＋ＰB −２Ｆ）×ｄとな
る。なお、以降の議論を明快にするために、ＰW ＝ＰB
＝Ｐとする。従って、図示したＤＲＡＭのセルサイズは
２Ｐ2 となる。このような場合、Ａt0＝（２Ｐ−Ｆ）×
（Ｐ−Ｆ），ＬP0＝２×（３Ｐ−２Ｆ），Ａs0＝２×
（３Ｐ−２Ｆ）×ｄとなる。
面積ＡT0は、電荷蓄積電極の上面の面積Ａt0と側面の面
積Ａs0との和である。この上面は厳密には曲面である
が、これのシリコン基板表面への射影面積はセルサイズ
２ＰW ×ＰB より小さくなる。２つの電荷蓄積電極の間
隔としてこのＤＲＡＭを作成する際のリソグラフィー技
術における最小加工寸法Ｆを採用するとき、ＡT0の値は
最大となる。このときの上面のシリコン基板表面への射
影面積Ａt0は、（２ＰW −Ｆ）×（ＰB −Ｆ）となる。
この場合、この上面のシリコン基板表面への射影形状
は、ビット線に平行な長辺を有する矩形となる。また、
矩形の周囲長ＬP0は２×（２ＰW ＋ＰB −２Ｆ）とな
る。電荷蓄積電極の膜厚（高さ）がｄであるならば、側
面の面積Ａs0は、２×（２ＰW ＋ＰB −２Ｆ）×ｄとな
る。なお、以降の議論を明快にするために、ＰW ＝ＰB
＝Ｐとする。従って、図示したＤＲＡＭのセルサイズは
２Ｐ2 となる。このような場合、Ａt0＝（２Ｐ−Ｆ）×
（Ｐ−Ｆ），ＬP0＝２×（３Ｐ−２Ｆ），Ａs0＝２×
（３Ｐ−２Ｆ）×ｄとなる。
【００１２】電荷蓄積電極の表面積ＡT0を増大させる従
来の手法は、Ｆを小さく，特にｄを大きくする方法が一
般的である。さらに増大させるには、上面および側面表
面に凹凸を形成する。しかしながら、これらの電荷蓄積
電極の表面積ＡT0を増大させる方法は、全て製造方法に
依存している。換言すれば、従来の電荷蓄積電極の形
状，配置方法を採用するかぎり、この表面積ＡT0の増大
は、その時代の製造技術により制約される。別言すれ
ば、製造技術に依存せずに電荷蓄積電極の周囲長を増大
させ、電荷蓄積電極の表面積ＡT0を増大させることは、
できない。
来の手法は、Ｆを小さく，特にｄを大きくする方法が一
般的である。さらに増大させるには、上面および側面表
面に凹凸を形成する。しかしながら、これらの電荷蓄積
電極の表面積ＡT0を増大させる方法は、全て製造方法に
依存している。換言すれば、従来の電荷蓄積電極の形
状，配置方法を採用するかぎり、この表面積ＡT0の増大
は、その時代の製造技術により制約される。別言すれ
ば、製造技術に依存せずに電荷蓄積電極の周囲長を増大
させ、電荷蓄積電極の表面積ＡT0を増大させることは、
できない。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、シリコン基板表面に形成された１つの
トランジスタと１つの電荷蓄積用キャパシタからなり、
シリコン基板の表面にＸ軸と平行な方向を有するワード
線，およびＸ軸と直交してＹ軸と平行な方向を有するビ
ット線を有するＤＲＡＭにおいて、最小加工寸法の１／
２より厚い膜厚（高さ）を持つ電荷蓄積用キャパシタの
電荷蓄積電極を有し、シリコン基板表面へ射影した形状
が矩形をなし、Ｘ軸，およびＹ軸と平行でない矩形の長
辺を持つ電荷蓄積電極を有している。
の第１の態様は、シリコン基板表面に形成された１つの
トランジスタと１つの電荷蓄積用キャパシタからなり、
シリコン基板の表面にＸ軸と平行な方向を有するワード
線，およびＸ軸と直交してＹ軸と平行な方向を有するビ
ット線を有するＤＲＡＭにおいて、最小加工寸法の１／
２より厚い膜厚（高さ）を持つ電荷蓄積用キャパシタの
電荷蓄積電極を有し、シリコン基板表面へ射影した形状
が矩形をなし、Ｘ軸，およびＹ軸と平行でない矩形の長
辺を持つ電荷蓄積電極を有している。
【００１４】電荷蓄積電極のシリコン基板への射影形状
の長辺は、好ましくは、第ｉ番目のビット線，第ｉ＋１
番目のビット線，第ｊ番目のワード線，および第ｊ＋２
番目のワード線により構成される矩形の対角線の一方，
もしくは他方に平行である。
の長辺は、好ましくは、第ｉ番目のビット線，第ｉ＋１
番目のビット線，第ｊ番目のワード線，および第ｊ＋２
番目のワード線により構成される矩形の対角線の一方，
もしくは他方に平行である。
【００１５】あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋１番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋４番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋１番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋４番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
【００１６】あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋２番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋２番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋２番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋２番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
【００１７】あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋３番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋２番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋３番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋２番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
【００１８】あるいは、電荷蓄積電極のシリコン基板へ
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋３番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋４番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
の射影形状の長辺は、好ましくは、第ｉ番目のビット
線，第ｉ＋３番目のビット線，第ｊ番目のワード線，お
よび第ｊ＋４番目のワード線により構成される矩形の対
角線の一方，もしくは他方に平行である。
【００１９】
【００２０】
【実施例】実施例の説明に先だって、図１〜図３を参照
して、本発明の半導体記憶装置の第１の態様の構成を説
明する。議論に先だって、第２の仮説を設ける。上面は
シリコン基板表面に対してほぼ平行な面からなるとす
る。従来の上面が曲面から構成されていても、本発明に
おける上面も従来と同様の曲面から構成することができ
る。また近年のＤＲＡＭのメモリセルでは、表面積ＡT0
は上面の面積Ａt0より側面の面積Ａs0に大きく依存して
いる。これらのことから、この仮説を設けた。
して、本発明の半導体記憶装置の第１の態様の構成を説
明する。議論に先だって、第２の仮説を設ける。上面は
シリコン基板表面に対してほぼ平行な面からなるとす
る。従来の上面が曲面から構成されていても、本発明に
おける上面も従来と同様の曲面から構成することができ
る。また近年のＤＲＡＭのメモリセルでは、表面積ＡT0
は上面の面積Ａt0より側面の面積Ａs0に大きく依存して
いる。これらのことから、この仮説を設けた。
【００２１】ワード線がＸ軸に平行，ビット線がＹ軸に
平行で、ワード線，およびビット線のピッチ幅がＰであ
ることから、図１に示すように、ノードコンタクト孔は
Ｐを単位とする格子点（ｍ，２ｎ）を形成する。矩形を
なす電荷蓄積電極の長辺が、格子点（０，０）から格子
点（ｍ，２ｎ）への方向に平行に配置されている場合を
考える。ただし、ｍ，ｎは互いに素な整数である。この
場合の電荷蓄積電極の長辺，短辺のピッチ幅をＬ，Ｓと
する。このとき、 Ｌ＝〔（ｍＰ）2 ＋（２ｎＰ）2 〕1/2 …（１） となり、１セルのサイズが２Ｐ2 であることから、 Ｓ＝２Ｐ2 ／Ｌ…（２） となる。電荷蓄積電極の幅（短辺の長さ），電荷蓄積電
極間の間隔は、両者とも最小加工寸法（最小加工寸法）
Ｆより小さくできないことから、 Ｆ≦Ｓ／２＝Ｐ2 ／〔（ｍＰ）2 ＋（２ｎＰ）2 〕1/2 …（３） となる。一方、電荷蓄積電極の周囲長ＬP は、 ＬP ＝２（Ｌ＋Ｓ−２Ｆ） ＝２｛Ｐ〔（ｍ2 ＋４ｎ2 ＋２）／（ｍ2 ＋４ｎ2 ）1/2 〕−２Ｆ｝…（４） となる。格子点（０，０）から格子点（ｍ，２ｎ）への
方向に平行に配置された電荷蓄積電極の表面積をＡ
T （ｍ，２ｎ）とすると、従来の電荷蓄積電極の表面積
ＡT0は、 ＡT0＝ＡT （０，２）＝Ａt0＋Ａs0 ＝（Ｐ−Ｆ）（Ｓ−Ｆ）＋２（３Ｐ−２Ｆ）ｄ…（５） となる。一方、ＡT （ｍ，２ｎ）は、 ＡT （ｍ，２ｎ）＝（Ｌ−Ｆ）（Ｓ−Ｆ）＋２（Ｌ＋Ｓ−２Ｆ）ｄ…（６） となる。 ＡT0＝ＡT （０，２）＜ＡT （ｍ，２ｎ）…（７） であれば、本発明は有効である。 式（５），（６）を式（７）に代入し、ｄについて整頓
することにより、 ｄ≧Ｆ／２…（８） が得られる。
平行で、ワード線，およびビット線のピッチ幅がＰであ
ることから、図１に示すように、ノードコンタクト孔は
Ｐを単位とする格子点（ｍ，２ｎ）を形成する。矩形を
なす電荷蓄積電極の長辺が、格子点（０，０）から格子
点（ｍ，２ｎ）への方向に平行に配置されている場合を
考える。ただし、ｍ，ｎは互いに素な整数である。この
場合の電荷蓄積電極の長辺，短辺のピッチ幅をＬ，Ｓと
する。このとき、 Ｌ＝〔（ｍＰ）2 ＋（２ｎＰ）2 〕1/2 …（１） となり、１セルのサイズが２Ｐ2 であることから、 Ｓ＝２Ｐ2 ／Ｌ…（２） となる。電荷蓄積電極の幅（短辺の長さ），電荷蓄積電
極間の間隔は、両者とも最小加工寸法（最小加工寸法）
Ｆより小さくできないことから、 Ｆ≦Ｓ／２＝Ｐ2 ／〔（ｍＰ）2 ＋（２ｎＰ）2 〕1/2 …（３） となる。一方、電荷蓄積電極の周囲長ＬP は、 ＬP ＝２（Ｌ＋Ｓ−２Ｆ） ＝２｛Ｐ〔（ｍ2 ＋４ｎ2 ＋２）／（ｍ2 ＋４ｎ2 ）1/2 〕−２Ｆ｝…（４） となる。格子点（０，０）から格子点（ｍ，２ｎ）への
方向に平行に配置された電荷蓄積電極の表面積をＡ
T （ｍ，２ｎ）とすると、従来の電荷蓄積電極の表面積
ＡT0は、 ＡT0＝ＡT （０，２）＝Ａt0＋Ａs0 ＝（Ｐ−Ｆ）（Ｓ−Ｆ）＋２（３Ｐ−２Ｆ）ｄ…（５） となる。一方、ＡT （ｍ，２ｎ）は、 ＡT （ｍ，２ｎ）＝（Ｌ−Ｆ）（Ｓ−Ｆ）＋２（Ｌ＋Ｓ−２Ｆ）ｄ…（６） となる。 ＡT0＝ＡT （０，２）＜ＡT （ｍ，２ｎ）…（７） であれば、本発明は有効である。 式（５），（６）を式（７）に代入し、ｄについて整頓
することにより、 ｄ≧Ｆ／２…（８） が得られる。
【００２２】ここで、例えばＰ＝１．０μｍ，Ｆ＝０．
２μｍである場合、式（３）を満たす格子点は、（１，
２），（１，４），（２，２），（３，２），（３，
４）の５点と従来の（０，２）である。図２は、電荷蓄
積電極の膜厚ｄを変数とし、格子点（１，４），格子点
（３，２）で規定される方向を有する矩形からなる電荷
蓄積電極と従来のものとの表面積ＡT （ｍ，２ｎ）を比
較して示したグラフである。
２μｍである場合、式（３）を満たす格子点は、（１，
２），（１，４），（２，２），（３，２），（３，
４）の５点と従来の（０，２）である。図２は、電荷蓄
積電極の膜厚ｄを変数とし、格子点（１，４），格子点
（３，２）で規定される方向を有する矩形からなる電荷
蓄積電極と従来のものとの表面積ＡT （ｍ，２ｎ）を比
較して示したグラフである。
【００２３】次に、いくつかの格子点について、ＦのＰ
に対する許容範囲と、ＦとＬP との関係を示す。 （ｍ，２ｎ）＝（１，２）の場合には、 Ｆ≦Ｐ／５1/2 ，ＬP ＝２〔（７Ｐ／５1/2）−２Ｆ〕
となる。 （ｍ，２ｎ）＝（２，２）の場合には、 Ｆ≦Ｐ／８1/2 ，ＬP ＝２〔（１０Ｐ／８1/2 ）−２
Ｆ〕となる。 （ｍ，２ｎ）＝（３，２）の場合には、 Ｆ≦Ｐ／１３1/2 ，ＬP ＝２〔（１５Ｐ／１３1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（１，４）の場合には、 Ｆ≦Ｐ／１７1/2 ，ＬP ＝２〔（１９Ｐ／１７1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（３，２）の場合には、 Ｆ≦Ｐ／５，ＬP ＝２〔（２７Ｐ／５）−２Ｆ〕とな
る。 （ｍ，２ｎ）＝（１，６）の場合には、 Ｆ≦Ｐ／３７1/2 ，ＬP ＝２〔（３９Ｐ／３７1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（２，６）の場合には、 Ｆ≦Ｐ／４０1/2 ，ＬP ＝２〔（４２Ｐ／４０1/2 ）−
２Ｆ〕となる。 これらの結果をまとめて表示したのが図３のグラフであ
る。同図において、実線で示した範囲が、本発明の第１
の態様の有効な範囲である。
に対する許容範囲と、ＦとＬP との関係を示す。 （ｍ，２ｎ）＝（１，２）の場合には、 Ｆ≦Ｐ／５1/2 ，ＬP ＝２〔（７Ｐ／５1/2）−２Ｆ〕
となる。 （ｍ，２ｎ）＝（２，２）の場合には、 Ｆ≦Ｐ／８1/2 ，ＬP ＝２〔（１０Ｐ／８1/2 ）−２
Ｆ〕となる。 （ｍ，２ｎ）＝（３，２）の場合には、 Ｆ≦Ｐ／１３1/2 ，ＬP ＝２〔（１５Ｐ／１３1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（１，４）の場合には、 Ｆ≦Ｐ／１７1/2 ，ＬP ＝２〔（１９Ｐ／１７1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（３，２）の場合には、 Ｆ≦Ｐ／５，ＬP ＝２〔（２７Ｐ／５）−２Ｆ〕とな
る。 （ｍ，２ｎ）＝（１，６）の場合には、 Ｆ≦Ｐ／３７1/2 ，ＬP ＝２〔（３９Ｐ／３７1/2 ）−
２Ｆ〕となる。 （ｍ，２ｎ）＝（２，６）の場合には、 Ｆ≦Ｐ／４０1/2 ，ＬP ＝２〔（４２Ｐ／４０1/2 ）−
２Ｆ〕となる。 これらの結果をまとめて表示したのが図３のグラフであ
る。同図において、実線で示した範囲が、本発明の第１
の態様の有効な範囲である。
【００２４】なお、ＰとＦとの関係は独立ではない。Ｆ
が小さくなれば、素子の高密度化の要請からＰもそれに
リンクして小さくなる。すなわち、より小さなセルサイ
ズがが実現できることになる。経験上、ＦはＰの１／５
から１／４程度で推移してきている。このことから、格
子点（１，６），（２，６）に関しては、実現に疑問が
残る。
が小さくなれば、素子の高密度化の要請からＰもそれに
リンクして小さくなる。すなわち、より小さなセルサイ
ズがが実現できることになる。経験上、ＦはＰの１／５
から１／４程度で推移してきている。このことから、格
子点（１，６），（２，６）に関しては、実現に疑問が
残る。
【００２５】以上の結果をまとめると、次のようにな
る。本発明の半導体記憶装置の第１の態様による電荷蓄
積電極のシリコン基板表面への射影形状のなす矩形の長
辺は、従来の電荷蓄積電極のシリコン基板表面への射影
形状のなす矩形の長辺に比べて、長くなる。さらに、電
荷蓄積用キャパシタの電荷蓄積電極の膜厚が最小加工寸
法の１／２より厚いならば、本発明の半導体記憶装置の
第１の態様による電荷蓄積電極の側面の面積の増加は、
この上面の面積の減少より上まわる。このため、本発明
の半導体記憶装置の第１の態様による電荷蓄積電極の表
面積は、従来の電荷蓄積電極の表面積より増大する。こ
の結果、製造方法の面での新たな付加をせずに、従来よ
り大きな容量値を有する電荷蓄積用キャパシタが得られ
る。
る。本発明の半導体記憶装置の第１の態様による電荷蓄
積電極のシリコン基板表面への射影形状のなす矩形の長
辺は、従来の電荷蓄積電極のシリコン基板表面への射影
形状のなす矩形の長辺に比べて、長くなる。さらに、電
荷蓄積用キャパシタの電荷蓄積電極の膜厚が最小加工寸
法の１／２より厚いならば、本発明の半導体記憶装置の
第１の態様による電荷蓄積電極の側面の面積の増加は、
この上面の面積の減少より上まわる。このため、本発明
の半導体記憶装置の第１の態様による電荷蓄積電極の表
面積は、従来の電荷蓄積電極の表面積より増大する。こ
の結果、製造方法の面での新たな付加をせずに、従来よ
り大きな容量値を有する電荷蓄積用キャパシタが得られ
る。
【００２６】次に、本発明の第１の実施例について図４
〜図１３を用いて説明する。図４，図５は本実施例を説
明するための略平面図である。図６〜図１０は本実施例
に係わるＤＲＡＭの製造方法を説明するための工程順の
略断面図であり、図４，図５における折線ＡＢでの略断
面図である。また、図１１〜図１３は本実施例に係わる
半導体記憶装置の別の製造方法を説明するための工程順
の略断面図であり、図４，図５における折線ＡＢでの略
断面図である。本実施例における電荷蓄積電極は矩形を
なしている。その長辺は、図１〜図３において説明した
格子点（０，０）と格子点（１，４）とを結ぶ線に、平
行に配列されている。
〜図１３を用いて説明する。図４，図５は本実施例を説
明するための略平面図である。図６〜図１０は本実施例
に係わるＤＲＡＭの製造方法を説明するための工程順の
略断面図であり、図４，図５における折線ＡＢでの略断
面図である。また、図１１〜図１３は本実施例に係わる
半導体記憶装置の別の製造方法を説明するための工程順
の略断面図であり、図４，図５における折線ＡＢでの略
断面図である。本実施例における電荷蓄積電極は矩形を
なしている。その長辺は、図１〜図３において説明した
格子点（０，０）と格子点（１，４）とを結ぶ線に、平
行に配列されている。
【００２７】まず、図４，図５を用いて、本実施例のＤ
ＲＡＭの構成を説明する。図４は、ワード線２０４，ビ
ット線２０５，活性領域２０９，ノードコンタクト孔２
０２，およびビットコンタクト孔２０８の間の位置関係
を示す。また、図５は、ワード線２０４，ビット線２０
５，ノードコンタクト孔２０２，および電荷蓄積電極２
０３の間の位置関係を示す。
ＲＡＭの構成を説明する。図４は、ワード線２０４，ビ
ット線２０５，活性領域２０９，ノードコンタクト孔２
０２，およびビットコンタクト孔２０８の間の位置関係
を示す。また、図５は、ワード線２０４，ビット線２０
５，ノードコンタクト孔２０２，および電荷蓄積電極２
０３の間の位置関係を示す。
【００２８】Ｐ型シリコン基板の表面にはビット線２０
５ａ，２０５ｂ，２０５ｃ，２０５ｄ，ワード線２０４
ａ，２０４ｂ，２０４ｃ，２０４ｄ，２０４ｅ，２０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線２０
４ａ，２０４ｂ，２０４ｃ，２０４ｄ，２０４ｅ，２０
４ｆ，およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線２０５ａ，２０５ｂ，２０５ｃ，２０５ｄはマ
トリックス形状を形成している。このようなＤＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル２０１のようになる。この場合のセルサイズ
は、ワード線のピッチ幅Ｐ（ワード線の線幅＋ワード線
の間隔）の２倍とビット線のピッチ幅Ｐ（ビット線の線
幅＋ビット線の間隔）の積２Ｐ2 となる。
５ａ，２０５ｂ，２０５ｃ，２０５ｄ，ワード線２０４
ａ，２０４ｂ，２０４ｃ，２０４ｄ，２０４ｅ，２０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線２０
４ａ，２０４ｂ，２０４ｃ，２０４ｄ，２０４ｅ，２０
４ｆ，およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線２０５ａ，２０５ｂ，２０５ｃ，２０５ｄはマ
トリックス形状を形成している。このようなＤＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル２０１のようになる。この場合のセルサイズ
は、ワード線のピッチ幅Ｐ（ワード線の線幅＋ワード線
の間隔）の２倍とビット線のピッチ幅Ｐ（ビット線の線
幅＋ビット線の間隔）の積２Ｐ2 となる。
【００２９】Ｐ型シリコン基板表面には活性領域２０９
ａａｂ，２０９ａｅｆ，２０９ｂｃｄ，２０９ｂｇｈ，
２０９ｃａｂ，２０９ｃｅｆ，２０９ｄｃｄ，２０９ｄ
ｇｈ等が形成されている。例えば、活性領域２０９ｂｃ
ｄは、ワード線２０４ｄ，２０４ｅ並びにビット線２０
５ａ，２０５ｂにより囲まれた領域、ワード線２０４
ｂ，２０４ｃ並びにビット線２０５ｂ，２０５ｃにより
囲まれた領域、およびこの２つの領域を結ぶ領域に形成
されている。
ａａｂ，２０９ａｅｆ，２０９ｂｃｄ，２０９ｂｇｈ，
２０９ｃａｂ，２０９ｃｅｆ，２０９ｄｃｄ，２０９ｄ
ｇｈ等が形成されている。例えば、活性領域２０９ｂｃ
ｄは、ワード線２０４ｄ，２０４ｅ並びにビット線２０
５ａ，２０５ｂにより囲まれた領域、ワード線２０４
ｂ，２０４ｃ並びにビット線２０５ｂ，２０５ｃにより
囲まれた領域、およびこの２つの領域を結ぶ領域に形成
されている。
【００３０】活性領域２０９におけるワード線２０４直
下以外の領域にはＮ+ 型の拡散領域が形成されている。
例えば、活性領域２０９ｂｃｄにおける隣接する２本の
ワード線２０４ｄ，２０４ｅの間の領域，および隣接す
る２本のワード線２０４ｂ，２０４ｃの間の領域に形成
されたＮ+ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域２０９ｂｃｄにおけるビット線２０
５ｂ直下に形成されたＮ+ 型の拡散領域はビット拡散領
域となる。このビット拡散領域，これらのノード拡散領
域，およびワード線２０４ｃ，２０４ｄにより、（ｂ，
ｃ）ビット，（ｂ，ｄ）ビット用のトランジスタが構成
される。
下以外の領域にはＮ+ 型の拡散領域が形成されている。
例えば、活性領域２０９ｂｃｄにおける隣接する２本の
ワード線２０４ｄ，２０４ｅの間の領域，および隣接す
る２本のワード線２０４ｂ，２０４ｃの間の領域に形成
されたＮ+ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域２０９ｂｃｄにおけるビット線２０
５ｂ直下に形成されたＮ+ 型の拡散領域はビット拡散領
域となる。このビット拡散領域，これらのノード拡散領
域，およびワード線２０４ｃ，２０４ｄにより、（ｂ，
ｃ）ビット，（ｂ，ｄ）ビット用のトランジスタが構成
される。
【００３１】活性領域２０９とビット線２０５との交差
するビット拡散領域表面には、これのビット線２０５と
を接続するためのビットコンタクト孔２０８が設けられ
ている。例えば、ビット線２０５ｃと活性領域２０９ｃ
ａｂ，２０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔２０８ｃａｂ，２０８ｃｅｆが
設けられている。同様に、活性領域２０９ａａｂ，２０
９ａｅｆ，２０９ｄｃｄ等には、ビットコンタクト孔２
０８ａａｂ，２０８ａｅｆ，２０８ｄｃｄ等が設けられ
ている。
するビット拡散領域表面には、これのビット線２０５と
を接続するためのビットコンタクト孔２０８が設けられ
ている。例えば、ビット線２０５ｃと活性領域２０９ｃ
ａｂ，２０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔２０８ｃａｂ，２０８ｃｅｆが
設けられている。同様に、活性領域２０９ａａｂ，２０
９ａｅｆ，２０９ｄｃｄ等には、ビットコンタクト孔２
０８ａａｂ，２０８ａｅｆ，２０８ｄｃｄ等が設けられ
ている。
【００３２】活性領域２０９におけるノード拡散領域表
面には、これと電荷蓄積電極２０３とを接続するための
ノードコンタクト孔２０２が設けられている。例えば、
活性領域２０９ｂｃｄにおけるワード線２０４ｄ，２０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔２０２ｂｄが設けられ、活性領域２０９ｂｃｄにお
けるワード線２０４ｂ，２０４ｃに挟まれたノード拡散
領域表面にはノードコンタクト孔２０２ｂｃが設けられ
ている。同様に、活性領域２０９ａａｂにはノードコン
タクト孔２０２ａｂ等が設けられ、活性領域２０９ｃａ
ｂにはノードコンタクト孔２０２ｃｂ等が設けられ、活
性領域２０９ｄｃｄにはノードコンタクト孔２０２ｄ
ｃ，２０２ｄｄが設けられ、活性領域２０９ｃｅｆには
ノードコンタクト孔２０２ｃｅ，２０２ｃｆが設けら
れ、活性領域２０９ａｅｆにはノードコンタクト孔２０
２ａｆ等が設けられ、活性領域２０９ｂｇｈにはノード
コンタクト孔２０２ｂｇ等が設けられ、活性領域２０９
ｄｇｆにはノードコンタクト孔２０２ｄｇ等が設けられ
ている。
面には、これと電荷蓄積電極２０３とを接続するための
ノードコンタクト孔２０２が設けられている。例えば、
活性領域２０９ｂｃｄにおけるワード線２０４ｄ，２０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔２０２ｂｄが設けられ、活性領域２０９ｂｃｄにお
けるワード線２０４ｂ，２０４ｃに挟まれたノード拡散
領域表面にはノードコンタクト孔２０２ｂｃが設けられ
ている。同様に、活性領域２０９ａａｂにはノードコン
タクト孔２０２ａｂ等が設けられ、活性領域２０９ｃａ
ｂにはノードコンタクト孔２０２ｃｂ等が設けられ、活
性領域２０９ｄｃｄにはノードコンタクト孔２０２ｄ
ｃ，２０２ｄｄが設けられ、活性領域２０９ｃｅｆには
ノードコンタクト孔２０２ｃｅ，２０２ｃｆが設けら
れ、活性領域２０９ａｅｆにはノードコンタクト孔２０
２ａｆ等が設けられ、活性領域２０９ｂｇｈにはノード
コンタクト孔２０２ｂｇ等が設けられ、活性領域２０９
ｄｇｆにはノードコンタクト孔２０２ｄｇ等が設けられ
ている。
【００３３】例えば、活性領域２０９ｃｅｆのノード拡
散領域に設けられたノードコンタクト孔２０２ｃｅを介
して、このノード拡散領域と接続される電荷蓄積電極２
０３ｃｅは、（ｃ，ｅ）ビット用の電荷蓄積電極とな
る。同様に、ノードコンタクト孔２０２ａｂ，２０２ｂ
ｃ，２０２ｅｅ，２０２ｂｇ，２０２ｃｆ等を介してそ
れぞれのノード拡散領域と接続する電荷蓄積電極２０３
ａｂ，２０３ｂｃ，２０３ｅｅ，２０３ｂｇ，２０３ｃ
ｆ等が、設けられている。
散領域に設けられたノードコンタクト孔２０２ｃｅを介
して、このノード拡散領域と接続される電荷蓄積電極２
０３ｃｅは、（ｃ，ｅ）ビット用の電荷蓄積電極とな
る。同様に、ノードコンタクト孔２０２ａｂ，２０２ｂ
ｃ，２０２ｅｅ，２０２ｂｇ，２０２ｃｆ等を介してそ
れぞれのノード拡散領域と接続する電荷蓄積電極２０３
ａｂ，２０３ｂｃ，２０３ｅｅ，２０３ｂｇ，２０３ｃ
ｆ等が、設けられている。
【００３４】本実施例におい、Ｐ＝１．０μｍ，Ｆ＝Ｐ
／５＝０．２μｍ，ｄ＝０．５μｍの条件のもとでＤＲ
ＡＭを形成するならば、電荷蓄積電極２０３の長辺の長
さは３．８μｍ，短辺の長さは０．２７５μｍとなる。
これにより、本実施例の電荷蓄積電極２０３の上面の面
積Ａt1は、 Ａt1＝３．８μｍ×０．２７５μｍ＝１．０４５μｍ2 となる。これの側面の面積Ａs1は、 Ａs1＝２×（３．８μｍ＋０．２７５μｍ）×０．５μ
ｍ2 ＝４．０７５μｍ2となる。従って、これの表面積
ＡT1は、 ＡT1＝Ａt1＋Ａs1＝５．１２μｍ2 となる。一方、図２０，図２１に示したＤＲＡＭも同様
の条件で形成するならば、それの長辺，短辺の長さは
１．８μｍ，０．８μｍとなる。この場合の電荷蓄積電
極１０３（図２０参照）の上面の面積Ａt0，および側面
の面積Ａs0は、 Ａt0＝１．８μｍ×０．８μｍ＝１．４４μｍ2 ， Ａs0＝２×（１．８μｍ＋０．８μｍ）×０．５μｍ2
＝２．６μｍ2 となる。これより、電荷蓄積電極１０３の表面積Ａ
T0は、 ＡT0＝Ａt0＋Ａs0＝４．０４μｍ2 となる。これより、本実施例では、従来より約２５％表
面積の広い電荷蓄積電極２０３が得られる。
／５＝０．２μｍ，ｄ＝０．５μｍの条件のもとでＤＲ
ＡＭを形成するならば、電荷蓄積電極２０３の長辺の長
さは３．８μｍ，短辺の長さは０．２７５μｍとなる。
これにより、本実施例の電荷蓄積電極２０３の上面の面
積Ａt1は、 Ａt1＝３．８μｍ×０．２７５μｍ＝１．０４５μｍ2 となる。これの側面の面積Ａs1は、 Ａs1＝２×（３．８μｍ＋０．２７５μｍ）×０．５μ
ｍ2 ＝４．０７５μｍ2となる。従って、これの表面積
ＡT1は、 ＡT1＝Ａt1＋Ａs1＝５．１２μｍ2 となる。一方、図２０，図２１に示したＤＲＡＭも同様
の条件で形成するならば、それの長辺，短辺の長さは
１．８μｍ，０．８μｍとなる。この場合の電荷蓄積電
極１０３（図２０参照）の上面の面積Ａt0，および側面
の面積Ａs0は、 Ａt0＝１．８μｍ×０．８μｍ＝１．４４μｍ2 ， Ａs0＝２×（１．８μｍ＋０．８μｍ）×０．５μｍ2
＝２．６μｍ2 となる。これより、電荷蓄積電極１０３の表面積Ａ
T0は、 ＡT0＝Ａt0＋Ａs0＝４．０４μｍ2 となる。これより、本実施例では、従来より約２５％表
面積の広い電荷蓄積電極２０３が得られる。
【００３５】次に、図６〜図１０を参照して、本実施例
に係わる第１のＤＲＡＭの製造方法を説明する。図６〜
図１０は、図４，図５における折線ＡＢでの工程順の略
断面図である。なお、本実施例の製造方法の説明におい
て、ゲート絶縁膜，フィールド酸化膜，層間絶縁膜等は
重要な構成要素でない故、これらは一括して絶縁膜２１
３と表現する。
に係わる第１のＤＲＡＭの製造方法を説明する。図６〜
図１０は、図４，図５における折線ＡＢでの工程順の略
断面図である。なお、本実施例の製造方法の説明におい
て、ゲート絶縁膜，フィールド酸化膜，層間絶縁膜等は
重要な構成要素でない故、これらは一括して絶縁膜２１
３と表現する。
【００３６】まず、図６に示すように、Ｐ型シリコン基
板２１２表面に活性領域２０９ｃｅｆ（図４参照），絶
縁膜２１３を形成する。活性領域が形成されている部分
での絶縁膜２１３は薄く、活性領域が形成されていない
部分での絶縁膜２１３は厚い。次に、例えばＮ+ 型の多
結晶シリコン膜からなる幅０．８μｍのワード線２０４
ｄ，２０４ｅ，２０４ｆを形成する。続いて、Ｎ型の不
純物のイオン注入により、ワード線２０４ｄ，２０４ｅ
等に自己整合的な３つのＮ+ 型の拡散領域が、活性領域
２０９ｃｅｆに形成される。ワード線２０４ｅ，２０４
ｆに挟まれた中央のＮ+ 型の拡散領域はビット拡散領域
２０６ｃｅｆとなり、両端の２つのＮ+型の拡散領域は
ノード拡散領域２０７ｃｅ，２０７ｃｆとなる。ワード
線２０４ｅ，ビット拡散領域２０６ｃｅｆ，およびノー
ド拡散領域２０７ｃｅにより、（ｃ，ｅ）ビット用のト
ランジスタが構成される。同様に、ワード線２０４ｆ，
ビット拡散領域２０６ｃｅｆ，およびノード拡散領域２
０７ｃｆにより、（ｃ，ｆ）ビット用のトランジスタが
構成される。
板２１２表面に活性領域２０９ｃｅｆ（図４参照），絶
縁膜２１３を形成する。活性領域が形成されている部分
での絶縁膜２１３は薄く、活性領域が形成されていない
部分での絶縁膜２１３は厚い。次に、例えばＮ+ 型の多
結晶シリコン膜からなる幅０．８μｍのワード線２０４
ｄ，２０４ｅ，２０４ｆを形成する。続いて、Ｎ型の不
純物のイオン注入により、ワード線２０４ｄ，２０４ｅ
等に自己整合的な３つのＮ+ 型の拡散領域が、活性領域
２０９ｃｅｆに形成される。ワード線２０４ｅ，２０４
ｆに挟まれた中央のＮ+ 型の拡散領域はビット拡散領域
２０６ｃｅｆとなり、両端の２つのＮ+型の拡散領域は
ノード拡散領域２０７ｃｅ，２０７ｃｆとなる。ワード
線２０４ｅ，ビット拡散領域２０６ｃｅｆ，およびノー
ド拡散領域２０７ｃｅにより、（ｃ，ｅ）ビット用のト
ランジスタが構成される。同様に、ワード線２０４ｆ，
ビット拡散領域２０６ｃｅｆ，およびノード拡散領域２
０７ｃｆにより、（ｃ，ｆ）ビット用のトランジスタが
構成される。
【００３７】次に、図７に示すように、ワード線２０４
ｄ，２０４ｅ，２０４ｆ等が絶縁膜２１３で覆われた
後、ビット拡散領域２０６ｃｅｆ表面の絶縁膜２１３が
エッチング除去されて、ビットコンタクト孔２０８ｃｅ
ｆが設けられる。次に、タングステンシリサイド膜から
なる幅１μｍ程度のビット線２０５ｃ等が設けられる。
ビット線２０５ｃは、ビットコンタクト孔２０８ｃｅｆ
を介して、ビット拡散領域２０６ｃｅｆに接続される。
ｄ，２０４ｅ，２０４ｆ等が絶縁膜２１３で覆われた
後、ビット拡散領域２０６ｃｅｆ表面の絶縁膜２１３が
エッチング除去されて、ビットコンタクト孔２０８ｃｅ
ｆが設けられる。次に、タングステンシリサイド膜から
なる幅１μｍ程度のビット線２０５ｃ等が設けられる。
ビット線２０５ｃは、ビットコンタクト孔２０８ｃｅｆ
を介して、ビット拡散領域２０６ｃｅｆに接続される。
【００３８】次に、図８に示すように、ビット線２０５
ｃ等が絶縁膜２１３で覆われた後、ノード拡散領域２０
７ｃｅ，２０７ｃｆ表面の絶縁膜２１３がエッチング除
去されて、ノードコンタクト孔２０２ｃｅ，２０２ｃｆ
が設けられる。
ｃ等が絶縁膜２１３で覆われた後、ノード拡散領域２０
７ｃｅ，２０７ｃｆ表面の絶縁膜２１３がエッチング除
去されて、ノードコンタクト孔２０２ｃｅ，２０２ｃｆ
が設けられる。
【００３９】次に、図９に示すように、全面に膜厚０．
５μｍの多結晶シリコン膜が堆積され、燐のイオン注入
が行なわれ、これがパターニングされ、電荷蓄積電極２
０３ｃｅ，２０３ｃｆ等が形成される。これら電荷蓄積
電極２０３ｃｅ，２０３ｃｆは、（ｃ，ｅ）ビット，
（ｃ，ｆ）ビット用の電荷蓄積電極となる。
５μｍの多結晶シリコン膜が堆積され、燐のイオン注入
が行なわれ、これがパターニングされ、電荷蓄積電極２
０３ｃｅ，２０３ｃｆ等が形成される。これら電荷蓄積
電極２０３ｃｅ，２０３ｃｆは、（ｃ，ｅ）ビット，
（ｃ，ｆ）ビット用の電荷蓄積電極となる。
【００４０】次に、図１０に示すように、容量絶縁膜２
１０が形成された後、セルプレート電極２１１が形成さ
れる。電荷蓄積電極２０３ｃｅ，容量絶縁膜２１０，お
よびセルプレート電極２１１により、（ｃ，ｅ）ビット
用のスタックド型キャパシタが構成される。同様に、電
荷蓄積電極２０３ｃｆ，容量絶縁膜２１０，およびセル
プレート電極２１１により、（ｆ，ｅ）ビット用のスタ
ックド型キャパシタが構成される。これにより、本実施
例のＤＲＡＭの基本構造の製造が完了する。以降の工程
は、通常のＤＲＡＭの製造方法と同じである。
１０が形成された後、セルプレート電極２１１が形成さ
れる。電荷蓄積電極２０３ｃｅ，容量絶縁膜２１０，お
よびセルプレート電極２１１により、（ｃ，ｅ）ビット
用のスタックド型キャパシタが構成される。同様に、電
荷蓄積電極２０３ｃｆ，容量絶縁膜２１０，およびセル
プレート電極２１１により、（ｆ，ｅ）ビット用のスタ
ックド型キャパシタが構成される。これにより、本実施
例のＤＲＡＭの基本構造の製造が完了する。以降の工程
は、通常のＤＲＡＭの製造方法と同じである。
【００４１】次に、図１１〜図１３を参照して、本実施
例に係わるＤＲＡＭの別の第２の製造方法を説明する。
図１１〜図１３は、図４，図５における折線ＡＢでの工
程順の略断面図である。この製造方法は、前述の第１の
製造方法における図７に示した工程までは、前述の第１
の製造方法と同じである。
例に係わるＤＲＡＭの別の第２の製造方法を説明する。
図１１〜図１３は、図４，図５における折線ＡＢでの工
程順の略断面図である。この製造方法は、前述の第１の
製造方法における図７に示した工程までは、前述の第１
の製造方法と同じである。
【００４２】Ｐ型シリコン基板２１２表面に、活性領
域，絶縁膜２１３が形成された後、ワード線２０４，ビ
ット拡散領域２０６，ノード拡散領域２０７が形成され
る。ビット拡散領域２０６表面の絶縁膜２１３にビット
コンタクト孔２０８が設けられ、これを介してビット拡
散領域２０６と接続するビット線２０５が形成される。
その後、図１１に示すように、約１．５μｍのＢＰＳＧ
膜が全面に堆積された後、８５０℃の窒素雰囲気中で熱
処理が行なわれ、リフローされたＢＰＳＧ膜２１４が形
成される。
域，絶縁膜２１３が形成された後、ワード線２０４，ビ
ット拡散領域２０６，ノード拡散領域２０７が形成され
る。ビット拡散領域２０６表面の絶縁膜２１３にビット
コンタクト孔２０８が設けられ、これを介してビット拡
散領域２０６と接続するビット線２０５が形成される。
その後、図１１に示すように、約１．５μｍのＢＰＳＧ
膜が全面に堆積された後、８５０℃の窒素雰囲気中で熱
処理が行なわれ、リフローされたＢＰＳＧ膜２１４が形
成される。
【００４３】次に、図１２に示すように、ノード拡散領
域２０７表面のＢＰＳＧ膜２１４，絶縁膜２１３が順次
エッチング除去され、ノードコンタクト孔２０２が形成
される。次に、全面に膜厚０．１μｍ程度のシリコン酸
化膜が堆積される。続いて、異方性エッチングによるエ
ッチバックが行なわれ、ノードコンタクト孔２０２の側
壁に、シリコン酸化膜からなるスペーサ２１５が形成さ
れる。
域２０７表面のＢＰＳＧ膜２１４，絶縁膜２１３が順次
エッチング除去され、ノードコンタクト孔２０２が形成
される。次に、全面に膜厚０．１μｍ程度のシリコン酸
化膜が堆積される。続いて、異方性エッチングによるエ
ッチバックが行なわれ、ノードコンタクト孔２０２の側
壁に、シリコン酸化膜からなるスペーサ２１５が形成さ
れる。
【００４４】次に、図１３に示すように、膜厚０．５μ
ｍの多結晶シリコン膜が全面に堆積される。これに燐が
イオン注入された後、通常のリソグラフィー技術，エッ
チング技術により、電荷蓄積電極２０３が形成される。
以降の工程は第１の製造方法と同じである。
ｍの多結晶シリコン膜が全面に堆積される。これに燐が
イオン注入された後、通常のリソグラフィー技術，エッ
チング技術により、電荷蓄積電極２０３が形成される。
以降の工程は第１の製造方法と同じである。
【００４５】前述の第１の製造方法に比べて、この第２
の製造方法の利点は、次の点にある。電荷蓄積電極の下
地が完全に平坦化されているため、これのパターニング
が容易である。第１の製造方法では、特にビット線の形
成する凹凸な表面を斜交するかたちで電荷蓄積電極のパ
ターニングが行なわれるため、リソグラフィーにおいて
は多重反射の影響が無視できない。
の製造方法の利点は、次の点にある。電荷蓄積電極の下
地が完全に平坦化されているため、これのパターニング
が容易である。第１の製造方法では、特にビット線の形
成する凹凸な表面を斜交するかたちで電荷蓄積電極のパ
ターニングが行なわれるため、リソグラフィーにおいて
は多重反射の影響が無視できない。
【００４６】次に、図１４，図１５を参照して、本発明
の第２の実施例の説明を行なう。本実施例と第１の実施
例の違いは、活性領域の形状にある。本実施例における
電荷蓄積電極は矩形をなしている。その長辺は、図１〜
図３において説明した表現方法を用いれならば、格子点
（０，０）と格子点（−１，４）とを結ぶ線に、平行に
配列されている。
の第２の実施例の説明を行なう。本実施例と第１の実施
例の違いは、活性領域の形状にある。本実施例における
電荷蓄積電極は矩形をなしている。その長辺は、図１〜
図３において説明した表現方法を用いれならば、格子点
（０，０）と格子点（−１，４）とを結ぶ線に、平行に
配列されている。
【００４７】図１４は、ワード線３０４，ビット線３０
５，活性領域３０９，ノードコンタクト孔３０２，およ
びビットコンタクト孔３０８の間の位置関係を示す。ま
た、図１５は、ワード線３０４，ビット線３０５，ノー
ドコンタクト孔３０２，および電荷蓄積電極３０３の間
の位置関係を示す。
５，活性領域３０９，ノードコンタクト孔３０２，およ
びビットコンタクト孔３０８の間の位置関係を示す。ま
た、図１５は、ワード線３０４，ビット線３０５，ノー
ドコンタクト孔３０２，および電荷蓄積電極３０３の間
の位置関係を示す。
【００４８】Ｐ型シリコン基板の表面にはビット線３０
５ａ，３０５ｂ，３０５ｃ，３０５ｄ，ワード線３０４
ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線３０
４ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０
４ｆ，およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線３０５ａ，３０５ｂ，３０５ｃ，３０５ｄはマ
トリックス形状を形成している。このようなＤＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル３０１のようになる。この場合のセルサイズ
は、ワード線のピッチ幅Ｐ＝１．０μｍ（ワード線の線
幅＋ワード線の間隔）の２倍とビット線のピッチ幅Ｐ＝
１．０μｍ（ビット線の線幅＋ビット線の間隔）の積
２．０μｍ2となる。
５ａ，３０５ｂ，３０５ｃ，３０５ｄ，ワード線３０４
ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０４
ｆが形成され、Ｘ軸と平行な方向を有するワード線３０
４ａ，３０４ｂ，３０４ｃ，３０４ｄ，３０４ｅ，３０
４ｆ，およびＸ軸と直交してＹ軸と平行な方向を有する
ビット線３０５ａ，３０５ｂ，３０５ｃ，３０５ｄはマ
トリックス形状を形成している。このようなＤＲＡＭに
おいて、１つのメモリセルが占有する領域は、例えばメ
モリセル３０１のようになる。この場合のセルサイズ
は、ワード線のピッチ幅Ｐ＝１．０μｍ（ワード線の線
幅＋ワード線の間隔）の２倍とビット線のピッチ幅Ｐ＝
１．０μｍ（ビット線の線幅＋ビット線の間隔）の積
２．０μｍ2となる。
【００４９】Ｐ型シリコン基板表面には活性領域３０９
ａａｂ，３０９ａｅｆ，３０９ｂｃｄ，３０９ｂｇｈ，
３０９ｃａｂ，３０９ｃｅｆ，３０９ｄｃｄ，３０９ｄ
ｇｈ等が形成されている。例えば、活性領域３０９ｂｃ
ｄは、ワード線３０４ａ，３０４ｅ並びにビット線３０
５ａ，３０５ｂにより囲まれた領域、およびワード線３
０４ｂ，３０４ｃに挟まれたビット線３０５ｂ直下の領
域、に形成されている。
ａａｂ，３０９ａｅｆ，３０９ｂｃｄ，３０９ｂｇｈ，
３０９ｃａｂ，３０９ｃｅｆ，３０９ｄｃｄ，３０９ｄ
ｇｈ等が形成されている。例えば、活性領域３０９ｂｃ
ｄは、ワード線３０４ａ，３０４ｅ並びにビット線３０
５ａ，３０５ｂにより囲まれた領域、およびワード線３
０４ｂ，３０４ｃに挟まれたビット線３０５ｂ直下の領
域、に形成されている。
【００５０】活性領域３０９におけるワード線３０４直
下以外の領域にはＮ+ 型の拡散領域が形成されている。
例えば、活性領域３０９ｂｃｄにおける隣接する２本の
ワード線３０４ｄ，３０４ｅの間の領域，および隣接す
る２本のワード線３０４ｂ，３０４ｃの間の領域に形成
されたＮ+ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域３０９ｂｃｄにおけるビット線３０
５ｂ直下に形成されたＮ+ 型の拡散領域はビット拡散領
域となる。このビット拡散領域，これらのノード拡散領
域，およびワード線３０４ｃ，３０４ｄにより、（ｂ，
ｃ）ビット，（ｂ，ｄ）ビット用のトランジスタが構成
される。
下以外の領域にはＮ+ 型の拡散領域が形成されている。
例えば、活性領域３０９ｂｃｄにおける隣接する２本の
ワード線３０４ｄ，３０４ｅの間の領域，および隣接す
る２本のワード線３０４ｂ，３０４ｃの間の領域に形成
されたＮ+ 型の拡散領域はそれぞれノード拡散領域とな
る。また、活性領域３０９ｂｃｄにおけるビット線３０
５ｂ直下に形成されたＮ+ 型の拡散領域はビット拡散領
域となる。このビット拡散領域，これらのノード拡散領
域，およびワード線３０４ｃ，３０４ｄにより、（ｂ，
ｃ）ビット，（ｂ，ｄ）ビット用のトランジスタが構成
される。
【００５１】活性領域３０９とビット線３０５との交差
するビット拡散領域表面には、これのビット線３０５と
を接続するためのビットコンタクト孔３０８が設けられ
ている。例えば、ビット線３０５ｃと活性領域３０９ｃ
ａｂ，３０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔３０８ｃａｂ，３０８ｃｅｆが
設けられている。同様に、活性領域３０９ａａｂ，３０
９ａｅｆ，３０９ｄｃｄ等には、ビットコンタクト孔３
０８ａａｂ，３０８ａｅｆ，３０８ｄｃｄ等が設けられ
ている。
するビット拡散領域表面には、これのビット線３０５と
を接続するためのビットコンタクト孔３０８が設けられ
ている。例えば、ビット線３０５ｃと活性領域３０９ｃ
ａｂ，３０９ｃｅｆとの交差するビット拡散領域表面に
は、ビットコンタクト孔３０８ｃａｂ，３０８ｃｅｆが
設けられている。同様に、活性領域３０９ａａｂ，３０
９ａｅｆ，３０９ｄｃｄ等には、ビットコンタクト孔３
０８ａａｂ，３０８ａｅｆ，３０８ｄｃｄ等が設けられ
ている。
【００５２】活性領域３０９におけるノード拡散領域表
面には、これと電荷蓄積電極３０３とを接続するための
ノードコンタクト孔３０２が設けられている。例えば、
活性領域３０９ｂｃｄにおけるワード線３０４ｄ，３０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔３０２ｂｄが設けられ、活性領域３０９ｂｃｄにお
けるワード線３０４ｂ，３０４ｃに挟まれたノード拡散
領域表面にはノードコンタクト孔３０２ｂｃが設けられ
ている。同様に、活性領域３０９ａａｂにはノードコン
タクト孔３０２ａｂ等が設けられ、活性領域３０９ｃａ
ｂにはノードコンタクト孔３０２ｃｂ等が設けられ、活
性領域３０９ｄｃｄにはノードコンタクト孔３０２ｄ
ｃ，３０２ｄｄが設けられ、活性領域３０９ｃｅｆには
ノードコンタクト孔３０２ｃｅ，３０２ｃｆが設けら
れ、活性領域３０９ａｅｆにはノードコンタクト孔３０
２ａｅ，３０２ａｆが設けられ、活性領域３０９ｂｇｈ
にはノードコンタクト孔３０２ｂｇ等が設けられ、活性
領域３０９ｄｇｆにはノードコンタクト孔３０２ｄｇ等
が設けられている。
面には、これと電荷蓄積電極３０３とを接続するための
ノードコンタクト孔３０２が設けられている。例えば、
活性領域３０９ｂｃｄにおけるワード線３０４ｄ，３０
４ｅに挟まれたノード拡散領域表面にはノードコンタク
ト孔３０２ｂｄが設けられ、活性領域３０９ｂｃｄにお
けるワード線３０４ｂ，３０４ｃに挟まれたノード拡散
領域表面にはノードコンタクト孔３０２ｂｃが設けられ
ている。同様に、活性領域３０９ａａｂにはノードコン
タクト孔３０２ａｂ等が設けられ、活性領域３０９ｃａ
ｂにはノードコンタクト孔３０２ｃｂ等が設けられ、活
性領域３０９ｄｃｄにはノードコンタクト孔３０２ｄ
ｃ，３０２ｄｄが設けられ、活性領域３０９ｃｅｆには
ノードコンタクト孔３０２ｃｅ，３０２ｃｆが設けら
れ、活性領域３０９ａｅｆにはノードコンタクト孔３０
２ａｅ，３０２ａｆが設けられ、活性領域３０９ｂｇｈ
にはノードコンタクト孔３０２ｂｇ等が設けられ、活性
領域３０９ｄｇｆにはノードコンタクト孔３０２ｄｇ等
が設けられている。
【００５３】例えば、活性領域３０９ｂｃｄのノード拡
散領域に設けられたノードコンタクト孔３０２ｂｄを介
して、このノード拡散領域と接続される電荷蓄積電極３
０３ｂｄは、（ｂ，ｄ）ビット用の電荷蓄積電極とな
る。同様に、ノードコンタクト孔３０２ｂｃ，３０２ｃ
ｂ，３０２ａｆ，３０２ｂｇ等を介してそれぞれのノー
ド拡散領域と接続する電荷蓄積電極３０３ｂｃ，３０３
ｃｂ，３０３ａｆ，３０３ｂｇ等が、設けられている。
散領域に設けられたノードコンタクト孔３０２ｂｄを介
して、このノード拡散領域と接続される電荷蓄積電極３
０３ｂｄは、（ｂ，ｄ）ビット用の電荷蓄積電極とな
る。同様に、ノードコンタクト孔３０２ｂｃ，３０２ｃ
ｂ，３０２ａｆ，３０２ｂｇ等を介してそれぞれのノー
ド拡散領域と接続する電荷蓄積電極３０３ｂｃ，３０３
ｃｂ，３０３ａｆ，３０３ｂｇ等が、設けられている。
【００５４】本実施例における電荷蓄積電極の表面積Ａ
T2は、第１の実施例における電荷蓄積電極の表面積ＡT1
と同じであり、第１の実施例と同様の効果がある。すな
わち、活性領域の配置形状を変更しても、電荷蓄積電極
の表面積の変化とは独立である。
T2は、第１の実施例における電荷蓄積電極の表面積ＡT1
と同じであり、第１の実施例と同様の効果がある。すな
わち、活性領域の配置形状を変更しても、電荷蓄積電極
の表面積の変化とは独立である。
【００５５】次に、本発明の第３の実施例について図１
６を用いて説明する。本実施例における電荷蓄積電極は
矩形をなしている。その長辺は、図１〜図３において説
明した格子点（０，０）と格子点（３，２）とを結ぶ線
に、平行に配列されている。
６を用いて説明する。本実施例における電荷蓄積電極は
矩形をなしている。その長辺は、図１〜図３において説
明した格子点（０，０）と格子点（３，２）とを結ぶ線
に、平行に配列されている。
【００５６】Ｐ型シリコン基板の表面にはビット線４０
５ａ，４０５ｂ，４０５ｃ，４０５ｄ，４０５ｅ，４０
５ｆ，ワード線４０４ａ，４０４ｂ，４０４ｃ，４０４
ｄ，４０４ｅ等が形成され、Ｘ軸と平行な方向を有する
ワード線４０４ａ，４０４ｂ，４０４ｃ，４０４ｄ，４
０４ｅ，およびＸ軸と直交してＹ軸と平行な方向を有す
るビット線４０５ａ，４０５ｂ，４０５ｃ，４０５ｄ，
４０５ｅ，４０５ｆはマトリックスを形成している。こ
のようなＤＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル４０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０μ
ｍ（ワード線の線幅＋ワード線の間隔）の２倍とビット
線のピッチ幅Ｐ＝１．０μｍ（ビット線の線幅＋ビット
線の間隔）の積２．０μｍ2 となる。
５ａ，４０５ｂ，４０５ｃ，４０５ｄ，４０５ｅ，４０
５ｆ，ワード線４０４ａ，４０４ｂ，４０４ｃ，４０４
ｄ，４０４ｅ等が形成され、Ｘ軸と平行な方向を有する
ワード線４０４ａ，４０４ｂ，４０４ｃ，４０４ｄ，４
０４ｅ，およびＸ軸と直交してＹ軸と平行な方向を有す
るビット線４０５ａ，４０５ｂ，４０５ｃ，４０５ｄ，
４０５ｅ，４０５ｆはマトリックスを形成している。こ
のようなＤＲＡＭにおいて、１つのメモリセルが占有す
る領域は、例えばメモリセル４０１のようになる。この
場合のセルサイズは、ワード線のピッチ幅Ｐ＝１．０μ
ｍ（ワード線の線幅＋ワード線の間隔）の２倍とビット
線のピッチ幅Ｐ＝１．０μｍ（ビット線の線幅＋ビット
線の間隔）の積２．０μｍ2 となる。
【００５７】本実施例における活性領域（図示せず）の
形状は、第１の実施例，あるいは第２の実施例と同じで
ある。例えば、ワード線４０４ｂとワード線４０４ｃと
の間で隣接する２本のビット線に挟まれた活性領域（ノ
ード拡散領域）表面には、ノードコンタクト孔４０２が
設けられている。電荷蓄積電極４０３はノードコンタク
ト孔４０２を介してノード拡散領域に接続されている。
形状は、第１の実施例，あるいは第２の実施例と同じで
ある。例えば、ワード線４０４ｂとワード線４０４ｃと
の間で隣接する２本のビット線に挟まれた活性領域（ノ
ード拡散領域）表面には、ノードコンタクト孔４０２が
設けられている。電荷蓄積電極４０３はノードコンタク
ト孔４０２を介してノード拡散領域に接続されている。
【００５８】本実施例における電荷蓄積電極４０３の長
辺の長さは３．４μｍ，短辺の長さは０．３５μｍとな
る。これにより、本実施例の電荷蓄積電極４０３の上面
の面積Ａt3は、 Ａt3＝３．４μｍ×０．３５μｍ＝１．１９μｍ2 となる。これの側面の面積Ａs3■は、 Ａs3■＝２×（３．４μｍ＋０．３５μｍ）×０．５μ
ｍ2＝３．７５μｍ2 となる。従って、これの表面積ＡT3は、 ＡT3＝Ａt3＋Ａs3＝４．９４μｍ2 となる。これより、本実施例では、従来より約２２％表
面積の広い電荷蓄積電極４０３が得られる。
辺の長さは３．４μｍ，短辺の長さは０．３５μｍとな
る。これにより、本実施例の電荷蓄積電極４０３の上面
の面積Ａt3は、 Ａt3＝３．４μｍ×０．３５μｍ＝１．１９μｍ2 となる。これの側面の面積Ａs3■は、 Ａs3■＝２×（３．４μｍ＋０．３５μｍ）×０．５μ
ｍ2＝３．７５μｍ2 となる。従って、これの表面積ＡT3は、 ＡT3＝Ａt3＋Ａs3＝４．９４μｍ2 となる。これより、本実施例では、従来より約２２％表
面積の広い電荷蓄積電極４０３が得られる。
【００５９】次に、図１７を用いて、本発明の半導体記
憶装置の第２の態様の構成を説明する。電荷蓄積電極
は、互いに最小加工寸法Ｆの間隔を保ってメモリセルア
レイ中に稠密配置されている。メモリセルのセルサイズ
をＡC とすれば、どのような形状の電荷蓄積電極でも、
隣接する電荷蓄積電極の間隔の面積を含めた電荷蓄積電
極の上面の面積は、ＡC に等しくなる。本発明の第２の
態様のように、電荷蓄積電極の形状が少なくとも２種類
の矩形を組み合わせた形状である場合において、電荷蓄
積電極の周囲長をＬP とする。この間隔は、面積が（Ｆ
／２）2 となる４個の正方形と、短辺がＦ／２の６個の
矩形とから構成されている。６個の矩形の長辺の合計が
ＬP となる。従って、この間隔の面積は、 ＬP ×Ｆ／２＋４×（Ｆ／２）2 ＝ＬP ×Ｆ／２＋Ｆ2 …（９） となる。従って、電荷蓄積電極の上面の面積は、 ＡC −ＬP ×Ｆ／２−Ｆ2 …（１０） となる。電荷蓄積電極の膜厚（高さ）がｄであることか
ら、電荷蓄積電極の表面積ＡT は、 ＡT ＝ＡC −ＬP ×Ｆ／２−Ｆ2 ＋ＬP ×ｄ…（１１） となる。通常の形状の電荷蓄積電極で面積が最大となる
場合の表面積はＡT0，周囲長はＬP0である。ＡT0は、 ＡT0＝ＡC −ＬP0×Ｆ／２−Ｆ2 ＋ＬP0×ｄ…（１２） と表わされる。２種類の矩形を組み合わせた形状の電荷
蓄積電極の表面積ＡT がＡT0より以上になるためには、 ＡT −ＡT0＝（ＬP −ＬP0）（ｄ−Ｆ／２）≧０…（１３） であるから、ＬP ≧ＬP0，ｄ≧Ｆ／２となる。すなわ
ち、ｄがＦ／２以上のときには、ＬP はＬP0より長けれ
ばよいことになる。この結果は本発明の第１の態様の結
果と同じである。
憶装置の第２の態様の構成を説明する。電荷蓄積電極
は、互いに最小加工寸法Ｆの間隔を保ってメモリセルア
レイ中に稠密配置されている。メモリセルのセルサイズ
をＡC とすれば、どのような形状の電荷蓄積電極でも、
隣接する電荷蓄積電極の間隔の面積を含めた電荷蓄積電
極の上面の面積は、ＡC に等しくなる。本発明の第２の
態様のように、電荷蓄積電極の形状が少なくとも２種類
の矩形を組み合わせた形状である場合において、電荷蓄
積電極の周囲長をＬP とする。この間隔は、面積が（Ｆ
／２）2 となる４個の正方形と、短辺がＦ／２の６個の
矩形とから構成されている。６個の矩形の長辺の合計が
ＬP となる。従って、この間隔の面積は、 ＬP ×Ｆ／２＋４×（Ｆ／２）2 ＝ＬP ×Ｆ／２＋Ｆ2 …（９） となる。従って、電荷蓄積電極の上面の面積は、 ＡC −ＬP ×Ｆ／２−Ｆ2 …（１０） となる。電荷蓄積電極の膜厚（高さ）がｄであることか
ら、電荷蓄積電極の表面積ＡT は、 ＡT ＝ＡC −ＬP ×Ｆ／２−Ｆ2 ＋ＬP ×ｄ…（１１） となる。通常の形状の電荷蓄積電極で面積が最大となる
場合の表面積はＡT0，周囲長はＬP0である。ＡT0は、 ＡT0＝ＡC −ＬP0×Ｆ／２−Ｆ2 ＋ＬP0×ｄ…（１２） と表わされる。２種類の矩形を組み合わせた形状の電荷
蓄積電極の表面積ＡT がＡT0より以上になるためには、 ＡT −ＡT0＝（ＬP −ＬP0）（ｄ−Ｆ／２）≧０…（１３） であるから、ＬP ≧ＬP0，ｄ≧Ｆ／２となる。すなわ
ち、ｄがＦ／２以上のときには、ＬP はＬP0より長けれ
ばよいことになる。この結果は本発明の第１の態様の結
果と同じである。
【００６０】以上の結果をまとめると、次のようにな
る。本発明の半導体記憶装置の第２の態様による電荷蓄
積電極の周囲長は、従来の電荷蓄積電極の周囲長に比べ
て、長くなる。さらに、電荷蓄積用キャパシタの電荷蓄
積電極の膜厚が最小加工寸法の１／２より厚いならば、
本発明の半導体記憶装置の第２の態様による電荷蓄積電
極の側面の面積の増加は、この上面の面積の減少より上
まわる。このため、本発明の半導体記憶装置の第２の態
様による電荷蓄積電極の表面積は、従来の電荷蓄積電極
の表面積より増大する。この結果、製造方法の面での新
たな付加をせずに、従来より大きな容量値を有する電荷
蓄積用キャパシタが得られる。
る。本発明の半導体記憶装置の第２の態様による電荷蓄
積電極の周囲長は、従来の電荷蓄積電極の周囲長に比べ
て、長くなる。さらに、電荷蓄積用キャパシタの電荷蓄
積電極の膜厚が最小加工寸法の１／２より厚いならば、
本発明の半導体記憶装置の第２の態様による電荷蓄積電
極の側面の面積の増加は、この上面の面積の減少より上
まわる。このため、本発明の半導体記憶装置の第２の態
様による電荷蓄積電極の表面積は、従来の電荷蓄積電極
の表面積より増大する。この結果、製造方法の面での新
たな付加をせずに、従来より大きな容量値を有する電荷
蓄積用キャパシタが得られる。
【００６１】次に、図１８を参照して、第２の態様に基
ずく本発明の第４の実施例を説明する。ワード線に平行
に横方向がＰ，ビット線に平行に縦方向が２Ｐのピッチ
幅で、メモリセル５０１が配列されている。メモリセル
５０１の中心には、ノードコンタクト孔５０２が設けら
れている。
ずく本発明の第４の実施例を説明する。ワード線に平行
に横方向がＰ，ビット線に平行に縦方向が２Ｐのピッチ
幅で、メモリセル５０１が配列されている。メモリセル
５０１の中心には、ノードコンタクト孔５０２が設けら
れている。
【００６２】電荷蓄積電極の形状が少なくとも２種類の
矩形を組み合わせた形状であるとすると、その形状はＬ
字型，Ｔ字型，Ｓ字型，ｍ字形など多種類のものが存在
するが、基本的にはＬ字形の組み合わせとなる。電荷蓄
積電極が隣接する縦方向のメモリセル間に広がっている
場合の代表例が、電荷蓄積電極５０３Ｂである。このよ
うな場合、電荷蓄積電極５０３Ｂは、２つ，ないしは３
つのメモリセル間に縦に広がっている。電荷蓄積電極が
隣接する横方向のメモリセル間に広がっている場合の代
表例が、電荷蓄積電極５０３Ｃである。この場合にも、
電荷蓄積電極５０３Ｃは、２つ，ないしは３つのメモリ
セル間に横に広がっている。なお、電荷蓄積電極５０３
Ａは、従来の形状の表面積が最大となる電荷蓄積電極で
ある。
矩形を組み合わせた形状であるとすると、その形状はＬ
字型，Ｔ字型，Ｓ字型，ｍ字形など多種類のものが存在
するが、基本的にはＬ字形の組み合わせとなる。電荷蓄
積電極が隣接する縦方向のメモリセル間に広がっている
場合の代表例が、電荷蓄積電極５０３Ｂである。このよ
うな場合、電荷蓄積電極５０３Ｂは、２つ，ないしは３
つのメモリセル間に縦に広がっている。電荷蓄積電極が
隣接する横方向のメモリセル間に広がっている場合の代
表例が、電荷蓄積電極５０３Ｃである。この場合にも、
電荷蓄積電極５０３Ｃは、２つ，ないしは３つのメモリ
セル間に横に広がっている。なお、電荷蓄積電極５０３
Ａは、従来の形状の表面積が最大となる電荷蓄積電極で
ある。
【００６３】次に、これら２つのタイプについて、Ｆの
Ｐに対する許容範囲と、ＦとＬP との関係を示す。電荷
蓄積電極５０３Ｂに代表される縦長の場合、 Ｆ≦Ｐ／４，ＬP ＝２×（５Ｐ−４Ｆ）となる。 電荷蓄積電極５０３Ｃに代表される横長の場合、 Ｆ≦Ｐ／３，ＬP ＝８×（Ｐ−Ｆ）となる。 これらの関係を図示すると図１９に示すようなグラフに
なる。同図において、実線で示した範囲が有効な範囲で
ある。
Ｐに対する許容範囲と、ＦとＬP との関係を示す。電荷
蓄積電極５０３Ｂに代表される縦長の場合、 Ｆ≦Ｐ／４，ＬP ＝２×（５Ｐ−４Ｆ）となる。 電荷蓄積電極５０３Ｃに代表される横長の場合、 Ｆ≦Ｐ／３，ＬP ＝８×（Ｐ−Ｆ）となる。 これらの関係を図示すると図１９に示すようなグラフに
なる。同図において、実線で示した範囲が有効な範囲で
ある。
【００６４】
【発明の効果】Ｘ軸に平行なワード線とＹ軸に平行なビ
ット線を有し、１つのトランジスタとスタックド型の１
つの電荷蓄積用キャパシタとからなるＤＲＡＭにおい
て、その長辺がＸ軸およびＹ軸と斜交するような矩形に
より、電荷蓄積用キャパシタの電荷蓄積電極を形成す
る。あるいは、おのおのＸ軸およびＹ軸に平行な辺から
なる２種類以上の矩形を無み合わせることにより、電荷
蓄積用キャパシタの電荷蓄積電極を形成する。これによ
り、電荷蓄積電極の周囲長が従来の電荷蓄積電極の周囲
長より長くなる。この結果、製造条件が同じならば、従
来のＤＲＡＭより大きな容量値を有する電荷蓄積用キャ
パシタが得られる。特に、電荷蓄積電極の膜厚が最小加
工寸法の１／２より厚く、隣接する電荷蓄積電極の間隔
が最小加工寸法に等しい場合、効果が顕著である。
ット線を有し、１つのトランジスタとスタックド型の１
つの電荷蓄積用キャパシタとからなるＤＲＡＭにおい
て、その長辺がＸ軸およびＹ軸と斜交するような矩形に
より、電荷蓄積用キャパシタの電荷蓄積電極を形成す
る。あるいは、おのおのＸ軸およびＹ軸に平行な辺から
なる２種類以上の矩形を無み合わせることにより、電荷
蓄積用キャパシタの電荷蓄積電極を形成する。これによ
り、電荷蓄積電極の周囲長が従来の電荷蓄積電極の周囲
長より長くなる。この結果、製造条件が同じならば、従
来のＤＲＡＭより大きな容量値を有する電荷蓄積用キャ
パシタが得られる。特に、電荷蓄積電極の膜厚が最小加
工寸法の１／２より厚く、隣接する電荷蓄積電極の間隔
が最小加工寸法に等しい場合、効果が顕著である。
【図１】本発明の半導体記憶装置の第１の態様の構成を
説明するための図である。
説明するための図である。
【図２】本発明の半導体記憶装置の第１の態様の構成を
説明するための図であり、電荷蓄積電極の膜厚と表面積
との関係を示すグラフである。
説明するための図であり、電荷蓄積電極の膜厚と表面積
との関係を示すグラフである。
【図３】本発明の半導体記憶装置の第１の態様の構成を
説明するための図であり、最小加工寸法と電荷蓄積電極
の周囲長との関係を示すグラフである。
説明するための図であり、最小加工寸法と電荷蓄積電極
の周囲長との関係を示すグラフである。
【図４】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図５】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図６】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
【図７】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
【図８】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
【図９】本発明の第１の実施例に係わる半導体記憶装置
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
の製造方法を説明するための略断面図であり、図４，図
５における折線ＡＢでの工程順の略断面図である。
【図１０】本発明の第１の実施例に係わる半導体記憶装
置の製造方法を説明するための略断面図であり、図４，
図５における折線ＡＢでの工程順の略断面図である。
置の製造方法を説明するための略断面図であり、図４，
図５における折線ＡＢでの工程順の略断面図である。
【図１１】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
【図１２】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
【図１３】本発明の第１の実施例に係わる半導体記憶装
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
置の別の製造方法を説明するための略断面図であり、図
４，図５における折線ＡＢでの工程順の略断面図であ
る。
【図１４】本発明の第２の実施例を説明するための略平
面図である。
面図である。
【図１５】本発明の第２の実施例を説明するための略平
面図である。
面図である。
【図１６】本発明の第３の実施例を説明するための略平
面図である。
面図である。
【図１７】本発明の半導体記憶装置の第２の態様の構成
を説明するための図である。
を説明するための図である。
【図１８】本発明の第４の実施例による電荷蓄積電極の
形状を説明するための図である。
形状を説明するための図である。
【図１９】本発明の第４の実施例を説明するための図で
あり、最小加工寸法と電荷蓄積電極の周囲長との関係を
示すグラフである。
あり、最小加工寸法と電荷蓄積電極の周囲長との関係を
示すグラフである。
【図２０】従来の半導体記憶装置を説明するための略平
面図である。
面図である。
【図２１】従来の半導体記憶装置を説明するための略断
面図であり、図２０における折線ＡＢでの略断面図であ
る。
面図であり、図２０における折線ＡＢでの略断面図であ
る。
１０１，２０１，３０１，４０１，５０１ メモリセ
ル １０２，２０２，３０２，４０２，５０２ ノードコ
ンタクト孔 １０３，２０３，３０３，４０３，５０３Ａ，５０３
Ｂ，５０３Ｃ 電荷蓄積電極 １０４，２０４，３０４，４０４ ワード線 １０５，２０５，３０５，４０５ ビット線 １０６，２０６ ビット拡散領域 １０７，２０７ ノード拡散領域 １０８，２０８，３０８ ビットコンタクト孔 １０９，２０９，３０９ 活性領域 １１０，２１０ 容量絶縁膜 １１１，２１１ セルプレート電極 １１２，２１２ Ｐ型シリコン基板 １１３，２１３ 絶縁膜 ２１４ ＢＰＳＧ膜 ２１５ スペーサ
ル １０２，２０２，３０２，４０２，５０２ ノードコ
ンタクト孔 １０３，２０３，３０３，４０３，５０３Ａ，５０３
Ｂ，５０３Ｃ 電荷蓄積電極 １０４，２０４，３０４，４０４ ワード線 １０５，２０５，３０５，４０５ ビット線 １０６，２０６ ビット拡散領域 １０７，２０７ ノード拡散領域 １０８，２０８，３０８ ビットコンタクト孔 １０９，２０９，３０９ 活性領域 １１０，２１０ 容量絶縁膜 １１１，２１１ セルプレート電極 １１２，２１２ Ｐ型シリコン基板 １１３，２１３ 絶縁膜 ２１４ ＢＰＳＧ膜 ２１５ スペーサ
Claims (14)
- 【請求項１】シリコン基板表面の形成された１つのトラ
ンジスタとスタックド型の１つの電荷蓄積用キャパシタ
とからなるメモリセルと、前記シリコン基板表面に形成
されたＸ軸に平行な方向を有するワード線と、前記Ｘ軸
と直交するＹ軸に平行な方向を有するビット線と、を有
するＤＲＡＭにおいて、リソグラフィー技術における最
小加工寸法の１／２より厚い膜厚を持つ前記電荷蓄積用
キャパシタの電荷蓄積電極を有し、前記電荷蓄積電極の
前記シリコン基板表面へ射影した形状が、矩形の形状を
有し、Ｘ軸、およびＹ軸に斜交する前記矩形の長辺を有
することを特徴とする半導体記憶装置。 - 【請求項２】隣接する前記電荷蓄積電極の間隔が、前記
最小加工寸法であることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】前記ワード線の配線ピッチ幅が、前記ビッ
ト線の配線ピッチ幅と等しいことを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項４】前記ワード線の配線ピッチ幅が、前記ビッ
ト線の配線ピッチ幅と等しいことを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項５】前記矩形の前記長辺が、第ｉ番目の前記ビ
ット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前記
ワード線、および第ｊ＋２番目の前記ワード線により構
成される矩形の対角線の一方、もしくは他方に平行でで
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】前記矩形の前記長辺が、第ｉ番目の前記ビ
ット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前記
ワード線、および第ｊ＋２番目の前記ワード線により構
成される矩形の対角線の一方、もしくは他方に平行であ
ることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項７】前記矩形の前記長辺が、第ｉ番目の前記ビ
ット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前記
ワード線、および第ｊ＋４番目の前記ワード線により構
成される矩形の対角線の一方、もしくは他方に平行であ
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項８】前記矩形の前記長辺が、第ｉ番目の前記ビ
ット線、第ｉ＋１番目の前記ビット線、第ｊ番目の前記
ワード線、および第ｊ＋４番目の前記ワード線により構
成される矩形の対角線の一方、もしくは他方に平行であ
ることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項９】前記矩形の前記長辺が、第ｉ番目の前記ビ
ット線、第ｉ＋２番目の前記ビット線、第ｊ番目の前記
ワード線、および第ｊ＋２番目の前記ワード線により構
成される矩形の対角線の一方、もしくは他方に平行であ
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項１０】前記矩形の前記長辺が、第ｉ番目の前記
ビット線、第ｉ＋２番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項１１】前記矩形の前記長辺が、第ｉ番目の前記
ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項１２】前記矩形の前記長辺が、第ｉ番目の前記
ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋２番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項１３】前記矩形の前記長辺が、第ｉ番目の前記
ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋４番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項１４】前記矩形の前記長辺が、第ｉ番目の前記
ビット線、第ｉ＋３番目の前記ビット線、第ｊ番目の前
記ワード線、および第ｊ＋４番目の前記ワード線により
構成される矩形の対角線の一方、もしくは他方に平行で
あることを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021998A JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615390 | 1990-02-26 | ||
| JP2-46153 | 1990-02-26 | ||
| JP3021998A JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211164A JPH04211164A (ja) | 1992-08-03 |
| JP3013458B2 true JP3013458B2 (ja) | 2000-02-28 |
Family
ID=26359158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021998A Expired - Lifetime JP3013458B2 (ja) | 1990-02-26 | 1991-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013458B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3137185B2 (ja) | 1998-04-09 | 2001-02-19 | 日本電気株式会社 | 半導体記憶装置 |
| KR100555564B1 (ko) * | 2004-03-31 | 2006-03-03 | 삼성전자주식회사 | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 |
-
1991
- 1991-02-15 JP JP3021998A patent/JP3013458B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211164A (ja) | 1992-08-03 |
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