JP2886097B2

JP2886097B2 - 半導体記憶装置及びその製造方法

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Publication number: JP2886097B2
Application number: JP6267864A
Authority: JP
Inventors: 泰示江間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1999-04-26
Anticipated expiration: 2014-04-26
Also published as: JPH0870110A

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、更に詳しく言えば高集積、高性能の
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル
を有する半導体記憶装置及びその形成方法に関する。【０００２】【従来の技術】図１９は従来例に係るＤＲＡＭセルに係
る説明図である。図１９（ａ）はＤＲＡＭセルの電気回
路図である。図において、Ｔはデータ（電荷）を転送す
るＭＯＳトランジスタ等により構成される転送トランジ
スタ、Ｃは電荷を蓄積する蓄積容量、ＷＬはワード線、
ＢＬはビット線である。なお、６は蓄積電極、７は誘電
体膜、８は対向電極である。【０００３】図１９（ｂ）はＤＲＡＭセル構造を示す断
面図である。図において、１はｐ型エピタキシャル層等
のSi基板、２は選択ロコス（ＬＯＣＯＳ）法等により形
成されるフィールド酸化膜（SiO₂膜）、３、４はＡ⁺イ
オン等を拡散して形成される不純物拡散層であり、転送
トランジスタＴのソース又はドレインである。５はワー
ド線ＷＬを絶縁する絶縁膜であり、ＣＶＤ酸化膜（Si₃N
₄膜又はSiO₂膜）等である。６はポリSi膜に不純物イオ
ンをドープして形成される電極であり、蓄積容量Ｃを構
成する蓄積電極である。７はSiO₂膜やSi₃N₄膜等の絶縁
膜により形成される誘電体膜である。８はポリSi膜に不
純物イオンをドープして形成される電極であり、蓄積容
量Ｃを構成する対向電極である。９は対向電極８を絶縁
する絶縁膜であり、ＰＳＧ膜等である。１０はビット線
ＢＬのコンタクトホールである。【０００４】なおＷＬは、ポリSi膜等により形成される
転送トランジスタＴのゲート電極であり、ワード線であ
る。また、ＢＬは不純物をドープしたポリSi膜又はポリ
サイド膜により形成されるビット線である。以上のよう
な構造によれば、半導体記憶装置の集積度の増加と、半
導体素子の微細化とに従って、ＤＲＡＭのメモリセルの
面積はますます縮小化され、下記のような問題点が生じ
る。（１）蓄積電極面積に依存するメモリセルの蓄積容量Ｃ
が少なくなる。（２）蓄積容量Ｃが減少したことによりα線入射による
ソフトエラーが増大する。（３）ビット線、コンタクトホールのアスペクト比が大
きくなりパターン形成が困難になる。【０００５】このような問題を解決するためにビット線
を覆う絶縁膜の上に蓄積電極を形成したＤＲＡＭセルが
例えば〔１〕特開昭 59-231851号、〔２〕特開昭 62-14
5765号公報に記載されている。公報〔１〕ではその第２
図に示すように１つのワード線方向に並ぶ複数の活性領
域はそれらの縁部が直線状に揃うように１列に配置さ
れ、また、活性領域に対するビット線コンタクトと蓄積
電極コンタクトは、それぞれビット線に平行な１つの直
線上に存在しないようにずれて形成され、しかも、活性
領域の間を通るビット線はその突出部が活性領域の突出
部とコンタクトするようになっている。【０００６】公報〔２〕ではその第１図に示すように活
性領域に対するビット線コンタクトと蓄積電極コンタク
トは、それぞれビット線に平行な１つの直線上に存在し
ないようにずれて配置され、しかも、活性領域の上にビ
ット線が通るようになっている。この公報では活性領域
の平面的な配置関係について明確な記載はない。これら
の公報〔１〕、〔２〕に記載のビット線は図においてコ
ンタクト部分を除いて直線状に延びている。しかも、互
いに隣設するビット線と各転送トランジスタの不純物拡
散層とのコンタクト部分はワード線方向に一列に並んで
いる。【０００７】【発明が解決しようとする課題】ところで、メモリの大
容量化が進み、且つ集積度が高まると、ビット線間隔は
一層小さくなる。しかし、上記した公報〔１〕、〔２〕
のメモリセルでは、ビット線と不純物拡散層をコンタク
トさせるために、ビット線をワード線方向に突出させて
おり、これら複数のコンタクトがワード線方向に対して
互いに隣接して直線状に形成されているので、ビット線
及び活性領域のパターン間隔が狭くなってしまい、短絡
の危険性が増大するとともに、コンタクトホールを形成
するための余裕がなくなって歩留りが低下する。また、
短絡に至らなくても、ビット線の間隔が狭くなるため
に、ビット線間の信号干渉が増大し、１つのビット線の
電位変化が隣設するビット線に伝達し、甚だしい場合に
はメモリセルの記憶情報の読みだしに誤動作が生じてし
まう。これに対して、パターンの間の間隔を広げると、
メモリセル面積が増大してしまい高集積化に反すること
になる。【０００８】また、ビット線ＢＬ、蓄積電極と活性領域
とを接続するコンタクトホールを形成する際にマスクの
位置合わせ余裕を確保する必要から、コンタクトホール
の形成は集積度向上に支障をきたしている。本発明は係
る従来例の問題点に鑑み創作されたもので、ビット線間
の短絡を防止し、しかもビット線間の信号の干渉を防止
するとともに、集積度を向上することができる半導体記
憶装置及びその製造方法の提供を目的とする。【０００９】【課題を解決するための手段】本発明の課題は、図１、
図２に例示するように、蓄積容量Ｃ_１と、ワード線ＷＬ
_３，ＷＬ_４の選択信号に応答して該蓄積容量Ｃ_２をビッ
ト線ＢＬ_１に電気的に接続する転送トランジスタＴ_１と
を含むメモリセルを複数備えた半導体記憶装置であっ
て、前記蓄積容量Ｃ_１は、蓄積電極２０ａと、該蓄積電
極２０ａ上に誘電体膜２１を介して形成された対向電極
２２とを備え、前記ビット線ＢＬ_１は前記蓄積電極２０
ａを形成する層よりも下の層で形成され、前記転送トラ
ンジスタＴ_１は、ビット線方向で隣合う前記転送トラン
ジスタＴ_１と共用される第１不純物拡散層１４と、前記
蓄積電極２０ａへ電気的に接続される第２不純物拡散層
１３とを備え、前記ビット線ＢＬ_１は前記第１不純物拡
散層１４との電気的接続のための張り出し部を備え、前
記ワード線ＷＬ_３，ＷＬ_４は前記ビット線ＢＬ_１と交差
して前記第１不純物拡散層１４と前記第２不純物拡散層
１３との間に延びており、対をなす前記ビット線ＢＬ_１
に関して、一方の前記ビット線ＢＬ_１とそれに対応する
前記第１不純物拡散層１４との第１接続位置１６は、他
方の前記ビット線ＢＬ_１とそれに対応する前記第１不純
物拡散層１４との第２接続位置１６からビット線方向に
ずれており、且つ該第１、第２接続位置の間には２本の
前記ワード線ＷＬ_３，ＷＬ_４が位置するように前記転送
トランジスタＴ_１が配置されていることを特徴とする半
導体記憶装置によって解決する。【００１０】また、本発明の課題は、図３、図４に例示
するように、蓄積容量Ｃ_２と、ワード線ＷＬ_３，ＷＬ_４
の選択信号に応答して該蓄積容量Ｃ_２をビット線ＢＬ
_２１、ＢＬ_２２に電気的に接続する転送トランジスタＴ
_２とを含むメモリセルを複数備えた半導体記憶装置であ
って、前記蓄積容量Ｃ_２は、蓄積電極２０ａと、該蓄積
電極２０ａ上に誘電体膜２１を介して形成された対向電
極２２とを備え、前記ビット線ＢＬ_２１、ＢＬ_２２は前
記蓄積電極２０ａを形成する層よりも下の層で形成さ
れ、前記転送トランジスタＴ_２は、ビット線方向で隣合
う前記転送トランジスタＴ_２と共用される第１不純物拡
散層１４と、前記蓄積電極２０ａへ電気的に接続される
第２不純物拡散層１３とを備え、前記第１不純物拡散層
１４は前記ビット線ＢＬ_２１、ＢＬ_２２との電気的接続
のための張り出し部を備え、前記ワード線ＷＬ_３，ＷＬ
_４は前記ビット線ＢＬ_２１、ＢＬ_２２と交差して前記第
１不純物拡散層１４と第２不純物拡散層１３との間に延
びており、対をなす前記ビット線ＢＬ_２１、ＢＬ_２２に
関して、一方の前記ビット線ＢＬ_２１とそれに対応する
前記第１不純物拡散層１４との第１接続位置１６ａは、
他方の前記ビット線ＢＬ_２２とそれに対応する前記第１
不純物拡散層１６ａとの第２接続位置１６ａからビット
線方向にずれており、且つ該第１、第２接続位置１６ａ
の間には２本の前記ワード線ＷＬ_３，ＷＬ_４が位置する
ように前記転送トランジスタＴ_２が配置されていること
を特徴とする半導体記憶装置によって解決する。【００１１】前記半導体記憶装置において、図８に例示
するように、前記対向電極（４７）が、前記蓄積電極
（４６）の上面、側面及び下面に対向するように形成さ
れていることを特徴とする。【００１２】前記半導体記憶装置において、前記ワード
線ＷＬ_３，ＷＬ_４が、前記転送トランジスタＴ_１，Ｔ_２
の形成位置で屈曲していること特徴とする。前記半導体
記憶装置において、前記蓄積電極２０ａが、前記ワード
線ＷＬ_３，ＷＬ_４、前記ビット線ＢＬ_１，ＢＬ_２１，Ｂ
Ｌ_２２のいずれよりも厚い導電膜で形成されていること
を特徴とする。【００１３】前記半導体記憶装置において、図８に例示
するように、前記蓄積電極（４５）か、高さ方向に間隔
をおいて、それぞれ横方向に延びる複数の導電膜からな
ることを特徴とする。【００１４】前記半導体記憶装置において、フィールド
絶縁膜１２上で延びる隣設する前記ワード線ＷＬ_４上に
前記蓄積電極２０ａがオーバーラップするように形成さ
れていることを特徴とする。【００１５】上記した課題は、図１、図２、図９〜図１
１に例示するように、蓄積容量Ｃ_１と、ワード線Ｗ
Ｌ_３，ＷＬ_４の選択信号に応答して該蓄積容量Ｃ_１をビ
ット線ＢＬ_１へ電気的に接続する転送トランジスタＴ_１
とを含むメモリセルを複数備えた半導体記憶装置の製造
方法であって、ビット線方向で隣合う前記転送トランジ
スタＴ_１で共用される第１不純物拡散層１４と、前記蓄
積電極Ｃ_１へ電気的に接続される第２不純物拡散層１３
とを備え、前記第１不純物拡散層１４又は前記ビット線
ＢＬ_１に両者の電気的接続のための張り出し部を備え、
対をなすビット線ＢＬ_１に関して、一方の前記ビット線
ＢＬ_１とそれに対応する前記第１不純物拡散層１４との
第１接続位置は、他方の前記ビット線ＢＬ_１とそれに対
応する前記第１不純物拡散層１４との第２接続位置から
前記ビット線方向にずれており、且つ該第１、第２接続
位置の間には２本の前記ワード線ＷＬ_３，ＷＬ_４が位置
するように前記転送トランジスタＴ_１を複数形成する工
程と、前記転送トランジスタＴ_１を覆う第１絶縁膜１５
を形成する工程と、前記第１絶縁膜１５上に前記ビット
線ＢＬ_１を形成する工程と、前記ビット線ＢＬ_１を覆う
第２絶縁膜１８を形成する工程と、前記第２絶縁膜１８
上に蓄積電極２０を形成する工程と、誘電体膜２１を介
して前記蓄積電極２２を覆う対向電極Ｃ_１を形成する工
程とを含むことを特徴とする半導体記憶装置の製造方法
により解決する。【００１６】前記半導体記憶装置の製造方法において、
図８、図１８に例示するように、前記蓄積電極（４５
ａ）の下に間隙を形成する工程を含み、該間隙内にも前
記対向電極（４７）を形成することを特徴とする。【００１７】前記半導体記憶装置の製造方法において、
前記蓄積電極（４５）を複数の導電体膜で形成すること
を特徴とする。【００１８】【００１９】【作用】本発明によれば、ビット線方向に隣り合う２
つの転送トランジスタにおいて、１つのビット線に接続
されて共用する第１不純物拡散層と、別々の蓄積電極に
電気的に接続される非共用の第２不純物拡散層とを有
し、しかも、対をなすビット線において、一方のビット
線と第１不純物拡散層との第１の接続位置と、他方のビ
ット線と別の第１不純物拡散層との第２の接続位置とを
それぞれビット線方向にずらして第１の接続位置と第２
の接続位置の間に２本のワード線を存在させるように転
送トランジスタを配置し、さらに絶縁膜を介して蓄積電
極で覆えるような位置にビット線を形成している。【００２０】このような構造によれば、ビット線の間隔
が狭くなってもビット線を蓄積電極の下に形成すること
により遮蔽効果がさらに高くなり、ビット線干渉が防止
される。しかも、ビット線と蓄積電極コンタクト部との
接触を防止するためにビット線の形成位置をワード線方
向に移動し、且つビット線コンタクト部を活性領域から
張り出すようにしても、活性領域の基本的な位置の変更
なしでその張り出し部分をビット線方向の２つの転送ト
ランジスタの間の素子分離領域へ配置することができる
ので、ビット線間隔を広げることなくワード線方向での
転送トランジスタの間隔を狭くできるので集積度が向上
する。【００２１】また、蓄積電極をフィールド絶縁膜上のワ
ード線上にオーバラップさせたり、蓄積電極の下面にも
対向電極を形成したり、蓄積電極をワード線、ビット線
よりも厚く形成したり、蓄積電極を間隔をおいた複数の
導電膜から形成することにより、蓄積容量は大きくな
る。さらに、例えばビット線コンタクトを回避するよう
にワード線を屈曲させると、転送トランジスタの配置の
自由度が向上し、集積化の向上に寄与する。【００２２】【００２３】【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（第１実施例の装置の説明）図１、図２は本発明の第１
の実施例に係る第１のＤＲＡＭセルの構造図を示してい
る。図１は第１のＤＲＡＭセルの平面図、図２(a) は図
１のＡ−Ａ´矢視断面図、図２(b) は図１のＢ−Ｂ´矢
視断面図である。【００２４】図において、１１はエピタキシャル層等の
Si基板、１２は選択ロコス酸化されたフィールド酸化
膜、１３、１４はＡｓ⁺イオン等の不純物を熱拡散して
形成される不純物拡散層であり、転送トランジスタＴ₁
のソースやドレインである。ＷＬ₃、ＷＬ₄はポリSi膜
等により形成されるゲート電極であり、ＤＲＡＭセルに
おけるワード線を兼ねている。図１において破線は不純
物拡散層１３，１４を示している。【００２５】１５はゲート電極ＷＬ₃、ＷＬ₄を絶縁す
るゲート酸化膜等の絶縁膜であり、Si₃N₄膜、SiO₂膜に
より形成される。ＢＬ₁はビット線であり、不純物を含
有するポリSi膜１７やポリサイド膜により形成される。
１８はビット線ＢＬ₁を絶縁するSiO₂膜である。これ等
により転送トランジスタＴ₁を構成する。また２０ａ
は、所望の膜厚により不純物を含有したポリSi膜により
形成される蓄積電極である。２１は誘電体膜であり、蓄
積電極２０ａを熱処理することにより形成される。【００２６】なお、２２は不純物を含有したポリSi膜に
より形成される対向電極であり、蓄積電極２０ａと誘電
体膜２１と共に蓄積容量Ｃ₁を形成する。また、図１に
おいて、１６はビット線ＢＬ₁のコンタクトホールであ
る。図１、図２に示すように、転送トランジスタＴ₁が
形成される領域（以下、活性領域という）はビット線Ｂ
Ｌ₁に挟まれて配置され、また、ワード線ＷＬ₃，ＷＬ
₄が延びる方向（ビット線ＢＬ₁の延在方向に対して交
差する方向）に存在する複数の活性領域はそのワード線
ＷＬ₃，ＷＬ₄の延在方向に対して左右に交互にずらし
てジグザグに配置されている。また、それぞれのワード
線ＷＬ₃，ＷＬ₄は、ワード線延在方向に複数配置され
た活性領域の内部と側部近傍を順に通過するように配置
されており、活性領域を通過する部分ではゲート電極と
して機能する。即ち、ワード線は転送トランジスタが形
成される第１交差部と、転送トランジスタが存在しない
第２交差部を順に通過することになる。【００２７】さらにワード線ＷＬ₃，ＷＬ₄は、ビット
線ＢＬ₁と不純物拡散層１４とのコンタクト部分と蓄積
電極２０ａと不純物拡散層１３とのコンタクト部分を迂
回するように屈曲されている。これにより、活性領域同
士のビット線方向の間隔が狭くなり、活性領域をジグザ
クに配置した場合の半導体記憶装置の集積度の低下が抑
制される。ビット線が不純物拡散層にコンタクトする部
分は、ワード線の延在方向に対して直線状に存在しない
ので、ビット線コンタクトやビット線の間隔が大きくな
り、短絡やビット信号電圧の干渉が防止され、しかも半
導体記憶装置の製造の際の歩留りも向上する。その干渉
が抑制されると、読み出し誤動作が防止される。【００２８】ビット線ＢＬ₁は、不純物拡散層１３，１
４にコンタクトする部分で不純物拡散層１３，１４内に
突出している。また、ビット線ＢＬ₁は隣のビット線Ｂ
Ｌ₁の突出部分から離れる屈曲部分を有し、この屈曲部
分はビット線ＢＬ₁の延在方向に配置された複数の活性
領域の間に位置している。従って、ビット線ＢＬ₁の突
出部分と隣のビット線ＢＬ₁の屈曲部分と活性領域の間
隔とがワード線ＷＬ₃，ＷＬ₄の延在方向に向かって並
んだ状態になっている。これにより、ビット線ＢＬ₁の
コンタクト部分とその隣のビット線ＢＬ₁の間隔が十分
に確保でき、これにより、隣合うビット線ＢＬ₁間の信
号の干渉は防止される。しかも、ビット線ＢＬ₁の屈曲
部分は活性領域の間に位置しているので、ワード線延在
方向の活性領域の間隔はビット線ＢＬ₁を配置できる大
きさがあれば十分であり、ビット線ＢＬ₁の屈曲部分に
よって半導体記憶装置の集積度が低下することはない。【００２９】特に、この実施例では、ビット線の延在方
向にビット線のコンタクトと蓄積電極のコンタクトが直
線上にあるので、ビット線の屈曲部分によってビット線
同士の接近を防止する効果が大きい。以上の構造を回路
的に示すと、１つのワード線ＷＬ₃，ＷＬ₄は、同じ転
送トランジスタに繋がるビット線ＢＬ₁と、異なる転送
トランジスタに繋がるビット線ＢＬ₁とに交互に交差す
ることになる。【００３０】これ等により第１のＤＲＡＭセルが構成さ
れる。なお、ＤＲＡＭセルの製造方法については後述す
る。（第２実施例の装置の説明）図３、図４は本発明の第２
の実施例に係るＤＲＡＭセルの構造図であり、図３はそ
の平面図、図４(a) ，(b) はその断面図である。【００３１】図において、Ｔ₂は転送トランジスタ、Ｃ
₂は蓄積容量であり、第１の実施例と同じ符号は同じ機
能を有している。また、１６ａ、１６ｂはビット線ＢＬ
₂₁、ＢＬ₂₂のコンタクトホールであり、第１の実施例と
異なるのはビット線ＢＬ₂₁、ＢＬ₂₂等のコンタクトホー
ル１６ａ、１６ｂ等の位置をずらした点である。すなわ
ち、ビット線のコンタクトと蓄積電極のコンタクトがビ
ット線の延在方向に直線上にないので、ビット線ＢＬ₂₁
のコンタクトホール１６ａと他のビット線ＢＬ₂₂との間
隔や、ット線ＢＬ₂₂のコンタクトホール１６ｂと他のビ
ット線ＢＬ₂₃との間隔を第１の実施例の場合よりも広く
して、ビット信号の干渉の発生が第１実施例に比べてよ
り確実に防止され、かつ絶縁耐圧の向上が図られる。な
お、その形成方法は第１の実施例に比べて、転送トラン
ジスタＴ₂のソース用の不純物拡散層１４を拡張するこ
とやそのコンタクトホール１６ａ、１６ｂ等形成する際
のレジストパターンを変更することにより行い、他の形
成工程は第１の実施例と同様に行う。【００３２】（第３実施例の装置の説明）図５、図６は
本発明の第３の実施例のＤＲＡＭセルの構造図である。
図５はその平面図であり、図６(a) は図５のＡ−Ａ´矢
視断面図であり、図６(b) は図５のＢ−Ｂ′矢視断面図
である。図において、Ｔ₃は転送トランジスタ、Ｃ₃は
蓄積容量であり、第１の実施例と同じ符号のものは同じ
機能を有している。なお、２５ａは蓄積電極、２６は誘
電体膜、２７は対向電極である。また第１の実施例と異
なるのは、ドレイン１３と蓄積電極２５ａとを接続する
ための開口部２４や、不図示のビット線のコンタクトホ
ールが絶縁膜１５とSiO₂膜１８、２３とをＲＩＥ等の異
方性エッチングにより自己整合的に形成されている点で
ある。これにより、ビット線ＢＬ₁や蓄積電極２５ａの
コンタクトホールを形成する際のマージンを小さくして
もよくなり、これにより高集積化が図れる。この場合、
第１実施例で説明したように、ビット線ＢＬ₁はその屈
曲部分で隣のビット線ＢＬ₁の突出部分から十分な距離
をおいているので、ビット線同志の間隔を広げることが
でき、ビット信号電圧の干渉を防止し、絶縁耐圧を高く
することが可能となる。【００３３】（第４実施例の装置の説明）図７、図８は
本発明の第４の実施例に係るＤＲＡＭセルの構造図であ
る。図７はその平面図、図８（ａ）は図７のＡ−Ａ´矢
視断面図であり、図８（ｂ）は図７のＢ−Ｂ′矢視断面
図である。本実施例が第１の実施例と異なるのは、蓄積
容量を形成する蓄積電極が断面樹枝構造（フィン構造）
を有している点である。すなわち図において、３１はエ
ピタキシャル層等のSi基板、３２は選択ロコス酸化され
たフィールド酸化膜、３３、３４はＡｓ⁺イオン等の不
純物を熱拡散して形成される不純物拡散層であり、転送
トランジスタＴ₄のソースやドレインとなる。ＷＬ₅、
ＷＬ₆はポリSi膜等により形成される転送トランジスタ
Ｔ₄のゲート電極であり、ＤＲＡＭセルのワード線から
構成される。【００３４】３５はゲート電極ＷＬ₅、ＷＬ₆を覆う酸
化膜等の絶縁膜であり、Si₃N₄膜やSiO₂膜により形成さ
れる。ＢＬ₄はビット線であり、不純物イオンを含有す
るポリSi膜３７やポリサイド膜により形成される。３８
はビット線ＢＬ₄を絶縁するSi₃N₄膜である。これ等に
より転送トランジスタＴ₄を構成する。また、４５ａは
ビット線ＢＬ₄を絶縁するSi₃N₄膜上に形成される蓄積
電極であり、不純物イオンを含有するポリSi膜により形
成される断面樹枝構造を有している。４６は誘電体膜で
あり、蓄積電極４５ａを熱処理することにより形成され
る。なお、４７は不純物イオンを含有したポリSi膜によ
り形成される対向電極であり、蓄積電極４５ａと誘電体
膜４６と共に蓄積容量Ｃ₄を形成する。【００３５】これ等により第４のＤＲＡＭセルを構成
し、蓄積電極４５ａが断面樹枝構造を有していることか
ら蓄積電極面積を多くすることができる。これにより蓄
積容量Ｃ₄を従来に比べて数倍大きくすることが可能と
なる。次に、上記したＤＲＡＭセルの製造方法について
説明する。（第１実施例に係る装置の製造方法の説明）図９〜図１
１は本発明の第１実施例に係るＤＲＡＭセルの形成工程
図である。図９（Ａ）〜（Ｃ）、図１０（Ａ），
（Ｂ）、図１１（Ａ）は、図１のＤＲＡＭセルのＡ−Ａ
´断面の形成工程図である。図９（ａ）〜（ｃ）、図１
０（ａ），（ｂ）、図１１（ａ）は、図１のＤＲＡＭセ
ルのＢ−Ｂ´断面の形成工程図である。【００３６】図において、まずＤ型エピタキシャル層等
のSi基板１１に選択ロコス法等により熱酸化して、フィ
ールド酸化膜１２を形成し、さらに所望のＡｓ⁺イオン
等の不純物イオンをSi基板１１に注入する。その後熱処
理をし、ｎ⁺不純物拡散層１３、１４を形成する。なお
ｎ⁺不純物拡散層１３、１４は、転送トランジスタＴ ₁
のソース、ドレインとなる。【００３７】さらに選択ロコス法等により形成した不図
示のSiO₂膜（ゲート酸化膜）を介してポリSi膜によりゲ
ート電極ＷＬ₃、ＷＬ₄を形成する。なおゲート電極Ｗ
Ｌ₃、ＷＬ₄はＤＲＡＭセルにおけるワード線となる
（図９（Ａ）、（ａ））。次いで、ゲート電極ＷＬ₃、
ＷＬ₄を膜厚1000Å程度のSiO₂膜１５により絶縁し、不
図示のレジスト膜をマスクにしてSiO₂膜１５をＲＩＥ等
の異方性エッチングにより開口し、開口部１６を形成す
る。なお開口部１６はビット線のコンタクトホールとな
る。また異方性エッチッグに使用するエッチングガスは
ＣＦ₄／Ｏ ₂である（図９（Ｂ），（ｂ））。【００３８】さらに、開口部１６を設けたSi基板１１の
全面に膜厚1000Å程度の不純物イオンをドープしたポリ
Si膜１７を減圧ＣＶＤ法等により形成し、不図示のレジ
スト膜をマスクにして、ＲＩＥ法等によりパターニング
する（図９（Ｃ），（ｃ））。次にパターニングしたポ
リSi膜１７上の全面に絶縁膜１８としてSiO₂膜やSi₃N ₄
膜を形成し、その後不図示のレジスト膜をマスクとし
て、絶縁膜１８とSiO₂膜１５とを開口し、開口部１９を
設ける。なお、開口部１９は蓄積電極のコンタクトホー
ルとなる（図１０（Ａ），（ａ））。【００３９】次いで開口部１９を設けたSi基板１１の全
面に所望の膜厚により不純物を含有したポリSi膜２０を
形成し、その後不図示のレジスト膜をマスクにして、ポ
リSi膜２０をＲＩＥ等の異方性エッチングによりパター
ニングする。なおポリSi膜２０をパターニングすること
により蓄積電極２０ａを形成する。またエッチングガス
はＣＣｌ₄／Ｏ₂である（図１０（Ｂ），（ｂ））。【００４０】さらに、蓄積電極２０ａを熱処理して、Si
O₂膜等の誘電体膜２１を形成する（図１０（Ｃ），
（ｃ））。なお、図１１（Ａ），（ａ）の形成工程後
は、従来と同様に不図示の対向電極２２として、不純物
イオン含有ポリSi膜を誘電体膜２１の全面に形成する。
これにより図２（ａ）、（ｂ）に示すような第１のＤＲ
ＡＭセルを製造することができる。【００４１】（第３実施例の装置に係る製造方法の説
明）図１２〜図１４は、本発明の第３の実施例に係るＤ
ＲＡＭセルの形成工程図である。図１２（Ａ）〜
（Ｃ）、図１３（Ａ），（Ｂ）、図１４（Ａ），（Ｂ）
は、図５のＤＲＡＭセルのＡ−Ａ´断面の形成工程図で
ある。図１２（ａ）〜（ｃ）、図１３（ａ），（ｂ）、
図１１（ａ），（ｂ）は、図５のＤＲＡＭセルのＢ−Ｂ
´断面の形成工程図である。【００４２】図１２（Ａ），（Ｂ）及び（ａ）、（ｂ）
に係る形成工程は、第５図に示す第１の実施例に係る形
成工程図、図９（Ａ）、（Ｂ）及び（ａ）、（ｂ）の形
成工程と同様であるため説明を省略する。これらに続い
て、SiO₂膜１５に開口部１６を設けた状態で、SiO₂膜１
５の上と開口部１６から表出したSi基板１１の上の全面
に不純物を含有したポリSi膜１７又はシリサイド膜とSi
O₂膜１８とを低圧ＣＶＤ法により形成する（図１２
（Ｃ）、（ｃ））。【００４３】次に、不図示のレジスト膜をマスクとし
て、ポリSi膜１７をＲＩＥ等の異方性エッチングにより
パターニングしてビット線ＢＬ₃を形成する。このとき
SiO₂膜１８を同時にパターニングしてポリSi膜１７の上
に残す（図１３（Ａ）、（ａ））。さらにポリSi膜１７
をパターニングしたSi基板１１の全面に膜厚1000Å程度
のSiO₂膜２３をＣＶＤ法等により形成する（図１３
（Ｂ）、（ｂ））。【００４４】次いで、転送トランジスタＴ₃部分にレジ
スト膜をマスクにして蓄積電極２５ａのコンタクト用の
開口部２４をＲＩＥ等の異方性エッチングにより形成す
る（図１４（Ａ），（ａ））。なお、開口部２４は自己
整合的に形成することができる。即ち、第３実施例のＤ
ＲＡＭの構造で既に述べたように、絶縁膜１５とSiO₂膜
１８、２３をＲＩＥ等の異方性エッチングすると、ビッ
ト線ＢＬ₃の上と側部に絶縁膜を残した状態で不純物拡
散層１３の上に開口部２４が形成される。開口部は、ビ
ット線ＢＬ₃の側部に残った絶縁膜により規定される。【００４５】さらに、第１の実施例と同様に開口部２４
を設けたSi基板１１の全面に所望の膜厚のポリSi膜２５
を減圧ＣＶＤ法等により形成する。その後不図示のレジ
スト膜をマスクにしてポリSi膜２５をＲＩＥ等の異方性
エッチングによりパターニングする。なお、ポリSi膜２
５をパターニングすることにより不純物拡散層１３に接
続する蓄積電極２５ａを形成する（図１４（Ｂ）、
（ｂ））。その後の形成工程は、従来と同様に蓄積電極
２５ａを熱処理して、SiO₂膜等の誘電体膜２６を形成
し、さらに対向電極２７として、不純物イオンを含有し
たポリSi膜を誘電体膜２６の全面に形成する。これによ
り図５、図６に示すような第３実施例のＤＲＡＭセルを
製造することができる。（第４実施例の装置の製造方法の説明）図１５〜１８
は、本発明の第４の実施例に係るＤＲＡＭセルの形成工
程図である。なお、図１５（Ａ）〜（Ｃ）と図１６〜図
１８の各（Ａ），（Ｂ）は、図７に示すＤＲＡＭセルの
Ａ−Ａ′矢視断面の形成に係る工程図であり、図１５
（ａ）〜（ｃ）と図１６〜図１８の各（ａ），（ｂ）
は、そのＢ−Ｂ´矢視断面の形成工程図である。【００４６】図において、まず第１の実施例と同様に、
Ｐ型エピタキシャル層等のSi基板３１に選択ロコス法等
により熱酸化して、フィールド酸化膜３２を形成し、さ
らに所望のＡｓ⁺イオン等の不純物イオンをSi基板３１
に注入する。その後熱処理をし、ｎ⁺不純物拡散層３
３、３４を形成する。なおｎ⁺不純物拡散層３３、
３４は転送トランジスタＴ₄のソース、ドレインとな
る。【００４７】さらに、不図示のSiO₂膜（ゲート酸化膜）
を介して、ポリSi膜等によりゲート電極ＷＬ₅、ＷＬ₆
を形成する。なお、ゲート電極ＷＬ₅、ＷＬ₆はＤＲＡ
Ｍセルにおけるワード線となる（図１５（Ａ）、
（ａ））。次いで、ゲート電極ＷＬ₅、ＷＬ₆を膜厚10
00Å程度のSiO₂膜又はSi₃N₄膜等の絶縁膜３５により絶
縁し、不図示のレジスト膜をマスクにして絶縁膜３５を
ＲＩＥ等の異方性エッチングにより開口し、開口部３６
を形成する。なお、開口部３６はビット線のコンタクト
ホールとなる。また、異方性エッチングに使用するエッ
チングガスはＣＦ₄／Ｏ₂である（図１５（Ｂ）、
（ｂ））。【００４８】さらに、開口部３６を設けたSi基板３１の
全面に膜厚1000Å程度の不純物イオンを含有したポリSi
膜３７を減圧ＣＶＤ法等により形成し、不図示のレジス
ト膜をマスクにしてＲＩＥ法等によりパターニングする
（図１５（Ｃ）、（ｃ））。次に本実施例では、パター
ニングしたポリSi膜３７上の全面に膜厚1000Å程度の耐
熱酸化性絶縁膜としてSi₃N₄膜３８を形成する（図１６
（Ａ）、（ａ））。【００４９】次に、Si₃N₄膜３８を形成したSi基板３１
の全面に、膜厚1000Å程度のSiO₂膜３９と同膜厚の不純
物イオンを含有したポリSi膜４０を順次積層し、さらに
同膜厚のSiO₂膜４０と不純物イオンを含有したポリSi膜
４２とを積層し、最上部にSiO₂膜４３を形成する。な
お、SiO₂膜と不純物イオンを含有したポリSi膜の二層を
形成する工程は所望によりＮ回繰り返して行う（図１６
（Ｂ）、（ｂ））。【００５０】次いで、不図示のレジスト膜をマスクとし
て、選択的にＮ＋１回積層したSiO₂膜と、Ｎ回積層した
ポリSi膜と、Si₃N₄膜３８と、絶縁膜３５とをＲＩＥ法
等の異方性エッチングにより除去して開口し、開口部４
４を形成する。なお、エッチングガスはSiO₂膜、Si₃N₄
膜に対してＣＦ₄／Ｏ₂、ポリSi膜に対してＣＣｌ₄／
Ｏ₂を用いる（図１７（Ａ）、（ａ））。【００５１】さらに開口部４４を設けたSiO₂膜４３の全
面に膜厚1000Å程度の不純物を含有したポリSi膜４５を
減圧ＣＶＤ法等により形成する（図１７（Ｂ）、
（ｂ））。その後、不図示のレジスト膜をマスクにして
ポリSi膜４５、４２、４０と、SiO₂膜４３、４１、３９
とをＲＩＥ法等の異方性エッチングによりパターニング
する（図１８（Ａ）、（ａ））。【００５２】次にＨＦ（フッ酸）等の等方性エッチング
により、パターニングしたSiO₂膜４３、４１、とを全面
除去し蓄積電極４５ａを形成する。なお、ビット線ＢＬ
₄を形成するポリSi膜３７とゲート電極ＷＬ₅、ＷＬ₆
とを絶縁するSi₃N₄膜３８はＨＦ液に暴れても、エッチ
ングされない。また蓄積電極４５ａは断面樹枝構造とな
る（図１８（Ｂ）、（ｂ））。また、SiO₂膜３９は省略
しても構わない。【００５３】なお、図１８（Ｂ）、（ｂ）の形成工程後
は従来と同様に蓄積電極４５ａを熱処理して、SiO₂膜等
の誘電体膜４６を形成し、その後対向電極４７として不
純物イオンを含有したポリSi膜を全面に形成することに
より行う。これにより図７、図８に示すような転送トラ
ンジスタＴ₄と蓄積容量Ｃ₄を有する第４実施例のＤＲ
ＡＭセルを製造することができる。（製造方法のまとめ）以上のようにして、蓄積電極２０
ａ、２５ａ及び４５ａは先に形成したビット線ＢＬ₁、
ＢＬ₂、ＢＬ₃及びＢＬ₄を絶縁する絶縁膜１８、２３
及び３８上に設けられている。これにより蓄積電極２０
ａ、２５ａ及び４５ａを立体的に形成してもビット線Ｂ
Ｌ₁、ＢＬ₂、ＢＬ₃及びＢＬ₄のコンタクトホールの
アスペクト比を小さくすることが可能となる。さらに、
蓄積電極２０ａ、２５ａを立体的積層構造、蓄積電極４
５ａを断面樹枝構造とすることにより、蓄積電極面積を
増加することができ、従って蓄積容量Ｃ₁、Ｃ₂、Ｃ₃
及びＣ₄を従来に比べて数倍増加させることが可能とな
る。【００５４】また、本発明の第３製造方法によれば、先
に形成したビット線ＢＬ₃の絶縁膜１８、２３をＲＩＥ
等の異方性エッチングにより自己整合的に開口する開口
部２４により電極コンタクトホールの位置合わせをする
ことが可能となる。さらに隣接するビット線ＢＬ₂₁とＢ
Ｌ₂₂や、ＢＬ₂₂とＢＬ₂₃同志の分離間隔を広くしている
ので絶縁耐圧を向上させることが可能となる。【００５５】また、本発明の第４の製造方法によれば、
SiO₂膜３９、４１、４３と不純物イオンを含有するポリ
Si膜４０、４２、４５とを二層にする工程をＮ回継続す
ることと、該Ｎ回継続したSiO₂膜３９、４１、４３と該
ポリSi膜４０、４２、４５とをパターニングして、その
後にＮ回継続したSiO₂膜３９、４１、４３のみを等方
性エッチングにより除去することにより断面樹枝構造の
蓄積電極４５ａを形成することが可能となる。【００５６】【発明の効果】以上述べたように本発明によれば、ビッ
ト線方向に隣り合う２つの転送トランジスタにおいて、
１つのビット線に接続されて共用する第１不純物拡散層
と、別々の蓄積電極に電気的に接続される非共用の第２
不純物拡散層とを有し、しかも、対をなすビット線にお
いて、一方のビット線と第１不純物拡散層との第１の接
続位置と、他方のビット線と別の第１不純物拡散層との
第２の接続位置とをそれぞれビット線方向にずらして第
１の接続位置と第２の接続位置の間に２本のワード線を
存在させるように転送トランジスタを配置し、さらに蓄
積電極で覆えるような位置にビット線を形成したので、
蓄積電極によりビット線同士の信号の干渉抑制効果をよ
り高くできる。しかも、ビット線と蓄積電極コンタクト
部との接触を防止するためにビット線の形成位置をワー
ド線方向に移動し、且つビット線コンタクト部を活性領
域から張り出すようにしても、活性領域の基本的な配置
の変更なしでその張り出し部分をビット線方向の２つの
転送トランジスタの間の素子分離領域へ配置することが
できるので、ビット線間隔を広げることなくワード線方
向での転送トランジスタの間隔を小さくでき、集積度を
向上できる。【００５７】また、蓄積電極をフィールド絶縁膜上のワ
ード線上にオーバラップさせたり、蓄積電極の下面にも
対向電極を形成したり、蓄積電極をワード線、ビット線
よりも厚く形成したり、蓄積電極を間隔をおいた複数の
導電膜から形成することにより、蓄積容量を大きくでき
る。さらに、例えばビット線コンタクトを回避するよう
にワード線を屈曲させると、転送トランジスタの配置の
自由度を向上してさらに高集積化できる。【００５８】

【図面の簡単な説明】【図１】本発明の第１の実施例に係るＤＲＡＭセルの平
面図である。【図２】本発明の第１の実施例に係るＤＲＡＭセルの断
面図である。【図３】本発明の第２の実施例に係るＤＲＡＭセルの平
面図である。【図４】本発明の第２の実施例に係るＤＲＡＭセルの断
面図である。【図５】本発明の第３の実施例に係るＤＲＡＭセルの平
面図である。【図６】本発明の第３の実施例に係るＤＲＡＭセルの断
面図である。【図７】本発明の第４の実施例に係るＤＲＡＭセルの平
面図である。【図８】本発明の第４の実施例に係るＤＲＡＭセルの断
面図である。【図９】本発明の第１の実施例に係るＤＲＡＭセルの製
造工程を示す断面図（その１）である。【図１０】本発明の第１の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その２）である。【図１１】本発明の第１の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その３）である。【図１２】本発明の第３の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その１）である。【図１３】本発明の第３の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その２）である。【図１４】本発明の第３の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その３）である。【図１５】本発明の第４の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その１）である。【図１６】本発明の第４の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その２）である。【図１７】本発明の第４の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その３）である。【図１８】本発明の第４の実施例に係るＤＲＡＭセルの
製造工程を示す断面図（その４）である。【図１９】ＤＲＡＭセルの等価回路と従来例に係るＤＲ
ＡＭセルの断面図である。【符号の説明】Ｔ，Ｔ₁〜Ｔ₄…転送トランジスタＣ_,Ｃ₁〜Ｃ₄…蓄積容量１_,１１_,３１…Si基板（半導体基板）２，１２，３２…フィールド酸化膜３，１３，３３…ドレイン（不純物拡散層）４，１４，３４…ソース（不純物拡散層）１５…Si₃N₄膜又はSiO₂膜（絶縁膜）６，２０ａ，２５ａ，４５ａ…蓄積電極７，２１，２６，４６…誘電体膜８，２２，２７，４７…対向電極９…ＰＳＧ膜１０…ビット線のコンタクトホール１８，２３，３５，３９，４１，４３…SiO₂膜（絶縁
膜）３８…Si₃N₄膜（耐熱酸化性絶縁膜）１７，２０，２５，３７，４０，４２，４５…ポリSi膜
（導電体膜）１９，２４…開口部（蓄積電極コンタクト部分）１６，３６…開口部（ソースコンタクト部分）ＷＬ，ＷＬ₁〜ＷＬ₆…ワード線（ゲート電極）ＢＬ，ＢＬ₁〜ＢＬ₄，ＢＬ₂₁〜ＢＬ₂₃…ビット線

Claims

(57)【特許請求の範囲】１．蓄積容量と、ワード線の選択信号に応答して該蓄積
容量をビット線に電気的に接続する転送トランジスタと
を含むメモリセルを複数備えた半導体記憶装置であっ
て、前記蓄積容量は、蓄積電極と、該蓄積電極上に誘電体膜
を介して形成された対向電極とを備え、前記ビット線は前記蓄積電極を形成する層よりも下の層
で形成され、前記転送トランジスタは、ビット線方向で隣合う前記転
送トランジスタと共用される第１不純物拡散層と、前記
蓄積電極へ電気的に接続される第２不純物拡散層とを備
え、前記第１不純物拡散層は前記ビット線との電気的接
続のための張り出し部を備え、前記ワード線は前記ビッ
ト線と交差して前記第１不純物拡散層と前記第２不純物
拡散層との間に延びており、対をなす前記ビット線に関して、一方の前記ビット線と
それに対応する前記第１不純物拡散層との第１接続位置
は、他方の前記ビット線とそれに対応する前記第１不純
物拡散層との第２接続位置からビット線方向にずれてお
り、且つ該第１、第２接続位置の間には２本の前記ワー
ド線が位置するように前記転送トランジスタが配置され
ていることを特徴とする半導体記憶装置。２．前記対向電極が、前記蓄積電極の上面、側面及び下
面に対向するように形成されていることを特徴とする請
求項１記載の半導体記憶装置。３．前記ワード線が、前記転送トランジスタの形成位置
で屈曲していること特徴とする請求項１記載の半導体記
憶装置。４．前記蓄積電極が、前記ワード線、前記ビット線のい
ずれよりも厚い導電膜で形成されていることを特徴とす
る請求項１記載の半導体記憶装置。５．前記蓄積電極が、高さ方向に間隔をおいて、それぞ
れ横方向に延びる複数の導電膜からなることを特徴とす
る請求項１記載の半導体記憶装置。６．フィールド絶縁膜上で延びる隣設する前記ワード線
上に前記蓄積電極がオーバーラップするように形成され
ていることを特徴とする請求項１記載の半導体記憶装
置。７．蓄積容量と、ワード線の選択信号に応答して該蓄積
容量をビット線に電気的に接続する転送トランジスタと
を含むメモリセルを複数備えた半導体記憶装置であっ
て、前記蓄積容量は、蓄積電極と、該蓄積電極上に誘電体膜
を介して形成された対向電極とを備え、前記ビット線は前記蓄積電極を形成する層よりも下の層
で形成され、前記転送トランジスタは、ビット線方向で隣合う前記転
送トランジスタと共用される第１不純物拡散層と、前記
蓄積電極へ電気的に接続される第２不純物拡散層とを備
え、前記ビット線は前記第１不純物拡散層との電気的接
続のための張り出し部を備え、前記ワード線は前記ビッ
ト線と交差して前記第１不純物拡散層と前記第２不純物
拡散層との間に延びており、対をなす前記ビット線に関して、一方の前記ビット線と
それに対応する前記第１不純物拡散層との第１接続位置
は、他方の前記ビット線とそれに対応する前記第１不純
物拡散層との第２接続位置からビット線方向にずれてお
り、且つ該第１、第２接続位置の間には２本の前記ワー
ド線が位置するように前記転送トランジスタが配置され
ていることを特徴とする半導体記憶装置。８．前記対向電極が、前記蓄積電極の上面、側面及び下
面に対向するように形成されていることを特徴とする請
求項７記載の半導体記憶装置。９．前記ワード線が、前記転送トランジスタの形成位置
で屈曲していること特徴とする請求項７記載の半導体記
憶装置。１０．前記蓄積電極が、前記ワード線、前記ビット線の
いずれよりも厚い導電膜で形成されていることを特徴と
する請求項７記載の半導体記憶装置。１１．前記蓄積電極が、高さ方向に間隔をおいて、それ
ぞれ横方向に延びる複数の導電膜からなることを特徴と
する請求項７記載の半導体記憶装置。１２．フィールド絶縁膜上で延びる隣設する前記ワード
線上に前記蓄積電極がオーバーラップするように形成さ
れていることを特徴とする請求項７記載の半導体記憶装
置。１３．蓄積容量と、ワード線の選択信号に応答して該蓄
積容量をビット線へ電気的に接続する転送トランジスタ
とを含むメモリセルを複数備えた半導体記憶装置の製造
方法であって、ビット線方向で隣合う前記転送トランジスタで共用され
る第１不純物拡散層と、前記蓄積電極へ電気的に接続さ
れる第２不純物拡散層とを備え、前記第１不純物拡散層
又は前記ビット線に両者の電気的接続のための張り出し
部を備え、対をなすビット線に関して、一方の前記ビッ
ト線とそれに対応する前記第１不純物拡散層との第１接
続位置は、他方の前記ビット線とそれに対応する前記第
１不純物拡散層との第２接続位置から前記ビット線方向
にずれており、且つ該第１、第２接続位置の間には２本
の前記ワード線が位置するように前記転送トランジスタ
を複数形成する工程と、前記転送トランジスタを覆う第１絶縁膜を形成する工程
と、前記第１絶縁膜上に前記ビット線を形成する工程と、前記ビット線を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に蓄積電極を形成する工程と、誘電体膜を介して前記蓄積電極を覆う対向電極を形成す
る工程とを含むことを特徴とする半導体記憶装置の製造
方法。１４．前記蓄積電極の下に間隙を形成する工程を含み、
該間隙内にも前記対向電極を形成することを特徴とする
請求項１３記載の半導体記憶装置の製造方法。１５．前記蓄積電極を複数の導電体膜で形成することを
特徴とする請求項１３記載の半導体記憶装置の製造方
法。