JP3013381B2 - 可変長データの復号装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一定ビット数のデータの系列からDCT（D
iscrete cosine transform）等の可変長符号化データを
復号するための可変長データの復号装置に関する。

〔従来の技術〕

ディジタル画像信号のデータ量を圧縮する高能率符号
化の一つとして、２次元DCTが知られている。２次元DCT
は、ディジタル画像信号の例えば（８×８）の大きさの
ブロックを所定の式に従って係数データに変換すること
で、信号の冗長成分を取り除くものである。この係数デ
ータは、水平方向及び垂直方向の２次元的に分布するも
ので、両方向共に、低域成分が大きな値を有し、高域成
分の値が極めて小さい。この係数データをランレングス
・ハフマン符号化のような可変長符号化することによ
り、伝送データ量をより少ないものに圧縮できる。

ハフマン符号化で得られた出力データのように、サン
プル毎にビット数が違う可変長データは、エラー訂正の
符号化等の処理を行う点で不向きであり、一定のビット
数ｎ（例えばｎ＝８）のデータに変換することが必要で
ある。従来では、可変長データを一旦シリアル系列に変
換し、このシリアル系列の可変長データを見ることで、
各符号の区切りを検出していた。

〔発明が解決しようとする課題〕

従来のビットシリアルの形態で処理を行う方式では、
ｎビットの場合では、出力データのサンプリング周波数
のｎ倍のクロックが必要であり、このｎ倍のクロックで
動作する高速回路が必要となる問題があった。

従って、この発明の目的は、高速な回路を必要とする
ことがなく、一定のビット長に揃えられたデータ系列か
ら各符号の区切りを見つけて、夫々を元の符号長のデー
タに変換することができる可変長データの復号回路を提
供することにある。

〔課題を解決するための手段〕

この発明は、可変長データが所定のｎビット単位に再
配列されて伝送されるデータを受信し、各可変長データ
に対応した原データを復号するようにした可変長データ
の復号装置において、 受信されたｎビット単位の受信データを制御信号に応
じた量だけシフトするシフタ手段（44）と、 シフタ手段（44）の出力データサンプルよりも前のサ
ンプルデータを合成する合成手段（45,46）と、 合成手段（45,46）の出力データのビット長が可変長
データの最大ビット長ｍ以上になった時、出力データの
中のｍビット分のデータが供給され、ｍビットデータに
含まれる可変長データに対応する原データを出力すると
共に、可変長データのビット数に関する情報を出力する
デコード手段（50）と、 このビット数に関連する情報に基づいて制御信号を発
生する制御信号発生手段（54,58,60,62）と からなる可変長データの復号装置である。

この発明による可変長データの復号装置において、 制御信号発生手段は、合成手段（45,46）の出力デー
タのビット数からビット数情報を減じた数に関連する制
御信号を発生するようになされた可変長データの復号装
置である。

この発明による可変長データの復号装置において、 前のサンプルデータは、合成手段（45,46）の出力デ
ータの中でビット数情報に関連するビット数データを除
去したデータで構成された可変長データの復号装置であ
る。

この発明による可変長データの復号装置において、 除去後のデータがｍビットを超える時に、シフタ手段
（44）の出力をゼロリセットする手段（61）を含むこと
を特徴とする可変長データの復号装置である。

〔作用〕

符号化装置では、ROM12から、最大でｍビットの可変
長データが供給される時に、現在のサンプルとシフタ15
で右にシフトした前のサンプルとをオーバーラップが無
いように、ORゲート20、21で合成する。この合成出力の
ビット数がｍビット以上になった時には、その内のｍビ
ットがレジスタ22にラッチされる。残りのビットは、OR
ゲート20、21にフィードバックされ、次のサンプルと合
成される。この動作が繰り返され、ROM12からの可変長
コードが８ビットパラレルのデータに変換される。

復号装置では、符号化と逆に８ビットパラレルのデー
タからROM50により可変長コードの区切りを見つけ、こ
の可変長コードを元のビット数のコードに変換する。復
号されて不要のデータは、シフタ44のシフト動作で捨て
られる。次の復号すべきデータを復号されないで残って
いるデータと合成するために、シフタ44のシフト動作が
なされる。これらのシフタ44及び47の出力がORゲート45
及び46で合成され、レジスタ48及び49にラッチされる。
レジスタ48からROM50に対してデータが供給され、元の
ビット数のコードが得られる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の順序に従ってなされる。

a.全体の構成 b.符号化装置の構成 c.符号化装置の動作 d.復号装置の構成 e.復号装置の動作 f.変形例 a.全体の構成 第１図は、この一実施例の全体の構成を示し、１で示
す入力端子にディジタルビデオ信号が供給され、ブロッ
ク化回路２において、データの順序が走査線の順序から
ブロックの順序のデータ系列に変換される。ブロック化
回路２の出力信号がDCT変換器３により、符号化され
る。例えばブロック化回路２は、１フレームの画面を
（８×８）のブロックに分割する。DCT変換器３から
は、（８×８）の係数データが得られる。係数データ
は、一つの直流成分のデータと63個の交流成分のデータ
とからなり、交流成分のデータは、低い周波数成分から
高次の周波数成分迄分布している。

DCT変換器３からの係数データが可変長符号化回路４
に供給される。可変長符号化回路４は、例えばランレン
グス・ハフマン符号のエンコーダである。可変長符号化
回路４の出力信号がビット配列変換回路５に供給され、
可変長データが一定ビット数（例えば８ビット）の区切
りを有するデータ系列に並び変えられる。ビット配列変
換回路６の出力信号がフレーム化回路６に供給され、フ
レーム化回路６の出力端子７に出力データが得られる。
この出力データが通信路を介して伝送される。通信路の
一例は、回転ヘッドと磁気テープからなる記録装置であ
る。

第２図は、伝送データの一例を示すもので、伝送デー
タは、バイト（８ビット）シリアルの形態である。伝送
データの１シンクブロックの先頭に同期信号SYNCが位置
し、その後に１シンクブロックのブロックアドレス等の
識別データIDが位置し、更にその後に所定量の係数デー
タが位置する。

受信側（再生側）では、第１図と逆に、フレーム分解
がなされ、データ系列の中の同期信号SYNC或いは識別信
号IDからデータ系列の最初のバイト（ワード）の位置が
検出され、この最初のワードからビット配列変換回路に
より順に可変長コードに戻され、この可変長コードが元
の固定長のコードに復号される。

b.符号化装置の構成 上述の可変長符号化回路４及びビット配列変換回路５
の部分のよる詳細な構成を第３図に示す。第３図におい
て、11で示す入力端子にDCT符号化で得られた１サンプ
ルが固定のビット数の入力データが供給される。９ビッ
ト程度の係数データが再量子化回路により、１サンプル
が例えば４ビットのデータに変換される。この入力デー
タがROM12に供給される。ROM12は、入力データのビット
パターンに応じて最大８ビット、最小０ビットの可変長
の出力データを形成するために設けられている。この一
実施例は、可変長データを８ビットを１ワードとするデ
ータ系列にフォーマット化するものである。

ROM12の出力Q1から可変長データが出力され、その出
力Q2からこの可変長データの１サンプルの有効ビット数
を示す制御信号が発生する。ROM12からの可変長データ
がレジスタ13に取り込まれ、制御信号がレジスタ14に取
り込まれる。レジスタ13に対してはシフタ15が接続され
る。レジスタ14からの制御信号nk（k:時系列の順序を示
す番号）が加算器16に供給される。加算器16の出力（nk
＋mk）がROM17に供給される。ROM17の出力Q1として、
（nk＋mk）の（モジュロ（mod.）８）の値mk＋１が発生
し、その出力Q2として、（nk＋mk）≧８の時に‘L'（ロ
ーレベル）となる１ビットの制御信号CPが発生する。こ
の制御信号CPは、可変長データにより１ワード分が出来
上がったことを示す。

ROM17の出力信号mk＋１がレジスタ18に取り込まれ、
レジスタ18からの制御信号mkがシフタ15及び加算器16に
供給される。また、制御信号CPがレジスタ19に供給され
る。シフタ15は、16ビットの幅を有する回路で、制御信
号mkに応じたビット数、レジスタ13の出力を右にシフト
して出力する。シフタ15の出力中で、レジスタ13からの
データ以外のビットとしては、“0"が出力される。

レジスタ13の出力が供給されるシフタ15の夫々８ビッ
トパラレルのデータS0〜S7及びT0〜T7がORゲート20及び
21に供給される。ORゲート20の出力がレジスタ22及び23
に供給され、ORゲート21の出力がレジスタ24及び25に供
給される。レジスタ23及び24の出力がバス26Uを介してO
Rゲート20に供給される。レジスタ25の出力及びゲート2
7の出力がバス26Vを介してORゲート21に供給される。ゲ
ート27は、８ビットが全て“0"のデータを出力制御信号
OT2に応じてバス26Vに出力する。

前述のレジスタ19にホールドされている制御信号CPを
インバータ28で反転した信号が出力制御信号OT1として
レジスタ23及び25に供給される。レジスタ23及び25は、
出力制御信号OT1が‘L'で夫々の内容をバス26U及び26V
に出力する。従って、出力制御信号OT1は、ローアクテ
ィブの信号であり、図面中のように、−をOT1の上に付
すべきであるが、簡単のために明細書中では、−を省略
する。他のローアクティブの信号についても同様に表
す。

レジスタ24及びゲート27に対しては、レジスタ19の出
力が出力制御信号OT2として供給される。レジスタ24
は、制御信号OT2が‘L'の時にその内容をバス26Uに出力
し、ゲート27は、制御信号OT2が‘L'の時に“0"データ
をバス26Vに出力する。制御信号CPは、レジスタ22に対
して、クロックイネーブル信号として供給される。制御
信号CPが‘L'の時に、レジスタ22に対するクロックが有
効とされ、レジスタ22にデータがラッチされる。

レジスタ22の出力がFIFOメモリ29に供給される。FIFO
メモリ29は、レジスタ22から発生する８ビットデータと
その出力端子30に取り出されるデータ間のデータレート
の差を吸収し、一定のデータレートの出力データを発生
するために設けられている。FIFOメモリ29の書き込みク
ロックWCKは、ANDゲート31を介して供給される。ANDゲ
ート31には、出力制御信号OT1と入力端子32から供給さ
れ、遅延回路33を介されたクロックCKとが供給される。
出力データと対応したクロックが入力端子34からFIFOメ
モリ29の読み出しクロックとして供給される。

入力端子35からはスタート信号STが供給される。この
スタート信号STが‘L'となると、レジスタ18、19、24が
クリアされ、また、FIFOメモリ29がライトリセットさ
れ、書き込みアドレスが０番地とされる。

c.符号化装置の動作 第４図は、上述の第３図に示す構成の動作の一例を示
すタイミングチャートである。クロックCK、スタート信
号ST、レジスタ13の出力A0〜A7（即ち、ROM12で発生し
た可変長データ）、レジスタ14の出力（制御信号）nk、
レジスタ18の出力（制御信号）mk、加算器16の出力（nk
＋mk）、ROM17から出力される制御信号CP、出力制御信
号OT1、出力制御信号OT2、レジスタ22の出力B0〜B7、FI
FOメモリ29の書き込みクロックWCKが第４図の上から順
に示されている。タイミングt0、t1、・・・、t9のクロ
ックCKで規定される期間の夫々の処理をステップ０、ス
テップ１、・・・、ステップ９として表す。各ステップ
のレジスタ13の出力、シフタ15の出力、レジスタ22、2
3、24、25及びゲート27の出力が第５図Ａから第５図Ｊ
に夫々示されている。C0〜C7がレジスタ23の８ビットの
出力を示し、D0〜D7がレジスタ25の８ビットの出力を示
し、E0〜E7がレジスタ24の８ビットの出力を示し、F0〜
F7がゲート27の８ビットの出力を示す。また、第５図に
おいて、ORゲート20及び21は、簡単のために○で表され
ている。更に、第５図中の＊は、不定のデータを表す。

タイミングt0のステップ０でスタート信号STがローレ
ベルになり、スタート信号STにより、レジスタ18、19、
24がクリアされる。このことは、制御信号m0がゼロデー
タとなり、シフタ15のシフト量が０とされ、出力制御信
号OT1が‘H'（ハイレベル）でOT2が‘L'とされることを
意味する。従って、バス26Uには、レジスタ24のゼロデ
ータの出力（E0〜E7）が出力され、バス26Vには、ゲー
ト27を介されたゼロデータ（F0〜F7）が出力される。そ
の結果、これらのバス26U及び26Vの値が共にゼロとな
る。また、FIFOメモリ29にそのライトリセットWRとして
スタート信号STが供給されるので、FIFOメモリ29の書き
込みアドレスが０番地にセットされる。

レジスタ13の出力A0〜A7は、第５図Ａに示すように、
可変長データの最初の３ビットのサンプルa0〜a2が取り
込まれる。また、ROM12からの制御信号は、（n0＝３）
である。制御信号は、（m0＝０）であり、加算器16の出
力信号（n0＋m0＝３）である。この加算器16の出力信号
がROM17に供給される。（mod.8）で数３は、３であるた
めROM17の出力Q1も３である。この３の値が次のステッ
プ１において、レジスタ18から制御信号m1として出力さ
れる。

ここで、制御信号nk及び制御信号mkは、夫々下記の意
味を有している。

nk:レジスタ13から出力されているｋ番目のデータの
有効ビット数を示す。

mk:タイミングｋでバス26U及び26Vに左詰めで出力さ
れている有効データのビット数 従って、ORゲート20及び21でレジスタ13の出力データ
とバス26U及び26Vからのデータとが衝突することを防ぐ
ために、シフタ15でmkビット、レジスタ13の出力データ
が右にシフトされる。

次のステップ１におけるデータの値を第５図Ｂに示
す。ステップ１でレジスタ13から７ビットの可変長デー
タb0〜b6が発生するので、制御信号n1が７となる。シフ
タ制御信号が（m1＝３）であるので、シフタ15が３ビッ
ト右へシフトの動作を行う。従って、シフタ15の出力
は、３ビット（S0〜S2）が“0"で、５ビット（S3〜S7）
と２ビット（T0及びT1）がデータb0〜b6となる。ステッ
プ０のデータa0〜a2は、レジスタ23に転送されている。
これらのデータa0〜a2とb0〜b7とが重なり合うことな
く、ORゲート20及び21で合成される。ORゲート20の出力
が次のt2のクロックでレジスタ23にラッチされ、t2のク
ロックでORゲート21の出力がレジスタ24及び25にラッチ
される。

加算器16では、（n1＋m1＝７＋３＝10）の出力が発生
し、ROM17の出力m2は、（10＝２（mod.8））に換わる。
また、（10≧８）、即ち、ステップ１にORゲート20及び
21で合成された有効データが１ワードの８ビットを超え
たものとなっているので、制御信号CP（第４図参照）が
‘L'に変化する。

ステップ２では、第５図Ｃに示すように、レジスタ13
から次の５ビットのデータc0〜c4が発生し、（n2＝５）
の制御信号が発生する。（m2＝２）であるため、シフタ
15が２ビット、右シフト動作を行う。（n2＋m2＝５＋２
＝７）の加算器16の出力が発生する。

前のステップ１で‘L'の制御信号CPがレジスタ22にそ
のクロックイネーブルとして供給されているので、第５
図Ｃに示すように、t2のクロックでORゲート20の８ビッ
トの出力（a0〜b4）がレジスタ22にラッチされる。ま
た、t2のクロックでレジスタ19に制御信号CP（‘L'）が
ラッチされるので、出力制御信号OT1が‘H'、OT2が‘L'
になる。OT1が‘H'となるので、ANDゲート31を介してFI
FOメモリ29にライトクロックWCKが供給され、FIFOメモ
リ29にレジスタ22の出力（a0〜b4のパラレル８ビット）
がそのアドレス０に書き込まれる。

また、ステップ２では、（OT2＝‘L'）であるため、
レジスタ24の出力（b5,b6）がバス26Uに出力され、ゲー
ト27の出力（ゼロデータ）がバス26Vに出力される。レ
ジスタ23の出力（a0〜b4）は、（OT1＝‘H'）であるか
ら、バス26Uに出力されない。即ち、FIFOメモリ29に書
き込まれる８ビットのデータ（a0〜b4）は、以降の処理
で不要であり、未だ書き込まれていないデータ（b5,b
6）がバス26Uに出力される。

ステップ３では、第５図Ｄに示すように、レジスタ13
から次の２ビットのデータd0,d1が発生し、（n3＝２）
の制御信号が発生する。（m3＝７）であるため、シフタ
15が７ビット、右シフト動作を行う。（n3＋m3＝２＋７
＝９）の加算器16の出力が発生する。

前のステップ２で制御信号CPが‘H'となるので、レジ
スタ22の内容が更新されない。また、t3のクロックでレ
ジスタ19に制御信号CP（‘H'）がラッチされるので、出
力制御信号OT1が‘L'、OT2が‘H'になる。OT1が‘L'の
ために、FIFOメモリ29にライトクロックWCKが供給され
ない。従って、レジスタ22の出力がFIFOメモリ29に対し
て書き込まれない。

また、ステップ３では、（OT1＝‘L'）であるため、t
3のクロックでラッチされたレジスタ23の出力（b5〜c
4）がバス26Uに出力され、レジスタ25の出力（t3のクロ
ックでラッチされたゼロデータ）がバス26Vに出力され
る。

６ビットのデータe0〜e5、８ビットのデータf0〜f7、
８ビットのデータg0〜g7、１ビットのデータh0、４ビッ
トのデータk0〜k3、６ビットのデータl0〜l5が夫々レジ
スタ13にラッチされた時になされるステップ４からステ
ップ９の動作は、上述のステップ０からステップ３と同
様である。ステップ４からステップ９の夫々のレジスタ
の出力は、第５図Ｅから第５図Ｊに示されるものとな
り、その詳細な説明は、重複を避けるために省略する。

上述のこの一実施例の動作を要約すると、ORゲート20
及び21で合成された出力が８ビット以上の有効データに
なった場合には、ORゲート20の出力がレジスタ22にラッ
チされ、また、FIFOメモリ29に書き込まれる、ORゲート
21の出力は、レジスタ24にラッチされ、次のステップで
は、ゲート27の８ビット全てが“0"の出力と共に、レジ
スタ24の出力がバス26U及び26Vに出力される。これに対
して、ORゲート20及び21で合成された出力が８ビット未
満の場合には、ORゲート20及び21の出力がレジスタ23及
び25に夫々ラッチされ、再度バス26U及び26Vを介してOR
ゲート20及び21にフィードバックされ、シフタ15の出力
と合成される。この合成動作がORゲート20及び21の出力
が８ビット以上となるまで続けられる。

上述の一実施例によれば、可変長符号化されたデータ
をパラレルデータのままで処理し、所定のビット数（例
えば８ビット）を１ワードとするパラレルデータの系列
に変換するので、処理のクロックの周波数がシリアルデ
ータの形で処理する場合と比してより低いものとでき
る。従って、処理のための回路として低速の動作速度の
ものを使用できる。

d.復号装置の構成 次に、上述の符号化装置により得られた１ワード８ビ
ットのデータから可変長コードの区切りを検出し、各コ
ードを４ビット固定のコードに変換する復号装置の一実
施例について説明する。この復号装置は、記憶装置の再
生側に設けられる。

第６図は、上述の符号化回路で得られたデータ系列の
一例であり、最初のワード（バイト）の最初のビットa0
の位置は、同期信号のパターンを検出することで知るこ
とができる。従って、復号装置では、この最初のワード
の復号を行うことができる。

第７図に示す復号化回路の一実施例において、入力端
子41に第６図に示すデータ系列が供給される。この入力
データがFIFOメモリ42に書き込まれる。FIFOメモリ42か
ら読み出されたデータがレジスタ43にラッチされる。レ
ジスタ43の出力がシフタ44に供給される。シフタ44の出
力U0〜U7がORゲート45に供給され、シフタ44の出力V0〜
V7がORゲート46に供給される。これらのORゲート45及び
46には、他のシフタ47の出力S0〜S7及びT0〜T7が供給さ
れる。ORゲート45の出力がレジスタ48にラッチされ、OR
ゲート46の出力がレジスタ49にラッチされる。

レジスタ48の出力がシフタ47の入力側にフィードバッ
クされると共に、ROM50に供給される。レジスタ49の出
力がシフタ47の入力側にフィードバックされる。ROM50
は、可変長コードの復号のためのもので、レジスタ48か
らの８ビットを下位のビットから順に見て行くことによ
り各コードの区切りを見つける。ROM50の出力Q1として
可変長コードのビット長を示す制御信号が得られる。ま
た、可変長コードを復号することによりROM50の出力Q2
として元の４ビット固定長の復号データが得られる。こ
の復号データがレジスタ51を介して出力端子52に取り出
される。

ROM50からの制御信号がANDゲート53に供給され、AND
ゲート53からの制御信号nkがシフタ47及び減算器54に供
給される。シフタ44は、制御信号nkで指定されるビット
数、左へ入力データをシフトさせる。ANDゲート53及び
シフタ47のクリア端子には、インバータ55及びレジスタ
56を介して端子57から反転したスタート信号が供給され
る。インバータ55で反転されたスタート信号がANDゲー
ト58に供給される。また、スタート信号STは、インバー
タ59を介して読み出し読み出しリセット信号としてFIFO
メモリ42に供給される。FIFOメモリ42の読み出しアドレ
スは、読み出しリセット信号で０番地に設定される。

減算器54の出力信号mk＋１（＝mk−nk）がシフタ44、
ROM60及び比較器61に供給される。シフタ44は、レジス
タ43からの入力データをmk＋１ビット右へシフトした出
力を発生する。ROM60は、減算出力mk＋１が（mk＋１≦
８）の時に、（mk＋１＋８）の値を発生するもので、RO
M60の出力が反転されたスタート信号と共にANDゲート58
に供給される。ANDゲート58の出力がレジスタ62に供給
され、レジスタ62の出力mkが減算器54に供給される。

比較器61は、一方の入力として８の値が常に供給さ
れ、減算出力mk＋１が（mk＋１≦８）の時に‘H'となる
比較出力SCを発生する。この比較出力SCがANDゲート63
及びORゲート66に供給される。端子64からのワードクロ
ックが遅延回路65及びANDゲート63を介してFIFOメモリ4
2に読み出しクロックRCKとして供給される。従って、制
御信号SCが‘H'の時に、FIFOメモリ42に対して読み出し
クロックRCKが供給され、FIFOメモリ42の内容が読み出
される。

比較器61の比較出力SC及びスタート信号STが供給され
るORゲート66の出力がシフタ44にクリア信号として供給
され、また、インバータ67を介してレジスタ43にクロッ
クイネーブル信号として供給される。従って、レジスタ
43は、ORゲート66の出力が‘H'の時に、FIFOメモリ42の
出力をラッチする。

第７図に示す復号装置では、ROM50に対してレジスタ4
8からORゲート45で合成された８ビットが供給され、こ
の８ビットを下位から順に見て行くことで各コードの区
切りが検出され、また、各コードが元の４ビットのデー
タに復号される。検出された区切りと対応してROM50が
制御信号nkを発生する。従って、nkビットのコードの復
号が終了すると、レジスタ48に貯えられるnkビットが不
要となり、残りの（８−nk）ビットが次に復号されるべ
きコードである。

しかしながら、次のコードは、（８−nk）ビットより
長い可能性がある。そのために、次のステップでは、レ
ジスタ48に８ビットの有意なビットが準備されている必
要がある。この８ビットに不足しているビット数のデー
タを補充するために、ORゲート46及びレジスタ49が設け
られている。これらのレジスタ48及び49に貯えられてい
る16ビットは、ROM50から発生した制御信号nkに応じて
シフタ47により左へnkビットシフトされる。即ち、不要
となったレジスタ48のnkビットが捨てられる。また、レ
ジスタ48及び49に有効ビットがmkビット存在している状
態で、上述のように、次のステップでnkビットが捨てら
れる。

更に、減算器54の出力mk＋１（＝mk−nk）≦８の場合
には、シフタ47でシフトした結果、レジスタ49に有意な
データが来ない不都合が生じる。そこで、レジスタ43に
格納されている８ビットをシフタ44により右へmk＋１ビ
ットシフトさせて、シフタ47の出力とORゲート45及び46
で合成することにより、シフタ47の最後のビットの次に
シフタ44からの有意なデータの最初のビットが位置され
る。従って、次のステップでは、レジスタ48及び49に
は、新たな有効な（mk−nk＋８）ビットが蓄積される。
この動作を繰り返すことにより、切れ目なく可変長コー
ドを復号できる。

e.復号装置の動作 第８図は、上述の第７図に示す構成の動作の一例を示
すタイミングチャートである。ワード周期のクロックC
K、スタート信号ST、レジスタ43の出力A0〜A7、シフタ4
4の出力U0〜U7及びV0〜V7、シフタ47の出力S0〜S7及びT
0〜T7、レジスタ48及び49の出力C0〜C7,D0〜D7、ANDゲ
ート53からの制御信号nk、レジスタ62の出力mk、減算器
54の出力（mk−nk＝mk＋１）、比較器61の比較出力SC、
レジスタ43のクロックイネーブル信号（インバータ67の
出力）、FIFOメモリ42の読み出しクロックRCK、レジス
タ51の出力B0〜B7が第８図の上から順に示されている。
タイミングt0、t1、・・・、t11のクロックCKで規定さ
れる時期の夫々の処理をステップ０、ステップ１、・・
・、ステップ11として表す。

各ステップのレジスタ43の出力、シフタ44及び47の夫
々の出力、レジスタ48、49及び51の出力、ROM50の出力
が第９図Ａから第９図Ｍに夫々示されている。第９図に
おいて、A0〜A7がレジスタ43の８ビートの出力を示し、
B0〜B7がレジスタ51の８ビットの出力を示し、C0〜C7が
レジスタ48の８ビットの出力を示し、D0〜D7がレジスタ
49の８ビットの出力を示す。また、第９図において、OR
ゲート45及び46は、簡単のために○で表されている。更
に、第９図中の＊は、復号された４ビット長のデータを
示すために付加されている。一例として、３ビットの可
変長データa0〜a2が復号された４ビットのデータは、a0
＊〜a3＊として表される。

タイミングt0より前のクロックでスタート信号STが
‘H'になり、その反転した信号が‘L'になる。FIFOメモ
リ42にそのリードリセットRSTとしてスタート信号が供
給されるので、FIFOメモリ42の読み出しアドレスが０番
地にセットされる。また、比較出力SCが‘H'であるの
で、FIFOメモリ42の０番地から最初のワードが読み出さ
れ、次のタイミングt0のクロック（ステップ０）でレジ
スタ43に第９図Ａに示すように、最初のワード（a0〜b
4）がラッチされる。

ステップ０では、レジスタ56及び62の出力が０である
ため、n0,m0が０であり、m1も０である。従って、シフ
タ44及び47のシフト量が０である。また、レジスタ56の
出力によりシフタ47がクリアされ、シフタ47の16ビット
の出力は、その入力と無関係に全て“0"となる。従っ
て、ORゲート45の出力が（a0〜b4）となり、ORゲート46
の出力がゼロデータとなる。

また、m1が０であり、（m1≦８）であるので、比較出
力SCが‘H'となり、ANDゲート63から読み出しクロックR
CKがFIFOメモリ42に対して出力され、アドレス１の第２
ワード（b5〜d0）がFIFOメモリ42から読み出される。こ
の時、レジスタ43のクロックイネーブルが‘L'であるの
で、次のタイミングt1のクロックでレジスタ43が第２ワ
ードをラッチする。更に、ROM60は、（m1＝０≦８）で
あるから、（０＋８）の値を発生する。

タイミングt1のステップ１では、第９図Ｂに示すよう
に、レジスタ43の出力A0〜A7が（b5〜d0）であり、レジ
スタ48の出力C0〜C7が（a0〜b4）であり、レジスタ49の
出力がゼロデータである。

レジスタ48の出力がROM50に供給され、ROM50は、（a
0,a1,a2）の３ビットが可変長データの一つのコードと
認識し、復号タイミング（a0＊,a1＊,a2＊,a3＊）の４
ビットを発生し、また、（n1＝３）の制御信号を発生す
る。この４ビットが次のタイミングt2のクロックでレジ
スタ51にラッチされる。復号された３ビット（a0,a1,a
2）は、次のステップ２では、不要となるので、制御信
号n1によりシフタ47が左へ３ビットシフトする動作を行
い、この３ビットが捨てられる。従って、（b0〜b4）の
５ビットがシフタ47の左端から出力される。

減算器54の出力m2は、（m1−n1＝５≦８）であり、シ
フタ44が右へ５ビットシフトする動作を行う。シフタ44
及び47の出力がORゲート45及び46で合成されると、ビッ
トb4の次にビットb5が位置し、その結果、有効な13ビッ
ト（b0〜d0）がORゲート45及び46から出力されている。
この場合、ROM60の出力が（m3＝13）となり、次のタイ
ミングt2のクロックでレジスタ48及び49にラッチされる
有効ビット数が示される。

比較出力SCは、（m2＝５≦８）であるので、‘H'とな
り、FIFOメモリ42に対して読み出しクロックRCKが供給
され、次のワード（d1〜d0）が出力される。このワード
は、次のタイミングt2のクロックでレジスタ43にラッチ
される。

タイミングt2のステップ２では、第９図Ｃに示すよう
に、レジスタ43の出力A0〜A7が（d1〜f0）であり、レジ
スタ48の出力C0〜C7が及びレジスタ49の出力D0〜D7が
（b0〜d0）であり、レジスタ51の出力B0〜B7が（a0＊〜
a3＊）である。

レジスタ48の出力がROM50に供給され、ROM50は、（b0
〜b6）の７ビットが可変長データの一つのコードと認識
し、復号データ（b0＊〜b3＊）の４ビットを発生し、ま
た、（n2＝７）の制御信号を発生する。この４ビットが
次のタイミングt3のクロックでレジスタ51にラッチされ
る。復号された７ビット（b0〜d6）は、次のステップ３
では、不要となるので、制御信号n2によりシフタ47が左
へ７ビットシフトする動作を行い、この７ビットが捨て
られる。従って、（c0〜d0）の６ビットがシフタ47の左
端から出力される。

減算器54の出力m3は、（m2−n2＝13−７＝６≦８）で
あり、シフタ44が右へ６ビットシフトする動作を行う。
シフタ44及び47の出力がORゲート45及び46で合成される
と、ビットd0の次にビットd1が位置し、その結果、有効
な14ビット（c0〜f0）がORゲート45及び46から出力され
ている。この場合、ROM60の出力が（m3＝14）となり、
次のタイミングt3のクロックでレジスタ48及び49にラッ
チされる有効ビット数が示される。

比較出力SCは、（m2＝６≦８）であるので、‘H'とな
り、FIFOメモリ42に対して読み出しクロックRCKが供給
され、次のワード（f1〜g0）が出力される。このワード
は、次のタイミングt3のクロックでレジスタ43にラッチ
される。

タイミングt3のステップ３では、第９図Ｄに示すよう
に、レジスタ43の出力A0〜A7が（f1〜g0）であり、レジ
スタ48の出力C0〜C7が及びレジスタ49の出力D0〜D7が
（c0〜f0）であり、レジスタ51の出力B0〜B7が（b0＊〜
b3＊）である。

レジスタ48の出力がROM50に供給され、ROM50は、（c0
〜c4）の５ビットが可変長データの一つのコードと認識
し、復号データ（c0＊〜c3＊）の４ビットを発生し、ま
た、（n3＝５）の制御信号を発生する。この４ビットが
次のタイミングt4のクロックでレジスタ51にラッチされ
る。復号された５ビット（c0〜c4）は、次のステップ４
では、不要となるので、制御信号n3によりシフタ47が左
へ５ビットシフトする動作を行い、この５ビットが捨て
られる。従って、（d0〜f0）の９ビットがシフタ47の左
端から出力される。

このステップ３では、減算器54の出力m4は、（m3−n3
＝14−５＝９＞８）であり、比較出力SCが‘L'となる。
従って、シフタ44がクリアされ、第９図Ｄに示すよう
に、シフタ44の出力は、入力にかかわらず、ゼロデータ
となる。また、ROM60の出力も８の加算がなされない９
のままである。

シフタ44をクリアする必要について説明する。上述の
ように、レジスタ48及び49では、５ビットが捨てられて
も、残りの９ビットは、可変長コードの符号長を判断す
るためのビット数（８ビット）より大きい。従って、レ
ジスタ48及び49の出力をシフタ47で左へ５ビットシフト
した９ビットのデータを再度、レジスタ48及び49にラッ
チして、次のステップ４では、この９ビットから可変長
コードの復号を行う必要がある。このために、レジスタ
43には、次のワードがラッチされているにもかかわら
ず、シフタ44の出力を強制的にゼロデータとして、次の
ステップ４に備えている。また、比較出力SCが‘L'であ
るから、FIFOメモリ42に対して読み出しクロックRCKが
供給されず、FIFOメモリ42の読み出しがされない。

２ビットのデータd0,d1、６ビットのデータe0〜e5、
８ビットのデータf0〜f7、８ビットのデータg0〜g7、１
ビットのデータh0、４ビットのデータk0〜k3、６ビット
のデータl0〜l5、２ビットのデータp0,p1、１ビットの
データq0、３ビットのデータr0〜r2、２ビットのデータ
x0,x1、１ビットのデータy0、６ビットのデータz0〜z
5、４ビットのデータw0〜w5、８ビットのデータu0〜u
7、８ビットのデータv0〜v7の復号がなされるステップ
４からステップ12の動作は、上述のステップ０からステ
ップ３と同様である。ステップ４からステップ12の夫々
の出力は、第９図Ｅから第９図Ｍに示されるものとな
り、その詳細な説明は、重複を避けるために省略する。

f.変形例 なお、上述の実施例では、DCTで発生した係数データ
の処理を例に説明したが、DCT以外の高能率符号化で発
生した可変長のコードを処理する場合にも適用できる。

〔発明の効果〕

この発明によれば、可変長符号化されたデータをパラ
レルデータのままで処理し、所定のビット数（例えば８
ビット）を１ワードとするパラレルデータの系列に変換
し、また、所定のビット数のデータをパラレルデータの
ままで処理し、所定のビット数の系列から可変長コード
の区切りを検出し、各可変長コードを復号するので、処
理のクロックの周波数がシリアルデータの形で処理する
場合と比してより低いものとできる。従って、処理のた
めの回路として低速の動作速度のものを使用できる。

【図面の簡単な説明】

第１図はこの発明を適用できる符号化システムのブロッ
ク図、第２図は伝送データの一例の略線図、第３図は符
号化装置のブロック図、第４図は符号化装置の動作を示
すタイミングチャート、第５図は符号化装置の動作説明
に用いる略線図、第６図はデータ系列の一例の略線図、
第７図は復号装置のブロック図、第８図は復号装置の動
作を示すタイミングチャート、第９図は復号装置の動作
説明に用いる略線図である。 図面における主要な符号の説明 12:可変長符号化のためのROM、 15:シフタ、 16:加算器、 17:（mod.8）の値を発生するROM、 20,21:合成のためのORゲート、 44,47:シフタ、 45,46:合成のためのORゲート、 50:可変長符号の復号のためのROM、 60:（mk＋１≦８）の時に入力に８を加算するROM、 61:比較器。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】可変長データが所定のｎビット単位に再配
   列されて伝送されるデータを受信し、上記各可変長デー
   タに対応した原データを復号するようにした可変長デー
   タの復号装置において、 受信されたｎビット単位の受信データを制御信号に応じ
   た量だけシフトするシフタ手段と、 上記シフタ手段の出力データサンプルよりも前のサンプ
   ルデータを合成する合成手段と、 上記合成手段の出力データのビット長が上記可変長デー
   タの最大ビット長ｍ以上になった時、上記出力データの
   中のｍビット分のデータが供給され、上記ｍビットデー
   タに含まれる可変長データに対応する原データを出力す
   ると共に、上記可変長データのビット数に関する情報を
   出力するデコード手段と、 このビット数に関連する情報に基づいて上記制御信号を
   発生する制御信号発生手段と からなる可変長データの復号装置。
2. 【請求項２】請求項（１）記載の可変長データの復号装
   置において、 上記制御信号発生手段は、上記合成手段の出力データの
   ビット数から上記ビット数情報を減じた数に関連する制
   御信号を発生するようになされた可変長データの復号装
   置。
3. 【請求項３】請求項（１）記載の可変長データの復号装
   置において、 上記前のサンプルデータは、上記合成手段の出力データ
   の中で上記ビット数情報に関連するビット数データを除
   去したデータで構成されたことを特徴とする可変長デー
   タの復号装置。
4. 【請求項４】請求項（３）記載の可変長データの復号装
   置において、 上記除去後のデータがｍビットを超える時に、上記シフ
   タ手段の出力をゼロリセットする手段を含むことを特徴
   とする可変長データの復号装置。