JP2999374B2 - 積層チップインダクタ - Google Patents
積層チップインダクタInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、非コイル状の内部導体
を有する積層チップインダクタに関するものである。
を有する積層チップインダクタに関するものである。
【０００２】
【従来の技術】この種の積層チップインダクタとして図
８に示すものがある。同図に示した積層チップインダク
タは、磁性体材料から成る積層構造のチップ本体５１
と、チップ本体５１の層間に介装された２つの内部導体
５２と、チップ本体５１の相対する端面に設けられた１
対の外部端子５３とを具備している。２つの内部導体５
２はチップ本体５１よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子５３に接続され他端を
他方の外部端子５３に接続されている。この積層チップ
インダクタでは、内部導体５２を２段に構成することで
１段のものに比べて大きな電流容量を確保することがで
きる。
８に示すものがある。同図に示した積層チップインダク
タは、磁性体材料から成る積層構造のチップ本体５１
と、チップ本体５１の層間に介装された２つの内部導体
５２と、チップ本体５１の相対する端面に設けられた１
対の外部端子５３とを具備している。２つの内部導体５
２はチップ本体５１よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子５３に接続され他端を
他方の外部端子５３に接続されている。この積層チップ
インダクタでは、内部導体５２を２段に構成することで
１段のものに比べて大きな電流容量を確保することがで
きる。
【０００３】
【発明が解決しようとする課題】上記の積層チップイン
ダクタは、内部導体５２自体が極めて薄い膜により構成
されているため、該内部導体５２の抵抗値が高く使用時
に大きな発熱を伴う。内部導体５２は基本的には均一幅
及び厚み、即ち抵抗値が均一となるように形成される
が、往々にして寸法のばらつき等を原因とし部分的に抵
抗値が高くなることがあり、該高抵抗値部分に発熱が集
中して劣化や断線等を生じると共に電流容量の低下を招
く問題点がある。
ダクタは、内部導体５２自体が極めて薄い膜により構成
されているため、該内部導体５２の抵抗値が高く使用時
に大きな発熱を伴う。内部導体５２は基本的には均一幅
及び厚み、即ち抵抗値が均一となるように形成される
が、往々にして寸法のばらつき等を原因とし部分的に抵
抗値が高くなることがあり、該高抵抗値部分に発熱が集
中して劣化や断線等を生じると共に電流容量の低下を招
く問題点がある。
【０００４】図９に示すように、上記の積層チップイン
ダクタの一方の内部導体５２を３つの抵抗器ｒの直列と
し、他方の内部導体５２を２つの抵抗器ｒと抵抗器Ｒの
直列として等価回路を考えると、両内部導体５２の抵抗
値が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵
抗値は（３／２）ｒとなる。また、端子間に電圧Ｖを印
加したとき抵抗器Ｒに流入する電流Ｉは（１／３ｒ）Ｖ
で、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ2 とな
る。
ダクタの一方の内部導体５２を３つの抵抗器ｒの直列と
し、他方の内部導体５２を２つの抵抗器ｒと抵抗器Ｒの
直列として等価回路を考えると、両内部導体５２の抵抗
値が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵
抗値は（３／２）ｒとなる。また、端子間に電圧Ｖを印
加したとき抵抗器Ｒに流入する電流Ｉは（１／３ｒ）Ｖ
で、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ2 とな
る。
【０００５】また、一方の内部導体５２の一部に高抵抗
値部分があるとき、例えばＲ＝２ｒのときは、端子間の
合成抵抗値は（１２／７）ｒとなる。また、端子間に電
圧Ｖを印加したとき抵抗器Ｒに流入する電流Ｉは（１／
４ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（１／８ｒ）
Ｖ2 となる。
値部分があるとき、例えばＲ＝２ｒのときは、端子間の
合成抵抗値は（１２／７）ｒとなる。また、端子間に電
圧Ｖを印加したとき抵抗器Ｒに流入する電流Ｉは（１／
４ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（１／８ｒ）
Ｖ2 となる。
【０００６】つまり、一方の内部導体５２に高抵抗値部
分が存在する場合は、抵抗値が均一のときに比べて端子
間の合成抵抗値が高くなって部品自体に電流が流れ難
く、しかも抵抗器Ｒにおける発熱量が大きくなる。
分が存在する場合は、抵抗値が均一のときに比べて端子
間の合成抵抗値が高くなって部品自体に電流が流れ難
く、しかも抵抗器Ｒにおける発熱量が大きくなる。
【０００７】本発明は上記問題点に鑑みてなされたもの
で、その目的とするところは、内部導体の一部に高抵抗
値部分が存在する場合でも電流容量の低下と高抵抗値部
分における発熱を抑制できる積層チップインダクタを提
供することにある。
で、その目的とするところは、内部導体の一部に高抵抗
値部分が存在する場合でも電流容量の低下と高抵抗値部
分における発熱を抑制できる積層チップインダクタを提
供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、積層構造のチップ本体と、チッ
プ本体の層間に介装された複数の内部導体と、チップ本
体の表面に設けられた１対の外部端子とを具備し、各内
部導体の一端部を一方の外部端子に接続し他端部を他方
の外部端子に接続して成る積層チップインダクタにおい
て、チップ本体の層を介して隣接する内部導体の非端部
位置を相互に接続したことを特徴としている。
め、請求項１の発明は、積層構造のチップ本体と、チッ
プ本体の層間に介装された複数の内部導体と、チップ本
体の表面に設けられた１対の外部端子とを具備し、各内
部導体の一端部を一方の外部端子に接続し他端部を他方
の外部端子に接続して成る積層チップインダクタにおい
て、チップ本体の層を介して隣接する内部導体の非端部
位置を相互に接続したことを特徴としている。
【０００９】請求項２の発明は、請求項１記載の積層チ
ップインダクタにおいて、内部導体相互の接続が、隣接
する内部導体に挟まれる層に貫通形成した少なくとも１
つの接続導体によって行われることを特徴としている。
ップインダクタにおいて、内部導体相互の接続が、隣接
する内部導体に挟まれる層に貫通形成した少なくとも１
つの接続導体によって行われることを特徴としている。
【００１０】
【作用】請求項１及び２の発明では、チップ本体の層を
介して隣接する内部導体の非端部位置を相互に接続して
あるので、内部導体に高抵抗値部分が存在する場合に
は、内部導体相互を接続していないものに比べて端子間
の合成成抵抗が小さく、また高抵抗値部分における発熱
量が小さくなる。
介して隣接する内部導体の非端部位置を相互に接続して
あるので、内部導体に高抵抗値部分が存在する場合に
は、内部導体相互を接続していないものに比べて端子間
の合成成抵抗が小さく、また高抵抗値部分における発熱
量が小さくなる。
【００１１】
【実施例】図１には本発明の第１実施例を示してある。
同図に示した積層チップインダクタは、磁性体材料から
成る積層構造のチップ本体１と、チップ本体１の層間に
介装された２つの内部導体２と、チップ本体１の相対す
る端面に設けられた１対の外部端子３と、内部導体２の
非端部位置２箇所を相互に接続する２つの接続導体４を
具備している。２つの内部導体２はチップ本体１よりも
幅の狭い矩形状を成しており、夫々の一端を一方の外部
端子３に接続され他端を他方の外部端子３に接続されて
いる。
同図に示した積層チップインダクタは、磁性体材料から
成る積層構造のチップ本体１と、チップ本体１の層間に
介装された２つの内部導体２と、チップ本体１の相対す
る端面に設けられた１対の外部端子３と、内部導体２の
非端部位置２箇所を相互に接続する２つの接続導体４を
具備している。２つの内部導体２はチップ本体１よりも
幅の狭い矩形状を成しており、夫々の一端を一方の外部
端子３に接続され他端を他方の外部端子３に接続されて
いる。
【００１２】ここで上記積層チップインダクタの製造手
順を図３を参照して説明する。製造に際しては、まず上
層用シートＳｕと導体層用シートＳｐ１，Ｓｐ２と下層
用シートＳｄを夫々用意する。同図には一部品に対応す
るものを示してあるが、実際の各シートは多数個取りが
可能な大きさを有しており、積層，圧着後に部品寸法に
切断される。
順を図３を参照して説明する。製造に際しては、まず上
層用シートＳｕと導体層用シートＳｐ１，Ｓｐ２と下層
用シートＳｄを夫々用意する。同図には一部品に対応す
るものを示してあるが、実際の各シートは多数個取りが
可能な大きさを有しており、積層，圧着後に部品寸法に
切断される。
【００１３】上層用シートＳｕ及び下層用シートＳｄ
は、Ｆｅ2Ｏ3，ＮｉＯ，ＺｎＯ又はＣｕＯ等を主成分と
するフェライトグリーンシートを複数枚積層することで
作成されている。導体層用シートＳｐ１は、上記同様の
フェライトグリーンシートの幅方向中央に２つのスルー
ホールｈを長手方向に間隔をおいて形成した後、同シー
トの幅方向中央に所定幅の内部導体用パターンｐを両ス
ルーホールｈと重なるように且つその両端がシート端に
及ぶように形成することで作成されている。導体層用シ
ートＳｐ２は、上記同様のフェライトグリーンシートの
幅方向中央に上記と同一幅の内部導体用パターンｐをそ
の両端がシート端に及ぶように形成することで作成され
ている。
は、Ｆｅ2Ｏ3，ＮｉＯ，ＺｎＯ又はＣｕＯ等を主成分と
するフェライトグリーンシートを複数枚積層することで
作成されている。導体層用シートＳｐ１は、上記同様の
フェライトグリーンシートの幅方向中央に２つのスルー
ホールｈを長手方向に間隔をおいて形成した後、同シー
トの幅方向中央に所定幅の内部導体用パターンｐを両ス
ルーホールｈと重なるように且つその両端がシート端に
及ぶように形成することで作成されている。導体層用シ
ートＳｐ２は、上記同様のフェライトグリーンシートの
幅方向中央に上記と同一幅の内部導体用パターンｐをそ
の両端がシート端に及ぶように形成することで作成され
ている。
【００１４】上記のスルーホールｈはフェライトグリー
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンｐはＡｇ等を主成分とする導体ペーストをスクリー
ン印刷等の方法によって厚膜印刷することで形成され、
導体層用シートＳｐ１のスルーホールｈにはこの厚膜印
刷時に印刷ペーストの一部が充填される。
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンｐはＡｇ等を主成分とする導体ペーストをスクリー
ン印刷等の方法によって厚膜印刷することで形成され、
導体層用シートＳｐ１のスルーホールｈにはこの厚膜印
刷時に印刷ペーストの一部が充填される。
【００１５】次いで、用意した各シートをフィルム付き
の場合にはフィルムを剥しながら図３に示す順番で積
層，圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンｐが２つのスルーホールｈを
通じて接続される。最後に、内部導体の端部が導出され
た積層チップの端面に上記同様の導体ペーストを塗布し
これを焼き付け、これに必要に応じてメッキ処理を施
す。以上で図１に示した積層チップインダクタの製造が
完了する。尚、上層用シートＳｕ及び下層用シートＳｄ
は積層時に１枚宛積み重ねるようにしてもよい。
の場合にはフィルムを剥しながら図３に示す順番で積
層，圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンｐが２つのスルーホールｈを
通じて接続される。最後に、内部導体の端部が導出され
た積層チップの端面に上記同様の導体ペーストを塗布し
これを焼き付け、これに必要に応じてメッキ処理を施
す。以上で図１に示した積層チップインダクタの製造が
完了する。尚、上層用シートＳｕ及び下層用シートＳｄ
は積層時に１枚宛積み重ねるようにしてもよい。
【００１６】図２に示すように、本実施例の積層チップ
インダクタの一方の内部導体２を３つの抵抗器ｒの直列
とし、他方の内部導体２を２つの抵抗器ｒと抵抗器Ｒの
直列として等価回路を考えると、両内部導体２の抵抗値
が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵抗
値は（３／２）ｒとなる。また、端子間に電圧Ｖを印加
したとき抵抗器Ｒに流入する電流Ｉは（１／３ｒ）Ｖ
で、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ2 とな
る。
インダクタの一方の内部導体２を３つの抵抗器ｒの直列
とし、他方の内部導体２を２つの抵抗器ｒと抵抗器Ｒの
直列として等価回路を考えると、両内部導体２の抵抗値
が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵抗
値は（３／２）ｒとなる。また、端子間に電圧Ｖを印加
したとき抵抗器Ｒに流入する電流Ｉは（１／３ｒ）Ｖ
で、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ2 とな
る。
【００１７】また、一方の内部導体２の一部に高抵抗値
部分があるとき、例えばＲ＝２ｒのときは、端子間の合
成抵抗値は（５／３）ｒとなる。また、端子間に電圧Ｖ
を印加したとき抵抗器Ｒに流入する電流Ｉは（１／５
ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（２／２５ｒ）
Ｖ2 となる。ちなみに同ケースにおける従来構造（図９
参照）の端子間の合成抵抗値は（１２／７）ｒ、抵抗器
Ｒにおける発熱量は（１／８ｒ）Ｖ2 である。
部分があるとき、例えばＲ＝２ｒのときは、端子間の合
成抵抗値は（５／３）ｒとなる。また、端子間に電圧Ｖ
を印加したとき抵抗器Ｒに流入する電流Ｉは（１／５
ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（２／２５ｒ）
Ｖ2 となる。ちなみに同ケースにおける従来構造（図９
参照）の端子間の合成抵抗値は（１２／７）ｒ、抵抗器
Ｒにおける発熱量は（１／８ｒ）Ｖ2 である。
【００１８】つまり、一方の内部導体２に高抵抗値部分
が存在する場合は、端子間の合成抵抗値と高抵抗値部分
における発熱量が図９で説明した従来構造よりも小さく
なり、部品自体に電流が流れ易くなって電流容量の低下
が抑制されると共に、高抵抗値部分に発熱集中を原因と
した劣化や断線等が生じ難くなる。
が存在する場合は、端子間の合成抵抗値と高抵抗値部分
における発熱量が図９で説明した従来構造よりも小さく
なり、部品自体に電流が流れ易くなって電流容量の低下
が抑制されると共に、高抵抗値部分に発熱集中を原因と
した劣化や断線等が生じ難くなる。
【００１９】図４には本発明の第２実施例を示してあ
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体１１と、チップ本体１１
の層間に介装された２つの内部導体１２と、チップ本体
１１の相対する端面に設けられた１対の外部端子１３
と、内部導体１２の非端部位置２箇所を相互に接続する
２つの接続導体１４を具備している。２つの内部導体１
２はチップ本体１１よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子１３に接続され他端を
他方の外部端子１３に接続されている。
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体１１と、チップ本体１１
の層間に介装された２つの内部導体１２と、チップ本体
１１の相対する端面に設けられた１対の外部端子１３
と、内部導体１２の非端部位置２箇所を相互に接続する
２つの接続導体１４を具備している。２つの内部導体１
２はチップ本体１１よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子１３に接続され他端を
他方の外部端子１３に接続されている。
【００２０】ここで上記積層チップインダクタの製造手
順を図５を参照して説明する。製造に際しては、まず上
層用シートと導体層用シートＳｐ１〜Ｓｐ３と下層用シ
ートを夫々用意する。上層用シート及び下層用シートは
第１実施例と同様であるため同図にはこれらシートの図
示を省略してある。また、同図には一部品に対応するも
のを示してあるが、実際の各シートは多数個取りが可能
な大きさを有しており、積層，圧着後に部品寸法に切断
される。
順を図５を参照して説明する。製造に際しては、まず上
層用シートと導体層用シートＳｐ１〜Ｓｐ３と下層用シ
ートを夫々用意する。上層用シート及び下層用シートは
第１実施例と同様であるため同図にはこれらシートの図
示を省略してある。また、同図には一部品に対応するも
のを示してあるが、実際の各シートは多数個取りが可能
な大きさを有しており、積層，圧着後に部品寸法に切断
される。
【００２１】導体層用シートＳｐ１は、上層用シート及
び下層用シートと同様のフェライトグリーンシートの幅
方向中央に２つのスルーホールｈを長手方向に間隔をお
いて形成した後、同シートの幅方向中央に所定幅の内部
導体用パターンｐを両スルーホールｈと重なるように且
つその両端がシート端に及ぶように形成することで作成
されている。導体層用シートＳｐ２は、上記同様のフェ
ライトグリーンシートの幅方向中央に２つのスルーホー
ルｈを上記と同位置に形成した後、矩形状或いは円形の
中継パターンｐ′を各スルーホールｈと重なるように形
成することで作成されている。導体層用シートＳｐ３
は、上記同様のフェライトグリーンシートの幅方向中央
に上記と同一幅の内部導体用パターンｐをその両端がシ
ート端に及ぶように形成することで作成されている。
び下層用シートと同様のフェライトグリーンシートの幅
方向中央に２つのスルーホールｈを長手方向に間隔をお
いて形成した後、同シートの幅方向中央に所定幅の内部
導体用パターンｐを両スルーホールｈと重なるように且
つその両端がシート端に及ぶように形成することで作成
されている。導体層用シートＳｐ２は、上記同様のフェ
ライトグリーンシートの幅方向中央に２つのスルーホー
ルｈを上記と同位置に形成した後、矩形状或いは円形の
中継パターンｐ′を各スルーホールｈと重なるように形
成することで作成されている。導体層用シートＳｐ３
は、上記同様のフェライトグリーンシートの幅方向中央
に上記と同一幅の内部導体用パターンｐをその両端がシ
ート端に及ぶように形成することで作成されている。
【００２２】上記のスルーホールｈはフェライトグリー
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンｐ及び中継パターンｐ′はＡｇ等を主成分とする導
体ペーストをスクリーン印刷等の方法によって厚膜印刷
することで形成され、導体層用シートＳｐ１，Ｓｐ２の
スルーホールｈにはこの厚膜印刷時に印刷ペーストの一
部が充填される。
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンｐ及び中継パターンｐ′はＡｇ等を主成分とする導
体ペーストをスクリーン印刷等の方法によって厚膜印刷
することで形成され、導体層用シートＳｐ１，Ｓｐ２の
スルーホールｈにはこの厚膜印刷時に印刷ペーストの一
部が充填される。
【００２３】次いで、用意した各シートをフィルム付き
の場合にはフィルムを剥しながら図５に示す順番で積
層，圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンｐが２つのスルーホールｈ及
び中継パターンｐ′を通じて接続される。最後に、内部
導体の端部が導出された積層チップの端面に上記同様の
導体ペーストを塗布しこれを焼き付け、これに必要に応
じてメッキ処理を施す。以上で図４に示した積層チップ
インダクタの製造が完了する。尚、上層用シート及び下
層用シートは第１実施例と同様に積層時に１枚宛積み重
ねるようにしてもよい。
の場合にはフィルムを剥しながら図５に示す順番で積
層，圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンｐが２つのスルーホールｈ及
び中継パターンｐ′を通じて接続される。最後に、内部
導体の端部が導出された積層チップの端面に上記同様の
導体ペーストを塗布しこれを焼き付け、これに必要に応
じてメッキ処理を施す。以上で図４に示した積層チップ
インダクタの製造が完了する。尚、上層用シート及び下
層用シートは第１実施例と同様に積層時に１枚宛積み重
ねるようにしてもよい。
【００２４】本実施例の積層チップインダクタは、第１
実施例と内部導体の接続構造を異にするがこれと同様の
作用，効果を得ることができる。
実施例と内部導体の接続構造を異にするがこれと同様の
作用，効果を得ることができる。
【００２５】図６には本発明の第３実施例を示してあ
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体２１と、チップ本体２１
の層間に介装された２つの内部導体２２と、チップ本体
２１の相対する端面に設けられた１対の外部端子２３
と、内部導体２２の中央位置を相互に接続する１つの接
続導体２４を具備している。２つの内部導体２２はチッ
プ本体２１よりも幅の狭い矩形状を成しており、夫々の
一端を一方の外部端子２３に接続され他端を他方の外部
端子２３に接続されている。この積層チップインダクタ
の製造手順はスルーホールの数を１つに減らす以外は第
１実施例と同様である。
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体２１と、チップ本体２１
の層間に介装された２つの内部導体２２と、チップ本体
２１の相対する端面に設けられた１対の外部端子２３
と、内部導体２２の中央位置を相互に接続する１つの接
続導体２４を具備している。２つの内部導体２２はチッ
プ本体２１よりも幅の狭い矩形状を成しており、夫々の
一端を一方の外部端子２３に接続され他端を他方の外部
端子２３に接続されている。この積層チップインダクタ
の製造手順はスルーホールの数を１つに減らす以外は第
１実施例と同様である。
【００２６】図７に示すように、本実施例の積層チップ
インダクタの一方の内部導体２２を２つの抵抗器ｒの直
列とし、他方の内部導体２２を抵抗器ｒと抵抗器Ｒの直
列として等価回路を考えると、両内部導体２２の抵抗値
が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵抗
値はｒとなる。また、端子間に電圧Ｖを印加したとき抵
抗器Ｒに流入する電流Ｉは（１／２ｒ）Ｖで、該抵抗器
Ｒにおける発熱量は（１／４ｒ）Ｖ2 となる。
インダクタの一方の内部導体２２を２つの抵抗器ｒの直
列とし、他方の内部導体２２を抵抗器ｒと抵抗器Ｒの直
列として等価回路を考えると、両内部導体２２の抵抗値
が均一のとき、即ちＲ＝ｒのときは、端子間の合成抵抗
値はｒとなる。また、端子間に電圧Ｖを印加したとき抵
抗器Ｒに流入する電流Ｉは（１／２ｒ）Ｖで、該抵抗器
Ｒにおける発熱量は（１／４ｒ）Ｖ2 となる。
【００２７】また、一方の内部導体２２の一部に高抵抗
値部分があるとき、例えばＲ＝２ｒのときは、端子間の
合成抵抗値は（７／６）ｒとなる。また、端子間に電圧
Ｖを印加したとき抵抗器Ｒに流入する電流Ｉは（１／３
ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ
2 となる。
値部分があるとき、例えばＲ＝２ｒのときは、端子間の
合成抵抗値は（７／６）ｒとなる。また、端子間に電圧
Ｖを印加したとき抵抗器Ｒに流入する電流Ｉは（１／３
ｒ）Ｖで、該抵抗器Ｒにおける発熱量は（１／９ｒ）Ｖ
2 となる。
【００２８】つまり、一方の内部導体５２に高抵抗値部
分が存在する場合は、第１実施例と同様に端子間の合成
抵抗値と高抵抗値部分における発熱量が図９で説明した
従来構造よりも小さくなり、部品自体に電流が流れ易く
なって電流容量の低下が抑制されると共に、高抵抗値部
分に発熱集中を原因とした劣化や断線等が生じ難くな
る。
分が存在する場合は、第１実施例と同様に端子間の合成
抵抗値と高抵抗値部分における発熱量が図９で説明した
従来構造よりも小さくなり、部品自体に電流が流れ易く
なって電流容量の低下が抑制されると共に、高抵抗値部
分に発熱集中を原因とした劣化や断線等が生じ難くな
る。
【００２９】以上、各実施例では内部導体を２段に構成
したものを例示したが該内部導体は３段以上に構成され
ていてもよく、またその形状は矩形状以外の櫛歯状或い
は蛇行状のものであってもよい。また、内部導体相互の
接続にはスルーホール以外の方法、例えばマイクロビア
による接続や、チップ本体に内部導体を貫通する孔を形
成しこれに棒状導電体を挿着することで内部導体相互の
接続を行う方法を採用してもよい。
したものを例示したが該内部導体は３段以上に構成され
ていてもよく、またその形状は矩形状以外の櫛歯状或い
は蛇行状のものであってもよい。また、内部導体相互の
接続にはスルーホール以外の方法、例えばマイクロビア
による接続や、チップ本体に内部導体を貫通する孔を形
成しこれに棒状導電体を挿着することで内部導体相互の
接続を行う方法を採用してもよい。
【００３０】
【発明の効果】以上詳述したように、請求項１及び２の
発明によれば、内部導体に高抵抗値部分が存在する場合
でも、端子間の合成抵抗値の増加を防止して電流容量の
低下を抑制できると共に、高抵抗値部分における発熱を
抑制して劣化や断線等を防止できる。
発明によれば、内部導体に高抵抗値部分が存在する場合
でも、端子間の合成抵抗値の増加を防止して電流容量の
低下を抑制できると共に、高抵抗値部分における発熱を
抑制して劣化や断線等を防止できる。
【図１】本発明の第１実施例を示す積層チップインダク
タの断面図
タの断面図
【図２】作用を説明するための等価回路図
【図３】製造手順を説明するための斜視図
【図４】本発明の第２実施例を示す積層チップインダク
タの断面図
タの断面図
【図５】製造手順を説明するための斜視図
【図６】本発明の第３実施例を示す積層チップインダク
タの断面図
タの断面図
【図７】作用を説明するための等価回路図
【図８】従来例を示す積層チップインダクタの断面図
【図９】従来問題点を説明するための等価回路図
１…チップ本体、２…内部導体、３…外部端子、４…接
続導体、１１…チップ本体、１２…内部導体、１３…外
部端子、１４…接続導体、２１…チップ本体、２２…内
部導体、２３…外部端子、２４…接続導体。
続導体、１１…チップ本体、１２…内部導体、１３…外
部端子、１４…接続導体、２１…チップ本体、２２…内
部導体、２３…外部端子、２４…接続導体。
Claims (2)
- 【請求項１】 積層構造のチップ本体と、チップ本体の
層間に介装された複数の内部導体と、チップ本体の表面
に設けられた１対の外部端子とを具備し、各内部導体の
一端部を一方の外部端子に接続し他端部を他方の外部端
子に接続して成る積層チップインダクタにおいて、 チップ本体の層を介して隣接する内部導体の非端部位置
を相互に接続した、 ことを特徴とする積層チップインダクタ。 - 【請求項２】 内部導体相互の接続が、隣接する内部導
体に挟まれる層に貫通形成した少なくとも１つの接続導
体によって行われる、 ことを特徴とする請求項１記載の積層チップインダク
タ。
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|---|---|---|---|
| JP18814994A JP2999374B2 (ja) | 1994-08-10 | 1994-08-10 | 積層チップインダクタ |
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| JP18814994A JP2999374B2 (ja) | 1994-08-10 | 1994-08-10 | 積層チップインダクタ |
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|---|---|
| JPH0855725A JPH0855725A (ja) | 1996-02-27 |
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-
1994
- 1994-08-10 JP JP18814994A patent/JP2999374B2/ja not_active Expired - Fee Related
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