JP2982905B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特
に読出時の動作マージンの拡大、ソフトエラー率の低減
を図るダイナミック型半導体記憶装置に関するものであ
る。
に読出時の動作マージンの拡大、ソフトエラー率の低減
を図るダイナミック型半導体記憶装置に関するものであ
る。
［従来の技術］ 第８図は、一般に知られている、従来のダイナミック
型半導体記憶装置（以下、DRAMと称する）の構成の一例
を示すブロック図である。
型半導体記憶装置（以下、DRAMと称する）の構成の一例
を示すブロック図である。
図を参照して、このDRAMは、データ信号をストアする
ための複数のメモリセルをマトリックス状に備えたメモ
リセルアレイ508と、メモリセルを選択するためのアド
レス信号を受けるアドレスバッファ504と、アドレス信
号をデコードするロウデコーダ505およびコラムデコー
ダ506と、メモリセルアレイ508に接続され、メモリセル
にストアされた信号を増幅して読出すセンスアンプ603
とを含む。データ信号を入力するための入力バッファ50
9と、データ信号を出力するための出力バッファ600と
は、I/Oゲート507を介してメモリセルアレイ508に接続
される。
ための複数のメモリセルをマトリックス状に備えたメモ
リセルアレイ508と、メモリセルを選択するためのアド
レス信号を受けるアドレスバッファ504と、アドレス信
号をデコードするロウデコーダ505およびコラムデコー
ダ506と、メモリセルアレイ508に接続され、メモリセル
にストアされた信号を増幅して読出すセンスアンプ603
とを含む。データ信号を入力するための入力バッファ50
9と、データ信号を出力するための出力バッファ600と
は、I/Oゲート507を介してメモリセルアレイ508に接続
される。
アドレスバッファ504は、外部アドレス信号ext.A0〜A
9またはリフレッシュカウンタ503により発生された内部
アドレス信号Q0〜Q8を受けるように接続される。リフレ
ッシュコントローラ502は、クロックジェネレータ501に
与えられたRASおよびCAS信号のタイミングに応答して、
リフレッシュカウンタ503を駆動する。
9またはリフレッシュカウンタ503により発生された内部
アドレス信号Q0〜Q8を受けるように接続される。リフレ
ッシュコントローラ502は、クロックジェネレータ501に
与えられたRASおよびCAS信号のタイミングに応答して、
リフレッシュカウンタ503を駆動する。
第９図は、第８図に含まれるメモリセルアレイ508お
よびセンスアンプ603の一部の具体的な構成を示す図で
ある。
よびセンスアンプ603の一部の具体的な構成を示す図で
ある。
図において、ビット線BL,▲▼に交差する方向で
ワード線WL1,WL2およびダミーワード線DWLo,DWLeが配置
される。ワード線WL1とビット線BLの交差部にはメモリ
セルとしてのメモリセル選択用トランジスタQM1とキャ
パシタMC1とが直列に接続される。また、ワード線WL2と
ビット線▲▼との交差部にも同様のメモリセルが接
続される。ダミーワード線DWL0とビット線BLの交差部に
も、ダミーセルとしてのダミーセル選択用トランジスタ
QDとダミーセル用キャパシタDC0とが直列に接続され
る。同様にダミーワード線DWLeとビット線▲▼の交
差部にもダミーセルが接続される。
ワード線WL1,WL2およびダミーワード線DWLo,DWLeが配置
される。ワード線WL1とビット線BLの交差部にはメモリ
セルとしてのメモリセル選択用トランジスタQM1とキャ
パシタMC1とが直列に接続される。また、ワード線WL2と
ビット線▲▼との交差部にも同様のメモリセルが接
続される。ダミーワード線DWL0とビット線BLの交差部に
も、ダミーセルとしてのダミーセル選択用トランジスタ
QDとダミーセル用キャパシタDC0とが直列に接続され
る。同様にダミーワード線DWLeとビット線▲▼の交
差部にもダミーセルが接続される。
ビット線BL,▲▼の一方端部は、それぞれプリチ
ャージトランジスタQPおよびQP′を介してプリチャージ
電位VPRCに結合される。プリチャージ電位VPRCは、VCC/
2の電位に保持されている。またビット線BLとビット線
▲▼とは、トランジスタQEを介して接続される。ト
ランジスタQP′QP′,QEの各々のゲートにはプリチャー
ジ信号φPRCが与えられる。ビット線BLおよび▲▼
には、ビット線に現われた電位の差を検知増幅するため
のセンスアンプSAが接続される。センスアンプSAには、
トランジスタQ1を介して接地電位が、トランジスタQ2を
介して電源電位VCCが与えられる。トランジスタQ1のゲ
ートには、センスアンプ活性化信号φＳが与えられる。
トランジスタQ2のゲートには、センスアンプ活性化信号
φＳが与えられる。
ャージトランジスタQPおよびQP′を介してプリチャージ
電位VPRCに結合される。プリチャージ電位VPRCは、VCC/
2の電位に保持されている。またビット線BLとビット線
▲▼とは、トランジスタQEを介して接続される。ト
ランジスタQP′QP′,QEの各々のゲートにはプリチャー
ジ信号φPRCが与えられる。ビット線BLおよび▲▼
には、ビット線に現われた電位の差を検知増幅するため
のセンスアンプSAが接続される。センスアンプSAには、
トランジスタQ1を介して接地電位が、トランジスタQ2を
介して電源電位VCCが与えられる。トランジスタQ1のゲ
ートには、センスアンプ活性化信号φＳが与えられる。
トランジスタQ2のゲートには、センスアンプ活性化信号
φＳが与えられる。
ビット線BLおよび▲▼の各々の他方端部は、I/O
ゲート507を構成するトランジスタQTおよびQT′を介し
て、入出力線I/Oおよび▲▼に各々接続される。
トランジスタQTおよびQT′のゲートには、コラムデコー
ダ506からデコード信号が与えられる。
ゲート507を構成するトランジスタQTおよびQT′を介し
て、入出力線I/Oおよび▲▼に各々接続される。
トランジスタQTおよびQT′のゲートには、コラムデコー
ダ506からデコード信号が与えられる。
次に第８図および第９図に示される半導体記憶装置の
動作を第10図のタイミングチャートを参照しながら説明
する。
動作を第10図のタイミングチャートを参照しながら説明
する。
外部信号してのex.RS信号が立下がると、ワード線WL
の電位が“H"レベルに立上げられる。同時にダミーワー
ド線DWLo,DWLeの一方が立下がる。
の電位が“H"レベルに立上げられる。同時にダミーワー
ド線DWLo,DWLeの一方が立下がる。
一方、プリチャージ信号φPRCの出力は、ワード線の
電位レベルが立上がる前に“L"レベルとなり、ビット線
はフローティング状態になる。たとえば、ワード線WL1
が選択された場合、ワード線WL1の電位が“H"に立上が
り、同時にダミーワード線DWLoが選択されて“L"レベル
に立下がる。したがって、メモリセル選択用トランジス
タQM1が導通状態になり、メモリセルMC1がビット線BLに
接続される。たとえば、ビット線BLに接続されるメモリ
セルMC1に“H"レベルの電位がストアされていた場合
は、ビット線BLはその浮遊容量CBLとメモリセルMCの容
量CSとの比で決まる値だけ電位が上昇する。一方、ビッ
ト線▲▼の電位は、VCC/2のままで変化せず、ビッ
ト線BLの電位に対するリファレンス電位となる。続いて
センスアンプ活性化信号φＳが“H"レベルに、信号▲
▼が“L"レベルになり、トランジスタQ1およびQ2を介
してセンスアンプSAが活性化される。その結果、ビット
線BLの電位はVCCとなり、一方ビット線▲▼の電位
は接地電位となり、センス動作が完了する。以上のよう
な一連の動作において、ワード線WL1の立上がり時に、
第11図に示すメモリセル選択用トランジスタQM1のビッ
ト線BLの接続部とワード線WL1の間に存在する浮遊容量C
Pを介した容量結合により、ビット線BLの電位が上が
り、読出信号の動作余裕度に影響を与える。特に、メモ
リセルMC1に“L"レベルの電位がストアされていた場
合、ビット線BLの電位が容量結合により上がり、本来ビ
ット線BLの電位よりも低くなるべきものが高くなって、
“L"レベルの情報を“H"レベルの情報として読出すエラ
ーが生じる。そこで、このビット線BLの電位変化を打ち
消すために、ダミーセルDCが設けられている。ダミーワ
ード線DWLoの電位をワード線WL1の選択とともに立下げ
ることにより、ワード線WL1の立上がり時にビット線BL
に生じる電位変化と同じ大きさで逆のものを、ビット線
BLに与えるようになっている。すなわち、同じ大きさで
逆方向の電位変化をビット線BLに与えることにより、電
位変化の読出動作への影響をなくそうとするものであ
る。
電位レベルが立上がる前に“L"レベルとなり、ビット線
はフローティング状態になる。たとえば、ワード線WL1
が選択された場合、ワード線WL1の電位が“H"に立上が
り、同時にダミーワード線DWLoが選択されて“L"レベル
に立下がる。したがって、メモリセル選択用トランジス
タQM1が導通状態になり、メモリセルMC1がビット線BLに
接続される。たとえば、ビット線BLに接続されるメモリ
セルMC1に“H"レベルの電位がストアされていた場合
は、ビット線BLはその浮遊容量CBLとメモリセルMCの容
量CSとの比で決まる値だけ電位が上昇する。一方、ビッ
ト線▲▼の電位は、VCC/2のままで変化せず、ビッ
ト線BLの電位に対するリファレンス電位となる。続いて
センスアンプ活性化信号φＳが“H"レベルに、信号▲
▼が“L"レベルになり、トランジスタQ1およびQ2を介
してセンスアンプSAが活性化される。その結果、ビット
線BLの電位はVCCとなり、一方ビット線▲▼の電位
は接地電位となり、センス動作が完了する。以上のよう
な一連の動作において、ワード線WL1の立上がり時に、
第11図に示すメモリセル選択用トランジスタQM1のビッ
ト線BLの接続部とワード線WL1の間に存在する浮遊容量C
Pを介した容量結合により、ビット線BLの電位が上が
り、読出信号の動作余裕度に影響を与える。特に、メモ
リセルMC1に“L"レベルの電位がストアされていた場
合、ビット線BLの電位が容量結合により上がり、本来ビ
ット線BLの電位よりも低くなるべきものが高くなって、
“L"レベルの情報を“H"レベルの情報として読出すエラ
ーが生じる。そこで、このビット線BLの電位変化を打ち
消すために、ダミーセルDCが設けられている。ダミーワ
ード線DWLoの電位をワード線WL1の選択とともに立下げ
ることにより、ワード線WL1の立上がり時にビット線BL
に生じる電位変化と同じ大きさで逆のものを、ビット線
BLに与えるようになっている。すなわち、同じ大きさで
逆方向の電位変化をビット線BLに与えることにより、電
位変化の読出動作への影響をなくそうとするものであ
る。
第12図は従来の折返しビット線方式のDRAMのメモリセ
ルアレイの構成を概略的に示した図である。
ルアレイの構成を概略的に示した図である。
図において、複数のワード線WL（WL1〜WL4）に交差す
るように、複数のビット線対BL（BLA〜BLE）および▲
▼（▲▼〜▲▼）が配置されている。ビ
ット線BLまたは▲▼とワード線WLとの交点には、メ
モリセルMCが折返しビット線に対応するように配置さ
れ、接続されている。なお対となるビット線BLAと▲
▼、BLBと▲▼…BLEと▲▼は、それぞ
れセンスアンプSAA、SAB…SAEに接続されている。ここ
で、メモリセルMC1の情報を読出す動作について説明す
る。第９図および第10図で説明したように、まずワード
線WL1が立上がり、ワード線WL1に接続するメモリセルか
らビット線にデータが読出される。メモリセルアレイ全
体で見ると、ビット線BLA、BLB、BLC、BLD、BLEにデー
タが読出されている。データが読出されたビット線とペ
アとなる、ビット線▲▼、▲▼、▲
▼、▲▼、▲▼はリファレンスビット線
で、そのときリファレンス電位に保たれている。次い
で、センスアンプSAA〜SAEが活性化されて、読出された
データが増幅される。
るように、複数のビット線対BL（BLA〜BLE）および▲
▼（▲▼〜▲▼）が配置されている。ビ
ット線BLまたは▲▼とワード線WLとの交点には、メ
モリセルMCが折返しビット線に対応するように配置さ
れ、接続されている。なお対となるビット線BLAと▲
▼、BLBと▲▼…BLEと▲▼は、それぞ
れセンスアンプSAA、SAB…SAEに接続されている。ここ
で、メモリセルMC1の情報を読出す動作について説明す
る。第９図および第10図で説明したように、まずワード
線WL1が立上がり、ワード線WL1に接続するメモリセルか
らビット線にデータが読出される。メモリセルアレイ全
体で見ると、ビット線BLA、BLB、BLC、BLD、BLEにデー
タが読出されている。データが読出されたビット線とペ
アとなる、ビット線▲▼、▲▼、▲
▼、▲▼、▲▼はリファレンスビット線
で、そのときリファレンス電位に保たれている。次い
で、センスアンプSAA〜SAEが活性化されて、読出された
データが増幅される。
次に、データの読出しにおいて対となるビット線間の
電位を計算してみる。ここでは、一例として第12図にお
けるBLBと▲▼間の電位差を求める。この場合の
等価回路を第13図に示す。第13図において、C1は各ビッ
ト線と接地電位との間に基板を介して存在する容量であ
り、C2は隣接ビット線間の容量であり、CMはメモリセル
の容量であり、CDはダミーセルの容量である。ビット線
BLB、▲▼の電位はそれぞれVBL、Ｖ▲▼Ｂと
し、ビット線のプリチャージレベルをVeqとする。ま
た、他のビット線BLA、▲▼、BLC、▲▼の
電位も、それぞれVBLA、Ｖ▲▼Ａ、VBLC、Ｖ▲
▼とする。
電位を計算してみる。ここでは、一例として第12図にお
けるBLBと▲▼間の電位差を求める。この場合の
等価回路を第13図に示す。第13図において、C1は各ビッ
ト線と接地電位との間に基板を介して存在する容量であ
り、C2は隣接ビット線間の容量であり、CMはメモリセル
の容量であり、CDはダミーセルの容量である。ビット線
BLB、▲▼の電位はそれぞれVBL、Ｖ▲▼Ｂと
し、ビット線のプリチャージレベルをVeqとする。ま
た、他のビット線BLA、▲▼、BLC、▲▼の
電位も、それぞれVBLA、Ｖ▲▼Ａ、VBLC、Ｖ▲
▼とする。
ビット線BLBの電荷については、読出前と読出後につ
いて次式が成立する。
いて次式が成立する。
ここで、左辺のVCCの係数の（ ）内の“＋”はメモ
リセルに“H"レベル情報が書込まれている場合（VCC書
込み）、“−”メモリセルに“L"レベルの情報が書込ま
れている場合（0V書込み）を示す。なお、左辺は、読出
前に容量C1およびメモリセルの容量CSに蓄えられた電荷
を示し、右辺は、読出後に容量C1、ビット線間容量C2お
よびメモリセル容量CMに蓄えられた電荷を示している。
リセルに“H"レベル情報が書込まれている場合（VCC書
込み）、“−”メモリセルに“L"レベルの情報が書込ま
れている場合（0V書込み）を示す。なお、左辺は、読出
前に容量C1およびメモリセルの容量CSに蓄えられた電荷
を示し、右辺は、読出後に容量C1、ビット線間容量C2お
よびメモリセル容量CMに蓄えられた電荷を示している。
一方、ビット線BLBの電位については、同様に次式が
成立する。
成立する。
なお、（２）式の左辺は、読出前に容量C1およびダミ
ーセルの容量CDに蓄えられた電荷を示し、右辺は、読出
後に容量C1、ビット線間容量C2およびダミーセル容量CD
に蓄えられた電荷を示している。ここで、ダミーセルの
容量CDは、その目的からメモリセルの容量CMと等しくさ
れている。そこで、ダミーセルおよびメモリセルの容量
をCSとして以下の計算を進める。
ーセルの容量CDに蓄えられた電荷を示し、右辺は、読出
後に容量C1、ビット線間容量C2およびダミーセル容量CD
に蓄えられた電荷を示している。ここで、ダミーセルの
容量CDは、その目的からメモリセルの容量CMと等しくさ
れている。そこで、ダミーセルおよびメモリセルの容量
をCSとして以下の計算を進める。
ビット線BLBにデータが読出されたとき、ビット線▲
▼Ｂの電位はリファレンス電位となっている。
（１）（２）式よりビット線BLB、▲▼Ｂ間の電位
差ΔＶは となる。
▼Ｂの電位はリファレンス電位となっている。
（１）（２）式よりビット線BLB、▲▼Ｂ間の電位
差ΔＶは となる。
よって、ビット線間容量C2が微細化等で大きくなると
C1、CSは一定であるので電位差ΔＶは減少することにな
り、結果として読出マージンの低下、ソフトエラーの劣
化を引き起こしやすくなる。また、センス増幅の際に
も、この容量C2がデータの増幅に対してノイズ源となる
ので、同様に動作マージンを劣化させることになる。
C1、CSは一定であるので電位差ΔＶは減少することにな
り、結果として読出マージンの低下、ソフトエラーの劣
化を引き起こしやすくなる。また、センス増幅の際に
も、この容量C2がデータの増幅に対してノイズ源となる
ので、同様に動作マージンを劣化させることになる。
この発明は上記のような課題を解決するためになされ
たもので、隣接するビット線から受ける読出のノイズを
低減し、読出電位の実質的な減少を防止し、さらにセン
ス増幅の際のノイズをも低減することにより、動作マー
ジンの大きなダイナミック型半導体記憶装置を提供する
ことを目的とする。
たもので、隣接するビット線から受ける読出のノイズを
低減し、読出電位の実質的な減少を防止し、さらにセン
ス増幅の際のノイズをも低減することにより、動作マー
ジンの大きなダイナミック型半導体記憶装置を提供する
ことを目的とする。
［課題を解決するための手段］ 請求項１の発明に係るダイナミック型半導体記憶装置
は、行と列とに対応して配置され、情報電荷を保持する
複数のメモリセルと、メモリセルの半数が形成される第
１のメモリセルエリアと、メモリセルの残りの半数が形
成される第２のメモリセルエリアと、各々が１対のビッ
ト線からなり、その一方のビット線は第１メモリセルエ
リアに形成されるメモリの行に対応して設けられ、その
他方のビット線は第２のメモリセルエリアに形成される
メモリセルの行に対応して設けられ、対応した行のメモ
リセルに各々接続される複数のビット線対と、各々がビ
ット線対に交差する方向であって、メモリセルの列に対
応して設けられ、第１および第２のメモリセルエリアの
境界で、第１のメモリセルエリアに属する第１のワード
線と、第２のメモリセルエリアに属する第２のワード線
とに分割され、対応した列のメモリセルに接続される複
数のワード線と、ワード線のいずれかを選択し、選択さ
れたワード線の第１および第２のワード線のいずれかに
電位を付与することによって、そのワード線に接続され
たメモリセルの各々の情報電荷をビット線対の各々のビ
ット線の一方に読出す読出手段と、読出手段によってメ
モリセルの情報電荷が読出されたとき、読出されたメモ
リセルが接続されるビット線対の各々のビット線に隣接
するビット線を所定電位に保持する電位保持手段と、ビ
ット線対の各々に対応して設けられ、読出手段によって
メモリセルの情報電荷が読出されたとき、ビット線対の
各々のビット線間に現れた電位差を検知する複数のセン
スアンプとを備えたものである。
は、行と列とに対応して配置され、情報電荷を保持する
複数のメモリセルと、メモリセルの半数が形成される第
１のメモリセルエリアと、メモリセルの残りの半数が形
成される第２のメモリセルエリアと、各々が１対のビッ
ト線からなり、その一方のビット線は第１メモリセルエ
リアに形成されるメモリの行に対応して設けられ、その
他方のビット線は第２のメモリセルエリアに形成される
メモリセルの行に対応して設けられ、対応した行のメモ
リセルに各々接続される複数のビット線対と、各々がビ
ット線対に交差する方向であって、メモリセルの列に対
応して設けられ、第１および第２のメモリセルエリアの
境界で、第１のメモリセルエリアに属する第１のワード
線と、第２のメモリセルエリアに属する第２のワード線
とに分割され、対応した列のメモリセルに接続される複
数のワード線と、ワード線のいずれかを選択し、選択さ
れたワード線の第１および第２のワード線のいずれかに
電位を付与することによって、そのワード線に接続され
たメモリセルの各々の情報電荷をビット線対の各々のビ
ット線の一方に読出す読出手段と、読出手段によってメ
モリセルの情報電荷が読出されたとき、読出されたメモ
リセルが接続されるビット線対の各々のビット線に隣接
するビット線を所定電位に保持する電位保持手段と、ビ
ット線対の各々に対応して設けられ、読出手段によって
メモリセルの情報電荷が読出されたとき、ビット線対の
各々のビット線間に現れた電位差を検知する複数のセン
スアンプとを備えたものである。
請求項２の発明に係るダイナミック半導体記憶装置
は、請求項１のダイナミック型半導体記憶装置が、読出
手段によって選択されたワード線の電位の上昇がもたら
す、ビット線の電位の変化を相殺するような電位をその
ビット線に付与する電位付与手段をさらに備えたもので
ある。
は、請求項１のダイナミック型半導体記憶装置が、読出
手段によって選択されたワード線の電位の上昇がもたら
す、ビット線の電位の変化を相殺するような電位をその
ビット線に付与する電位付与手段をさらに備えたもので
ある。
［作用］ 請求項１の発明においては、ビット線対を構成するビ
ット線の各々は隣接せずに配置され、かつ読出されたメ
モリセルが接続されるビット線対の各々のビット線に隣
接するビット線が所定電位に保持される。
ット線の各々は隣接せずに配置され、かつ読出されたメ
モリセルが接続されるビット線対の各々のビット線に隣
接するビット線が所定電位に保持される。
請求項２の発明においては、請求項１のダイナミック
型半導体記憶装置にあって、選択されたワード線の電位
の上昇がもたらす、ビット線の電位の変化を相殺するよ
うな電位がそのビット線に付与される。
型半導体記憶装置にあって、選択されたワード線の電位
の上昇がもたらす、ビット線の電位の変化を相殺するよ
うな電位がそのビット線に付与される。
［実施例］ 第１図はこの発明の第１の実施例によるDRAMのアレイ
構成を示した図である。
構成を示した図である。
図において、ワード線はメモリセル用の主ワード線
（MWL1〜MWL4）および副ワード線（SWL1〜SWL8）と、ダ
ミーセル用のダミー主ワード線（MDL1,MDL2）およびダ
ミー副ワード線（DWL1〜DWL4）とから構成されている。
各々の副ワード線はスイッチ手段（SW11〜SW41,SW12〜S
W42,SD11〜SD22）により、対応する主ワード線に接続さ
れる。メモリセルMCおよびダミーセルDCは、副ワード線
とビット線との交点に折返しビット線に適応するように
配置されている。そしてスイッチ手段（SW12〜SW42,SD1
2,SD22）を境として、図に対して左側のメモリセルはサ
ブアレイ＃１を構成し、右側のメモリセルはサブアレイ
＃２を構成する。ビット線（BL1〜BL16）は各々異なる
副ワード線に対応するビット線間でペアを構成し、ペア
ごとに対応するセンスアンプに接続されている。たとえ
ば、サブアレイ＃１に属するビット線BL1とサブアレイ
＃２に属するビット線BL9とが１つのビット線対を構成
し、プリチャージ回路4aを介してセンスアンプSA1に接
続される。同様に、ビット線BL2とBL10、ビット線BL3と
BL11…のように、それぞれビット線対を構成し、各々プ
リチャージ回路4aまたは4bを介してセンスアンプSA2,SA
3,…SA8に接続されている。プリチャージ回路4aに含ま
れるトランジスタのゲートには、信号BLEQaが結合さ
れ、そのトランジスタのオンによってプリチャージ電位
VBLがビット線対に与えられる。同様に、プリチャージ
回路4bに含まれるトランジスタのゲートには、信号BLEQ
bが結合され、そのトランジスタのオンによってプリチ
ャージ電位VBLがビット線対に与えられる。プリチャー
ジ回路4aに接続されるセンスアンプSA1,SA3…SA7には、
サブアレイ活性化クロックジェネレータ６から信号φ１
が与えられる。プリチャージ回路4bに接続されるセンス
アンプSA2,SA4…SA8には、サブアレイ活性化クロックジ
ェネレータ６から信号φ２が与えられる。
（MWL1〜MWL4）および副ワード線（SWL1〜SWL8）と、ダ
ミーセル用のダミー主ワード線（MDL1,MDL2）およびダ
ミー副ワード線（DWL1〜DWL4）とから構成されている。
各々の副ワード線はスイッチ手段（SW11〜SW41,SW12〜S
W42,SD11〜SD22）により、対応する主ワード線に接続さ
れる。メモリセルMCおよびダミーセルDCは、副ワード線
とビット線との交点に折返しビット線に適応するように
配置されている。そしてスイッチ手段（SW12〜SW42,SD1
2,SD22）を境として、図に対して左側のメモリセルはサ
ブアレイ＃１を構成し、右側のメモリセルはサブアレイ
＃２を構成する。ビット線（BL1〜BL16）は各々異なる
副ワード線に対応するビット線間でペアを構成し、ペア
ごとに対応するセンスアンプに接続されている。たとえ
ば、サブアレイ＃１に属するビット線BL1とサブアレイ
＃２に属するビット線BL9とが１つのビット線対を構成
し、プリチャージ回路4aを介してセンスアンプSA1に接
続される。同様に、ビット線BL2とBL10、ビット線BL3と
BL11…のように、それぞれビット線対を構成し、各々プ
リチャージ回路4aまたは4bを介してセンスアンプSA2,SA
3,…SA8に接続されている。プリチャージ回路4aに含ま
れるトランジスタのゲートには、信号BLEQaが結合さ
れ、そのトランジスタのオンによってプリチャージ電位
VBLがビット線対に与えられる。同様に、プリチャージ
回路4bに含まれるトランジスタのゲートには、信号BLEQ
bが結合され、そのトランジスタのオンによってプリチ
ャージ電位VBLがビット線対に与えられる。プリチャー
ジ回路4aに接続されるセンスアンプSA1,SA3…SA7には、
サブアレイ活性化クロックジェネレータ６から信号φ１
が与えられる。プリチャージ回路4bに接続されるセンス
アンプSA2,SA4…SA8には、サブアレイ活性化クロックジ
ェネレータ６から信号φ２が与えられる。
ここで、一例としてメモリセルMC2の情報を読出す動
作について第２図のタイミングチャートを参照しながら
説明する。
作について第２図のタイミングチャートを参照しながら
説明する。
まず、外部信号であるex▲▼信号が立下がって
読出動作に入ると、主ワード線MWL1と副ワード線SWL5と
がスイッチSW12により接続され、主ワード線MWL1と副ワ
ード線SWL1とは、スイッチSW11によって切り離される。
読出動作に入ると、主ワード線MWL1と副ワード線SWL5と
がスイッチSW12により接続され、主ワード線MWL1と副ワ
ード線SWL1とは、スイッチSW11によって切り離される。
次にプリチャージのコントロール信号の電位BLEQaが
立下がり、対となるビット線BL1およびBL9はその電位が
VBLに保持された状態でフローティング状態となる。こ
のとき、プリチャージのコントロール信号の電位BLEQb
は“H"レベルのままである。すなわち、ビット線対BL1
およびBL9に隣接のビット線対BL2およびBL10は固定電位
VBLに保持されたままである。このとき、主ワード線MWL
2についても副ワード線SWL6が接続され、副ワード線SWL
2は切り離されている。以下、主ワード線MWL3およびMWL
4についても、同様な接続が副ワード線との間でなされ
ている。また、主ダミーワード線MDL1およびMDL2は、ス
イッチSD12およびSD22によって副ダミーワード線DWL3お
よびDWL4に接続されるが、副ダミーワード線DWL1および
DWL2には接続されていない。
立下がり、対となるビット線BL1およびBL9はその電位が
VBLに保持された状態でフローティング状態となる。こ
のとき、プリチャージのコントロール信号の電位BLEQb
は“H"レベルのままである。すなわち、ビット線対BL1
およびBL9に隣接のビット線対BL2およびBL10は固定電位
VBLに保持されたままである。このとき、主ワード線MWL
2についても副ワード線SWL6が接続され、副ワード線SWL
2は切り離されている。以下、主ワード線MWL3およびMWL
4についても、同様な接続が副ワード線との間でなされ
ている。また、主ダミーワード線MDL1およびMDL2は、ス
イッチSD12およびSD22によって副ダミーワード線DWL3お
よびDWL4に接続されるが、副ダミーワード線DWL1および
DWL2には接続されていない。
続いて、主ワード線MWL1が立上がると、これに接続さ
れた副ワード線SWL5も同時に立上がり、メモリセルMC2
の情報電位がビット線BL9に読出される。ここで、他の
主ワード線および副ワード線の電位は、すべて“L"レベ
ルとなっている。
れた副ワード線SWL5も同時に立上がり、メモリセルMC2
の情報電位がビット線BL9に読出される。ここで、他の
主ワード線および副ワード線の電位は、すべて“L"レベ
ルとなっている。
一方、主ワード線MWL1の立上がりに応答して、主ダミ
ーワード線MDL1が立下がり、これに接続された副ダミー
ワード線SD12も同時に立下がる。これによって副ワード
線SWL5の立上がりによる、ビット線BL9のへの電位変化
の影響を相殺している。
ーワード線MDL1が立下がり、これに接続された副ダミー
ワード線SD12も同時に立下がる。これによって副ワード
線SWL5の立上がりによる、ビット線BL9のへの電位変化
の影響を相殺している。
ビット線BL9の対のビット線であるビット線BL1はフロ
ーティング状態であるので、リファレンス電位が保持さ
れたままである。メモリセルアレイ全体で見ると、サブ
アレイ＃２のビット線BL9,BL11,BL13およびBL15には情
報電荷が読出され、それらのビット線の対となるサブア
レイ＃１のビット線BL1,BL3,BL5およびBL7は、リファレ
ンスビット線となり、フローティングゲート状態として
リファレンス電位が保たれている。サブアレイ＃１の残
りのビット線BL2,BL4,BL6およびBL8ならびにサブアレイ
＃２のビット線BL10,BL12,BL14およびBL16は、プリチャ
ージ電位BLEQbが“H"レベルのままなので、固定電位で
バイアスされている。すなわち、メモリセルMC2の読出
時には、これらのビット線にはデータは読出されず、ま
た、データの読出されるビット線と対を形成するもので
はない。
ーティング状態であるので、リファレンス電位が保持さ
れたままである。メモリセルアレイ全体で見ると、サブ
アレイ＃２のビット線BL9,BL11,BL13およびBL15には情
報電荷が読出され、それらのビット線の対となるサブア
レイ＃１のビット線BL1,BL3,BL5およびBL7は、リファレ
ンスビット線となり、フローティングゲート状態として
リファレンス電位が保たれている。サブアレイ＃１の残
りのビット線BL2,BL4,BL6およびBL8ならびにサブアレイ
＃２のビット線BL10,BL12,BL14およびBL16は、プリチャ
ージ電位BLEQbが“H"レベルのままなので、固定電位で
バイアスされている。すなわち、メモリセルMC2の読出
時には、これらのビット線にはデータは読出されず、ま
た、データの読出されるビット線と対を形成するもので
はない。
次に、サブアレイ活性化クロックジェネレータ６から
与えられる信号φ１が“H"レベルとなり、センスアンプ
SA1,SA3,SA5およびSA7が活性化され、ビット線対BL9お
よびBL1,BL11およびBL3,BL13およびBL5ならびにBL15お
よびBL7の電位が各々増幅される。一方、プリチャージ
電位BLEQbおよび活性化信号φ２は変化せず、ビット線B
L2,BL4,BL6,BL8,BL10,BL12,BL14およびBL16は固定電位V
BLに保持されたままである。
与えられる信号φ１が“H"レベルとなり、センスアンプ
SA1,SA3,SA5およびSA7が活性化され、ビット線対BL9お
よびBL1,BL11およびBL3,BL13およびBL5ならびにBL15お
よびBL7の電位が各々増幅される。一方、プリチャージ
電位BLEQbおよび活性化信号φ２は変化せず、ビット線B
L2,BL4,BL6,BL8,BL10,BL12,BL14およびBL16は固定電位V
BLに保持されたままである。
ここで、データの読出しにおいて対となるビット線間
の電位差を計算する。一例として、第１図におけるビッ
ト線対BL2およびBL10の間の読出時の電位差を求める。
この場合の等価回路を示したのが第３図である。
の電位差を計算する。一例として、第１図におけるビッ
ト線対BL2およびBL10の間の読出時の電位差を求める。
この場合の等価回路を示したのが第３図である。
第３図において、C1は各ビット線と接地電位との間に
基板を介して存在する容量であり、C2は隣接ビット線間
の容量であり、CSはメモリセルまたはダミーセルの容量
である。ビット線対BL2およびBL10の電位をそれぞれV
BL2,VBL10とし、ビット線のプリチャージレベルをVeqと
する。また、固定電位にバイアスされている、ビット線
BL1,BL3,BL9およびBL11の電位Vaレベルもプリチャージ
レベルVeqに等しいものとする。
基板を介して存在する容量であり、C2は隣接ビット線間
の容量であり、CSはメモリセルまたはダミーセルの容量
である。ビット線対BL2およびBL10の電位をそれぞれV
BL2,VBL10とし、ビット線のプリチャージレベルをVeqと
する。また、固定電位にバイアスされている、ビット線
BL1,BL3,BL9およびBL11の電位Vaレベルもプリチャージ
レベルVeqに等しいものとする。
ビット線BL10の電荷については、読出前と読出後につ
いて次式が成立する。
いて次式が成立する。
C1Veq＋CS（1/2±1/2）VCC ＝C1VBL10＋C2（VBL10 −VBL11）＋C2（VBL10 −VBL9）＋CSVBL10 …（４） となる。
ここで、左辺のVCCの係数の（ ）内の“＋”はメモ
リセルに“H"レベルの情報が書込まれている場合（VCC
書き込み）、“−”はメモリセルに“L"レベルの情報が
書込まれている場合（0V書き込み）を示す。
リセルに“H"レベルの情報が書込まれている場合（VCC
書き込み）、“−”はメモリセルに“L"レベルの情報が
書込まれている場合（0V書き込み）を示す。
なお、（４）式のその左辺は、読出前に容量C1および
メモリセルの容量CSに蓄えられる電荷を示し、右辺は、
読出後に容量C1,ビット線間容量C2およびメモリセル容
量CSに蓄えられた電荷を示している。
メモリセルの容量CSに蓄えられる電荷を示し、右辺は、
読出後に容量C1,ビット線間容量C2およびメモリセル容
量CSに蓄えられた電荷を示している。
また、ビット線BL2の電荷については読出前と読出後
について次式が成立する。
について次式が成立する。
C1Veq＋CSVCC/2 ＝C1VBL2＋C2（VBL2−VBL1） ＋C2（VBL2−VBL3）＋CSVBL2 …（５） となる。
ここで（５）式の左辺は、読出前に容量C1およびダミ
ーセルの容量CSに蓄えられた電荷を示し、右辺は読出後
に容量C1,ビット線間容量C2およびダミーセルの容量CS
に蓄えられた電荷を示している。ここでビット線BL10に
情報電荷が読出されたとき、ビット線BL2の電位はリフ
ァレンス電位となる。
ーセルの容量CSに蓄えられた電荷を示し、右辺は読出後
に容量C1,ビット線間容量C2およびダミーセルの容量CS
に蓄えられた電荷を示している。ここでビット線BL10に
情報電荷が読出されたとき、ビット線BL2の電位はリフ
ァレンス電位となる。
（４）（５）式より、ビット線BL10とBL2の間の電位
差ΔＶは、 ΔＶ＝|VBL10−VBL2| ＝CSVCC/2（C1＋2C2＋CS） …（６） となる。
差ΔＶは、 ΔＶ＝|VBL10−VBL2| ＝CSVCC/2（C1＋2C2＋CS） …（６） となる。
（６）式の右辺を従来のDRAMにおける（３）式と比較
すると、分母のC2の係数が２となり小さくなっている。
したがって、この実施例のDRAMにおける読出電位差ΔＶ
は、従来のDRAMにおけるそれより大きくなり、読出マー
ジンが増加している。
すると、分母のC2の係数が２となり小さくなっている。
したがって、この実施例のDRAMにおける読出電位差ΔＶ
は、従来のDRAMにおけるそれより大きくなり、読出マー
ジンが増加している。
第4A図はこの発明の第１の実施例によるDRAMのデータ
読出式のビット線の電位の状態を示したものであり、第
4B図は従来のDRAMのデータ読出時のビット線の電位の状
態を示したものである。
読出式のビット線の電位の状態を示したものであり、第
4B図は従来のDRAMのデータ読出時のビット線の電位の状
態を示したものである。
従来のビット線対BLaおよび▲▼ａについて注目
してみると、ビット線▲▼ａには、隣接するビット
線BLbに読出されるデータにより線間容量C2を介してノ
イズが発生する。また、そのノイズはビット線BLbに読
出される“H"または“L"レベルのデータにより異なり、
その電位変化に基づいた読出電位のパターンにより依存
することになる。
してみると、ビット線▲▼ａには、隣接するビット
線BLbに読出されるデータにより線間容量C2を介してノ
イズが発生する。また、そのノイズはビット線BLbに読
出される“H"または“L"レベルのデータにより異なり、
その電位変化に基づいた読出電位のパターンにより依存
することになる。
これに対し第4A図に示すこの発明の実施例では、ビッ
ト線対BLaおよび▲▼ａとともにそれらのビット線
に隣接するビット線が固定電位にバイアスされている。
したがって、従来例のような隣接ビット線に読出される
電位パターンによって読出動作に影響を受けることはな
い。
ト線対BLaおよび▲▼ａとともにそれらのビット線
に隣接するビット線が固定電位にバイアスされている。
したがって、従来例のような隣接ビット線に読出される
電位パターンによって読出動作に影響を受けることはな
い。
次に、読出後のセンスアンプによる増幅の際における
この発明の特徴について説明する。
この発明の特徴について説明する。
第5A図は、この発明の第１の実施例によるDRAMのセン
スアンプによる増幅時におけるビット線の電位状態を示
す図であり、第5B図は、従来のDRAMのセンスアンプによ
る増幅時におけるビット線の電位状態を示す図である。
スアンプによる増幅時におけるビット線の電位状態を示
す図であり、第5B図は、従来のDRAMのセンスアンプによ
る増幅時におけるビット線の電位状態を示す図である。
従来例におけるビット線対BLa,▲▼ａに注目する
と、ビット線BLaはビット線▲▼ａより、またビッ
ト線▲▼ａはビット線BLaより、それぞれ反対の電
位レベルに増幅するためにその線間容量C2を介して互い
にノイズを受け合う。また、ビット線BLaは隣接する別
の対のビット線からも、その読出す電位のレベルにより
異なるノイズの影響を受け、さらにビット線▲▼ａ
もビット線BLbから、その読出電位のレベルにより異な
るノイズの影響を受ける。
と、ビット線BLaはビット線▲▼ａより、またビッ
ト線▲▼ａはビット線BLaより、それぞれ反対の電
位レベルに増幅するためにその線間容量C2を介して互い
にノイズを受け合う。また、ビット線BLaは隣接する別
の対のビット線からも、その読出す電位のレベルにより
異なるノイズの影響を受け、さらにビット線▲▼ａ
もビット線BLbから、その読出電位のレベルにより異な
るノイズの影響を受ける。
これに対して、第5A図のこの発明の実施例では、ビッ
ト線対BLaおよび▲▼ａとともに隣接するビット線
が固定電位に保たれているので、従来例のように隣接す
るビット線に読出される情報電荷の電位レベルによるパ
ターン依存性は全くなり、かつビット線の対相互でのノ
イズの影響を全く受けない。
ト線対BLaおよび▲▼ａとともに隣接するビット線
が固定電位に保たれているので、従来例のように隣接す
るビット線に読出される情報電荷の電位レベルによるパ
ターン依存性は全くなり、かつビット線の対相互でのノ
イズの影響を全く受けない。
第６図は、第１図に示したこの発明の第１の実施例に
基づくメモリセルアレイまわりの構成を示すブロック図
である。
基づくメモリセルアレイまわりの構成を示すブロック図
である。
本図に示す構成以外のブロック構成は第８図にて示し
た従来例と同じである。
た従来例と同じである。
図において、メモリセルアレイ108にはサブアレイ＃
１〜＃ｎが含まれ、サブアレイ各々に対応したセンスア
ンプ＃１〜＃ｎが設けられる。外部アドレス信号exA0〜
Anがアドレスバッファ104を介して、ロウデコーダ105,
コラムデコーダ106およびサブアレイ活性化クロックジ
ェネレータ６に与えられて読出動作が行なわれた場合に
ついて以下説明する。
１〜＃ｎが含まれ、サブアレイ各々に対応したセンスア
ンプ＃１〜＃ｎが設けられる。外部アドレス信号exA0〜
Anがアドレスバッファ104を介して、ロウデコーダ105,
コラムデコーダ106およびサブアレイ活性化クロックジ
ェネレータ６に与えられて読出動作が行なわれた場合に
ついて以下説明する。
ロウデコーダ105に与えられたアドレス信号によって
選択すべき主ワード線，副ワード線，主ダミーワード線
および副ダミーワード線が特定され、それに伴って所定
のスイッチが能動化される。そして、アドレス信号によ
ってメモリセルが特定され、そのメモリセルが属するサ
ブアレイに対応するセンスアンプを活性化させるため、
サブアレイ活性化クロックジェネレータ101から、活性
化信号φが所定のセンスアンプに与えられる。
選択すべき主ワード線，副ワード線，主ダミーワード線
および副ダミーワード線が特定され、それに伴って所定
のスイッチが能動化される。そして、アドレス信号によ
ってメモリセルが特定され、そのメモリセルが属するサ
ブアレイに対応するセンスアンプを活性化させるため、
サブアレイ活性化クロックジェネレータ101から、活性
化信号φが所定のセンスアンプに与えられる。
このようにして読出されたデータは、Doutバッファ10
0を介して外部に読出される。
0を介して外部に読出される。
書込動作やリフレッシュ動作については基本的に読出
動作と同様であり、また他の信号やバッファの機能は従
来例と同様であるので、ここでの説明は繰返さない。
動作と同様であり、また他の信号やバッファの機能は従
来例と同様であるので、ここでの説明は繰返さない。
第７図は、この発明の第２の実施例によるDRAMのアレ
イ構成を示した図である。
イ構成を示した図である。
第７図の実施例が第１図の実施例と異なるところは、
センスアンプの数とセンスアンプとプリチャージ回路と
の間にスイッチSWa〜SWhが設けられている点である。そ
の他の構成は第１の実施例と第２の実施例とは共通であ
るので、ここではその相違点について主に説明する。
センスアンプの数とセンスアンプとプリチャージ回路と
の間にスイッチSWa〜SWhが設けられている点である。そ
の他の構成は第１の実施例と第２の実施例とは共通であ
るので、ここではその相違点について主に説明する。
この実施例では２組のビット線対に対して１つのセン
スアンプが設けられる。たとえば、センスアンプSA1a
は、ビット線対BL1およびBL9とビット線対BL2およびBL1
0に対するものである。たとえば、副ワード線SWL5が選
択され、ビット線対BL1およびBL9にデータが読出された
とき、スイッチSWaが働き、センスアンプSA1aによって
読出されたデータが増幅される。このとき、スイッチSW
bは働かないので、ビット線対BL1およびBL9の隣接ビッ
ト線となるビット線対BL2およびBL10は読出動作が行な
われず、その電位はプリチャージ電位から切り離された
フローティング状態となっている。このように、センス
アンプを読出動作が行なわれたビット線対と、そのビッ
ト線対が読出されるときには読出動作が行なわれないビ
ット線対と共用することでセンスアンプの数を第１の実
施例のそれの半数にすることができる。これによって、
センスアンプのレイアウトを容易にすることが可能とな
り、かつ半導体チップの占有面積を低減させることがで
きる。
スアンプが設けられる。たとえば、センスアンプSA1a
は、ビット線対BL1およびBL9とビット線対BL2およびBL1
0に対するものである。たとえば、副ワード線SWL5が選
択され、ビット線対BL1およびBL9にデータが読出された
とき、スイッチSWaが働き、センスアンプSA1aによって
読出されたデータが増幅される。このとき、スイッチSW
bは働かないので、ビット線対BL1およびBL9の隣接ビッ
ト線となるビット線対BL2およびBL10は読出動作が行な
われず、その電位はプリチャージ電位から切り離された
フローティング状態となっている。このように、センス
アンプを読出動作が行なわれたビット線対と、そのビッ
ト線対が読出されるときには読出動作が行なわれないビ
ット線対と共用することでセンスアンプの数を第１の実
施例のそれの半数にすることができる。これによって、
センスアンプのレイアウトを容易にすることが可能とな
り、かつ半導体チップの占有面積を低減させることがで
きる。
なお、上記両実施例では、選択されたメモリセルが接
続されるビット線と同じビット線に接続されるダミーセ
ルが選択される、いわゆるダミーリバーサル方式につい
て適用しているが、選択されたメモリセルが接続される
ビット線と対をなす、反対側のビット線に接続されるダ
ミーセルが選択される、いわゆる同相ダミー方式のDRAM
にも同様に適用され同様の効果を奏する。
続されるビット線と同じビット線に接続されるダミーセ
ルが選択される、いわゆるダミーリバーサル方式につい
て適用しているが、選択されたメモリセルが接続される
ビット線と対をなす、反対側のビット線に接続されるダ
ミーセルが選択される、いわゆる同相ダミー方式のDRAM
にも同様に適用され同様の効果を奏する。
また、上記両実施例では、メモリセルエリアをサブア
レイ＃１および＃２として２つのエリアに分割している
が、この分割は必ずしも２である必要はなく、３以上の
サブアレイに分割して構成することもできる。
レイ＃１および＃２として２つのエリアに分割している
が、この分割は必ずしも２である必要はなく、３以上の
サブアレイに分割して構成することもできる。
さらに、上記両実施例では、折返しビット線方式のDR
AMに適用しているが、オープンビット線方式のDRAMにも
この発明の思想が適用できることは言うまでもない。
AMに適用しているが、オープンビット線方式のDRAMにも
この発明の思想が適用できることは言うまでもない。
［発明の効果］ 請求項１の発明は以上説明したとおり、ビット線対を
構成するビット線の各々は隣接せずに配置され、かつ読
出されたメモリセルが接続されるビット線対の各々のビ
ット線に隣接するビット線が所定電位に保持されるの
で、隣接ビット線の読出電位の影響を受けることが全く
なく、読出動作の動作マージンがさらに拡大する。
構成するビット線の各々は隣接せずに配置され、かつ読
出されたメモリセルが接続されるビット線対の各々のビ
ット線に隣接するビット線が所定電位に保持されるの
で、隣接ビット線の読出電位の影響を受けることが全く
なく、読出動作の動作マージンがさらに拡大する。
請求項２の発明は以上説明したとおり、請求項１のダ
イナミック型半導体記憶装置において、選択されたワー
ド線の電位の上昇がもたらす、ビット線の電位の変化を
相殺するような電位がそのビット線に付与されるので、
ノイズが除去されることができる。
イナミック型半導体記憶装置において、選択されたワー
ド線の電位の上昇がもたらす、ビット線の電位の変化を
相殺するような電位がそのビット線に付与されるので、
ノイズが除去されることができる。
第１図はこの発明の第１の実施例によるDRAMのメモリセ
ルアレイの構成図、第２図は第１図のDRAMの読出動作に
係るタイミングチャート図、第３図は第１図のDRAMの読
出時におけるビット線の等価回路図、第4A図はこの発明
の第１の実施例によるDRAMのデータ読出時のビット線の
電位の状態を示した図、第4B図は従来のDRAMのデータ読
出時のビット線の電位の状態を示した図、第5A図はこの
発明の一実施例によるDRAMのセンスアンプの増幅時にお
けるビット線の電位状態を示す図、第5B図は従来のDRAM
のセンスアンプの増幅時におけるビット線の電位状態を
示す図、第６図はこの発明の第１の実施例によるメモリ
セルアレイまわりの構成を示すブロック図、第７図はこ
の発明の第２の実施例によるDRAMのメモリセルアレイの
構成を示した図、第８図は従来のDRAMの構成の一例を示
すブロック図、第９図は第８図に含まれるメモリセルア
レイおよびセンスアンプの一部の具体的な構成を示す
図、第10図は第９図に示される半導体記憶装置の読出動
作に係るタイミングチャート図、第11図は第９図のメモ
リセルまわりの等価回路図、第12図は従来の折返しビッ
ト線方式のDRAMのメモリセルアレイの構成を概略的に示
した図、第13図は第12図の半導体記憶装置の読出時にお
けるビット線の等価回路図である。 図において、MCはメモリセル、DCはダミーセル、BL1〜B
L16はビット線、MWL1〜MWL4は主ワード線、SWL1〜SWL8
は副ワード線、4aおよび4bはプリチャージ回路、SA1〜S
A8はセンスアンプ、６はサブアレイ活性化クロックジェ
ネレータ、104はアドレスバッファ、105はロウデコー
ダ、106はコラムデコーダ、108はメモリセルアレイであ
る。 なお、各図中、同一符号は同一または相当部分を示す。
ルアレイの構成図、第２図は第１図のDRAMの読出動作に
係るタイミングチャート図、第３図は第１図のDRAMの読
出時におけるビット線の等価回路図、第4A図はこの発明
の第１の実施例によるDRAMのデータ読出時のビット線の
電位の状態を示した図、第4B図は従来のDRAMのデータ読
出時のビット線の電位の状態を示した図、第5A図はこの
発明の一実施例によるDRAMのセンスアンプの増幅時にお
けるビット線の電位状態を示す図、第5B図は従来のDRAM
のセンスアンプの増幅時におけるビット線の電位状態を
示す図、第６図はこの発明の第１の実施例によるメモリ
セルアレイまわりの構成を示すブロック図、第７図はこ
の発明の第２の実施例によるDRAMのメモリセルアレイの
構成を示した図、第８図は従来のDRAMの構成の一例を示
すブロック図、第９図は第８図に含まれるメモリセルア
レイおよびセンスアンプの一部の具体的な構成を示す
図、第10図は第９図に示される半導体記憶装置の読出動
作に係るタイミングチャート図、第11図は第９図のメモ
リセルまわりの等価回路図、第12図は従来の折返しビッ
ト線方式のDRAMのメモリセルアレイの構成を概略的に示
した図、第13図は第12図の半導体記憶装置の読出時にお
けるビット線の等価回路図である。 図において、MCはメモリセル、DCはダミーセル、BL1〜B
L16はビット線、MWL1〜MWL4は主ワード線、SWL1〜SWL8
は副ワード線、4aおよび4bはプリチャージ回路、SA1〜S
A8はセンスアンプ、６はサブアレイ活性化クロックジェ
ネレータ、104はアドレスバッファ、105はロウデコー
ダ、106はコラムデコーダ、108はメモリセルアレイであ
る。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】行と列とに対応して配列され、情報電荷を
保持する複数のメモリセルと、 前記メモリセルの半数が形成される第１のメモリセルエ
リアと、 前記メモリセルの残りの半数が形成される第２のメモリ
セルエリアと、 各々が１対のビット線からなり、その一方のビット線は
前記第１のメモリセルエリアに形成されるメモリセルの
行に対応して設けられ、その他方のビット線は前記第２
のメモリセルエリアに形成されるメモリセルの行に対応
して設けられ、対応した行のメモリセルに各々接続され
る複数のビット線対と、 各々が前記ビット線対に交差する方向であって、前記メ
モリセルの列に対応して設けられ、前記第１および第２
のメモリセルエリアの境界で、前記第１のメモリセルエ
リアに属する第１のワード線と、前記第２のメモリセル
エリアに属する第２のワード線とに分割され、対応した
列のメモリセルに接続される複数のワード線と、 前記ワード線のいずれかを選択し、選択されたワード線
の第１および第２のワード線のいずれかに電位を付与す
ることによって、そのワード線に接続されたメモリセル
の各々の情報電荷を前記ビット線対の各々のビット線の
一方に読出す読出手段と、 前記読出手段によってメモリセルの情報電荷が読出され
たとき、読出されたメモリセルが接続されるビット線対
の各々のビット線に隣接するビット線を所定電位に保持
する電位保持手段と、 前記ビット線対の各々に対応して設けられ、前記読出手
段によってメモリセルの情報電荷が読出されたとき、前
記ビット線対の各々のビット線間に現れた電位差を検知
する複数のセンスアンプとを備えた、ダイナミック型半
導体記憶装置。 - 【請求項２】前記読出手段によって選択されたワード線
の電位の上昇がもたらす、ビット線の電位の変化を相殺
するような電位をそのビット線に付与する電位付与手段
をさらに備えた、請求項１記載のダイナミック型半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257216A JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
| US07/463,207 US4982368A (en) | 1989-10-02 | 1990-01-10 | Dynamic semiconductor memory device having an enlarged operating margin for information reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257216A JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119594A JPH03119594A (ja) | 1991-05-21 |
| JP2982905B2 true JP2982905B2 (ja) | 1999-11-29 |
Family
ID=17303279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1257216A Expired - Lifetime JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982368A (ja) |
| JP (1) | JP2982905B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JP3112021B2 (ja) * | 1990-07-09 | 2000-11-27 | 株式会社日立製作所 | 半導体メモリ |
| JP3096314B2 (ja) * | 1991-04-10 | 2000-10-10 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| US5287322A (en) * | 1991-07-17 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit dual-port memory device having reduced capacitance |
| US5836007A (en) * | 1995-09-14 | 1998-11-10 | International Business Machines Corporation | Methods and systems for improving memory component size and access speed including splitting bit lines and alternate pre-charge/access cycles |
| EP0801395B1 (en) * | 1996-04-11 | 2003-11-19 | STMicroelectronics S.r.l. | A multi-block memory |
| NO20004236L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Ikke-flyktig passiv matriseinnretning og fremgangsmåte for utlesing av samme |
| US6567329B2 (en) * | 2001-08-28 | 2003-05-20 | Intel Corporation | Multiple word-line accessing and accessor |
| US7050345B1 (en) * | 2004-07-29 | 2006-05-23 | Sheppard Douglas P | Memory device and method with improved power and noise characteristics |
| US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
| KR100838363B1 (ko) * | 2005-10-20 | 2008-06-13 | 주식회사 하이닉스반도체 | 센스앰프 회로 |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| EP2764515A4 (en) * | 2011-10-04 | 2015-07-01 | Conversant Intellectual Property Man Inc | DYNAMIC LOW NOISE MEMORY DETECTION WITH REDUCED NOISE |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1989
- 1989-10-02 JP JP1257216A patent/JP2982905B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-10 US US07/463,207 patent/US4982368A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4982368A (en) | 1991-01-01 |
| JPH03119594A (ja) | 1991-05-21 |
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