JP2966067B2 - 多層リードフレーム - Google Patents
多層リードフレームInfo
- Publication number
- JP2966067B2 JP2966067B2 JP2235067A JP23506790A JP2966067B2 JP 2966067 B2 JP2966067 B2 JP 2966067B2 JP 2235067 A JP2235067 A JP 2235067A JP 23506790 A JP23506790 A JP 23506790A JP 2966067 B2 JP2966067 B2 JP 2966067B2
- Authority
- JP
- Japan
- Prior art keywords
- plane
- lead
- lead frame
- insulating layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49527—Additional leads the additional leads being a multilayer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は多層リードフレームに関する。
(従来の技術) 半導体装置に用いられるリードフレームには、インナ
ーリードと電源プレーンあるいは接地プレーン等の金属
プレーンを積層して形成した多層リードフレームがあ
る。多層リードフレームではポリイミド等の電気的絶縁
性を有するフィルムをインナーリードと金属プレーン間
に介在させて電気的絶縁をとっている。
ーリードと電源プレーンあるいは接地プレーン等の金属
プレーンを積層して形成した多層リードフレームがあ
る。多層リードフレームではポリイミド等の電気的絶縁
性を有するフィルムをインナーリードと金属プレーン間
に介在させて電気的絶縁をとっている。
第3図は多層リードフレームの従来例を示す。図で10
は接地プレーン、12は電源プレーン、14はインナーリー
ドで、それぞれ接着剤層を有する絶縁フィルム16を中間
に介在して接合されている。
は接地プレーン、12は電源プレーン、14はインナーリー
ドで、それぞれ接着剤層を有する絶縁フィルム16を中間
に介在して接合されている。
接地プレーン10は半導体チップを搭載するステージを
兼ねるもので、電源プレーン12は半導体チップ搭載面を
囲む枠状に形成され、インナーリード14は電源プレーン
12を取り囲んで配置される。インナーリード14の前端は
電源プレーン12の前縁よりも若干後退させて配置する。
電源プレーン12上に半導体チップとワイヤボンディング
で接続するボンディング部を確保するためである。
兼ねるもので、電源プレーン12は半導体チップ搭載面を
囲む枠状に形成され、インナーリード14は電源プレーン
12を取り囲んで配置される。インナーリード14の前端は
電源プレーン12の前縁よりも若干後退させて配置する。
電源プレーン12上に半導体チップとワイヤボンディング
で接続するボンディング部を確保するためである。
また、接地プレーン10、電源プレーン12は、それぞれ
外周端から外方に延出して設けた突起とインナーリード
14のうちの接地リード、電源リードとがスポット溶接等
によりそれぞれ電気的に接続される。
外周端から外方に延出して設けた突起とインナーリード
14のうちの接地リード、電源リードとがスポット溶接等
によりそれぞれ電気的に接続される。
(発明が解決しようとする課題) 多層リードフレームは上記のように電気的絶縁性を有
する絶縁フィルムを中間に介在させて金属プレーンおよ
びインナーリードを積層するが、従来の多層リードフレ
ームでは接合する金属プレーンの内外形サイズと絶縁フ
ィルムを同寸法にして接合している。すなわち、たとえ
ば電源プレーン12と接地プレーン10とを接合する場合、
電源プレーン12と同サイズの絶縁フィルムを用いて接合
する。
する絶縁フィルムを中間に介在させて金属プレーンおよ
びインナーリードを積層するが、従来の多層リードフレ
ームでは接合する金属プレーンの内外形サイズと絶縁フ
ィルムを同寸法にして接合している。すなわち、たとえ
ば電源プレーン12と接地プレーン10とを接合する場合、
電源プレーン12と同サイズの絶縁フィルムを用いて接合
する。
多層リードフレームに用いるインナーリードや金属プ
レーンはエッチングによって製造する場合もあるが、量
産が容易なプレス加工で生産する場合はプレス加工時に
プレスバリが生じることによってインナーリードと金属
プレーン間、すなわちこれらの金属層間で電気的なショ
ートをおこすおそれがある。第2図はプレスバリの発生
状態を説明的に示している。プレス加工による場合は第
2図(a)に示すように打ち抜き加工時にプレスバリ18
aが縦方向に生じたり、その後プレス型内での移送時な
どに押圧されることによって第2図(b)に示すように
横方向にプレスバリ18bが生じたりする。
レーンはエッチングによって製造する場合もあるが、量
産が容易なプレス加工で生産する場合はプレス加工時に
プレスバリが生じることによってインナーリードと金属
プレーン間、すなわちこれらの金属層間で電気的なショ
ートをおこすおそれがある。第2図はプレスバリの発生
状態を説明的に示している。プレス加工による場合は第
2図(a)に示すように打ち抜き加工時にプレスバリ18
aが縦方向に生じたり、その後プレス型内での移送時な
どに押圧されることによって第2図(b)に示すように
横方向にプレスバリ18bが生じたりする。
従来は金属プレーン等と同寸法の絶縁フィルムを用い
て貼り合わせているから最大75μm程度の位置ずれが生
じやすい。したがって、上記プレスバリが生じると絶縁
フィルムとの位置ずれもあり金属層間での機械的な接触
によって電気的なショートが発生するおそれがある。
て貼り合わせているから最大75μm程度の位置ずれが生
じやすい。したがって、上記プレスバリが生じると絶縁
フィルムとの位置ずれもあり金属層間での機械的な接触
によって電気的なショートが発生するおそれがある。
また、最近はリードフレームの電気的特性を向上させ
るため、特性インピーダンスのマッチングを図ることが
求められている。特性インピーダンスをマッチングさせ
るためには絶縁フィルムを薄厚にする必要があるから、
プレスバリによる金属層間の電気的ショートはさらに発
生しやすくなる。
るため、特性インピーダンスのマッチングを図ることが
求められている。特性インピーダンスをマッチングさせ
るためには絶縁フィルムを薄厚にする必要があるから、
プレスバリによる金属層間の電気的ショートはさらに発
生しやすくなる。
なお、インナーリードと金属プレーンのボンディング
部にはワイヤボンディング性を向上させるため銀めっき
を施すことが多いが、銀マイグレーションによって金属
層間の電気的絶縁性が低下するという問題がある。絶縁
フィルムが薄厚になって金属層間距離が短くなると銀マ
イグレーションによる金属層間の電気的ショートがさら
に発生しやすくなる。
部にはワイヤボンディング性を向上させるため銀めっき
を施すことが多いが、銀マイグレーションによって金属
層間の電気的絶縁性が低下するという問題がある。絶縁
フィルムが薄厚になって金属層間距離が短くなると銀マ
イグレーションによる金属層間の電気的ショートがさら
に発生しやすくなる。
そこで、本発明は上記問題点を解消すべくなされたも
のであり、その目的とするところは、プレス加工で生産
する場合や薄厚の絶縁フィルムを用いる場合等であって
も金属層間の電気的な絶縁性を有効に確保することので
きる多層リードフレームを提供しようとするものであ
る。
のであり、その目的とするところは、プレス加工で生産
する場合や薄厚の絶縁フィルムを用いる場合等であって
も金属層間の電気的な絶縁性を有効に確保することので
きる多層リードフレームを提供しようとするものであ
る。
(課題を解決するための手段) 本発明は上記目的を達成するため次の構成をそなえ
る。
る。
すなわち、インナーリードと1枚あるいは複数枚の金
属プレーンを電気的絶縁層を中間に介在させて積層した
多層リードフレームにおいて、前記電気的絶縁層の内側
の端面を、前記インナーリードの内側の端面位置よりも
内方に延出させるとともに、前記電気的絶縁層の外側の
端面を、積層した各金属プレーンの外側の端面位置より
も外方に延出させたことを特徴とする。
属プレーンを電気的絶縁層を中間に介在させて積層した
多層リードフレームにおいて、前記電気的絶縁層の内側
の端面を、前記インナーリードの内側の端面位置よりも
内方に延出させるとともに、前記電気的絶縁層の外側の
端面を、積層した各金属プレーンの外側の端面位置より
も外方に延出させたことを特徴とする。
また、インナーリードに、金属プレーンとして、矩形
枠状に形成した電源プレーンと該電源プレーンの下層に
配設されて半導体チップが搭載される接地プレーンとが
前記電気的絶縁層を中間に介在させて積層されているこ
とを特徴とする。
枠状に形成した電源プレーンと該電源プレーンの下層に
配設されて半導体チップが搭載される接地プレーンとが
前記電気的絶縁層を中間に介在させて積層されているこ
とを特徴とする。
また、電気的絶縁層が、接着剤層を有する絶縁フィル
ムにより形成されていることを特徴とする。
ムにより形成されていることを特徴とする。
(作用) 前記電気的絶縁層の内側の端面を、前記インナーリー
ドの内側の端面位置よりも内方に延出させ、また、前記
金属プレーンの内側の端面位置よりも内方に延出させた
ことにより、電気的絶縁層が薄厚になっても金属層間で
プレスバリが接触したりすることを防止する。また、金
属層間を連絡する電気的絶縁層の表面距離が長くなり、
ボンディング部に銀めっきを施した場合に金属層間の電
気的絶縁性が銀マイグレーションによって低下すること
を防止する。
ドの内側の端面位置よりも内方に延出させ、また、前記
金属プレーンの内側の端面位置よりも内方に延出させた
ことにより、電気的絶縁層が薄厚になっても金属層間で
プレスバリが接触したりすることを防止する。また、金
属層間を連絡する電気的絶縁層の表面距離が長くなり、
ボンディング部に銀めっきを施した場合に金属層間の電
気的絶縁性が銀マイグレーションによって低下すること
を防止する。
また、前記電気的絶縁層の外側の端面を、前記金属プ
レーンの外側の端面位置よりも外方に延出させたことに
より、金属プレーンの外周端から延出して設けた突起を
所定のインナーリードに接合する際に、他の金属プレー
ンの外周端面に接触させずに接合できる。
レーンの外側の端面位置よりも外方に延出させたことに
より、金属プレーンの外周端から延出して設けた突起を
所定のインナーリードに接合する際に、他の金属プレー
ンの外周端面に接触させずに接合できる。
(実施例) 以下、本発明の好適な実施例を図面とともに説明す
る。
る。
第1図は本発明に係る多層リードフレームに半導体チ
ップを搭載した一実施例を示す説明図である。
ップを搭載した一実施例を示す説明図である。
実施例の多層リードフレームは接地プレーン10の上層
に電気的絶縁性を有する絶縁フィルム16aを介して電源
プレーン12を接合し、さらに電源プレーン12の上層に絶
縁フィルム16bを介してインナーリード14を接合してい
る。半導体チップ20は接地プレーン10上に接合される。
に電気的絶縁性を有する絶縁フィルム16aを介して電源
プレーン12を接合し、さらに電源プレーン12の上層に絶
縁フィルム16bを介してインナーリード14を接合してい
る。半導体チップ20は接地プレーン10上に接合される。
電源プレーン12は矩形枠状であり、絶縁フィルム16a
も同じく矩形枠状に形成して接地プレーン10と電源プレ
ーン12とを接合している。ここで、絶縁フィルム16aは
その外周寸法を電源プレーン12の外周寸法よりやや大き
く設定すると共に、内周の矩形枠寸法を電源プレーン12
の内周の寸法よりもやや小さく設定する。これにより、
絶縁フィルム16aの内周の端面が電源プレーン12の内周
の端面位置よりも内側に若干突出することになる。ま
た、絶縁フィルム16aの外周部分でも電源プレーン12の
外周の端面よりも外側に絶縁フィルム16aが若干延出す
る。電源プレーン12とインナーリード14との間に設ける
絶縁フィルム16bについても同様で、矩形枠状に形成し
た絶縁フィルム16bの内周の端面がインナーリード14の
前端面よりも内側に若干延出するように絶縁フィルム16
bの内周側の枠寸法を設定する。
も同じく矩形枠状に形成して接地プレーン10と電源プレ
ーン12とを接合している。ここで、絶縁フィルム16aは
その外周寸法を電源プレーン12の外周寸法よりやや大き
く設定すると共に、内周の矩形枠寸法を電源プレーン12
の内周の寸法よりもやや小さく設定する。これにより、
絶縁フィルム16aの内周の端面が電源プレーン12の内周
の端面位置よりも内側に若干突出することになる。ま
た、絶縁フィルム16aの外周部分でも電源プレーン12の
外周の端面よりも外側に絶縁フィルム16aが若干延出す
る。電源プレーン12とインナーリード14との間に設ける
絶縁フィルム16bについても同様で、矩形枠状に形成し
た絶縁フィルム16bの内周の端面がインナーリード14の
前端面よりも内側に若干延出するように絶縁フィルム16
bの内周側の枠寸法を設定する。
図中のAは、絶縁フィルム16a、16bが電源プレーン1
2、インナーリード14の端面から内方に延出している延
出長さを示す。また、図中のBは、絶縁フィルム16a、1
6bの外周部分が外方に延出している延出長さを示す。実
施例では絶縁フィルム16a、16bの延出長さをそれぞれ約
1mmに設定した。絶縁フィルムを用いて金属プレーンや
インナーリードを積層する際の位置ずれが最大75μm程
度であること、プレスバリの長さが25μm程度であるこ
と、さらに樹脂封止性を考慮すると、絶縁フィルム16
a、16bの延出長さは1mm程度が好適である。
2、インナーリード14の端面から内方に延出している延
出長さを示す。また、図中のBは、絶縁フィルム16a、1
6bの外周部分が外方に延出している延出長さを示す。実
施例では絶縁フィルム16a、16bの延出長さをそれぞれ約
1mmに設定した。絶縁フィルムを用いて金属プレーンや
インナーリードを積層する際の位置ずれが最大75μm程
度であること、プレスバリの長さが25μm程度であるこ
と、さらに樹脂封止性を考慮すると、絶縁フィルム16
a、16bの延出長さは1mm程度が好適である。
上記実施例のように、絶縁フィルム16a、16bの内周の
端面を電源プレーン12、インナーリード14の端面よりも
内方に延出させることにより、プレス加工の際にプレス
バリが生じても絶縁フィルム16a、16bの内周側の延出部
分で支持されるから、絶縁フィルム16a、16bをかなり薄
厚にしても、金属層間の接触による電気的ショートを防
止することができる。
端面を電源プレーン12、インナーリード14の端面よりも
内方に延出させることにより、プレス加工の際にプレス
バリが生じても絶縁フィルム16a、16bの内周側の延出部
分で支持されるから、絶縁フィルム16a、16bをかなり薄
厚にしても、金属層間の接触による電気的ショートを防
止することができる。
また、第1図で接地プレーン10、電源プレーン12およ
びインナーリード14のボンディング部には銀めっき層22
を設けているが、上記のように絶縁フィルム16a、16bを
内方に延出させたことにより、金属層間の絶縁層表面の
距離が長くなり、銀マイグレーションによる電気的絶縁
性の低下を防止することができる。
びインナーリード14のボンディング部には銀めっき層22
を設けているが、上記のように絶縁フィルム16a、16bを
内方に延出させたことにより、金属層間の絶縁層表面の
距離が長くなり、銀マイグレーションによる電気的絶縁
性の低下を防止することができる。
実施例では絶縁フィルム16a、16bを幅広に形成して内
周と外周でそれぞれ若干量ずつ絶縁フィルムが延出する
ように設けたが、銀マイグレーションの影響を排除する
等の目的で内周側のみ延出するようにしてもよい。
周と外周でそれぞれ若干量ずつ絶縁フィルムが延出する
ように設けたが、銀マイグレーションの影響を排除する
等の目的で内周側のみ延出するようにしてもよい。
絶縁フィルムとして外方に若干延出する大きさのもの
を用いる効果としては、電源プレーン12あるいは接地プ
レーン10の外周端に延出して設けた突起とインナーリー
ドの電源リードあるいは接地リードとを接続する際に、
この突起が電源プレーン12などの中間に設けた金属プレ
ーンの外周端面に接触することを防止でき、金属層間で
電気的ショートをおこさずに電源リードあるいは接地リ
ードを接合できるという利点がある。
を用いる効果としては、電源プレーン12あるいは接地プ
レーン10の外周端に延出して設けた突起とインナーリー
ドの電源リードあるいは接地リードとを接続する際に、
この突起が電源プレーン12などの中間に設けた金属プレ
ーンの外周端面に接触することを防止でき、金属層間で
電気的ショートをおこさずに電源リードあるいは接地リ
ードを接合できるという利点がある。
なお、上記実施例のリードフレームはプレス加工品に
のみ適用されるものではなく、エッチング加工品につい
てももちろん有効である。絶縁フィルムが薄厚化するこ
とにより銀マイグレーションの問題は共通であり、積層
時の位置ずれ、金属プレーンの外周端に設けた突起の接
触による電気的ショートの問題も共通するからである。
のみ適用されるものではなく、エッチング加工品につい
てももちろん有効である。絶縁フィルムが薄厚化するこ
とにより銀マイグレーションの問題は共通であり、積層
時の位置ずれ、金属プレーンの外周端に設けた突起の接
触による電気的ショートの問題も共通するからである。
また、上記実施例の多層リードフレームは接地プレー
ン10、電源プレーン12、インナーリード14をこの順に積
層しているが、これらの配置順はもちろん限定されるも
のではなく、また金属プレーンの設置数等も限定されな
い。
ン10、電源プレーン12、インナーリード14をこの順に積
層しているが、これらの配置順はもちろん限定されるも
のではなく、また金属プレーンの設置数等も限定されな
い。
以上、本発明について好適な実施例を挙げて種々説明
したが、本発明はこの実施例に限定されるものではな
く、発明の精神を逸脱しない範囲内で多くの改変を施し
得るのはもちろんのことである。
したが、本発明はこの実施例に限定されるものではな
く、発明の精神を逸脱しない範囲内で多くの改変を施し
得るのはもちろんのことである。
(発明の効果) 本発明に係る多層リードフレームによれば、上述した
ように、積層した金属プレーン間および金属プレーンと
インナーリード間の電気的絶縁性を好適に確保すること
ができ、プレス加工によってリードフレームを製造する
場合や電気的特性を向上させるため電気的絶縁層を薄厚
に設ける場合であっても金属層間の電気的ショートが生
じない製品となる等の著効を奏する。
ように、積層した金属プレーン間および金属プレーンと
インナーリード間の電気的絶縁性を好適に確保すること
ができ、プレス加工によってリードフレームを製造する
場合や電気的特性を向上させるため電気的絶縁層を薄厚
に設ける場合であっても金属層間の電気的ショートが生
じない製品となる等の著効を奏する。
第1図は本発明に係る多層リードフレームに半導体チッ
プを搭載した実施例の説明図、第2図はプレスバリの発
生状態を示す説明図、第3図は多層リードフレームの従
来例を示す説明図である。 10……接地プレーン、12……電源プレーン、14……イン
ナーリード、16、16a、16b……絶縁フィルム、18a、18b
……プレスバリ、20……半導体チップ、22……銀めっき
層。
プを搭載した実施例の説明図、第2図はプレスバリの発
生状態を示す説明図、第3図は多層リードフレームの従
来例を示す説明図である。 10……接地プレーン、12……電源プレーン、14……イン
ナーリード、16、16a、16b……絶縁フィルム、18a、18b
……プレスバリ、20……半導体チップ、22……銀めっき
層。
Claims (3)
- 【請求項1】インナーリードと1枚あるいは複数枚の金
属プレーンを電気的絶縁層を中間に介在させて積層した
多層リードフレームにおいて、 前記電気的絶縁層の内側の端面を、前記インナーリード
の内側の端面位置よりも内方に延出させるとともに、 前記電気的絶縁層の外側の端面を、積層した各金属プレ
ーンの外側の端面位置よりも外方に延出させたことを特
徴とする多層リードフレーム。 - 【請求項2】インナーリードに、金属プレーンとして、
矩形枠状に形成した電源プレーンと該電源プレーンの下
層に配設されて半導体チップが搭載される接地プレーン
とが前記電気的絶縁層を中間に介在させて積層されてい
ることを特徴とする請求項1記載の多層リードフレー
ム。 - 【請求項3】電気的絶縁層が、接着剤層を有する絶縁フ
ィルムにより形成されていることを特徴とする請求項1
または2記載の多層リードフレーム。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2235067A JP2966067B2 (ja) | 1990-09-04 | 1990-09-04 | 多層リードフレーム |
US07/753,794 US5235209A (en) | 1990-09-04 | 1991-09-03 | Multi-layer lead frame for a semiconductor device with contact geometry |
KR1019910015414A KR950001369B1 (ko) | 1990-09-04 | 1991-09-04 | 다층 리드프레임 |
EP91308079A EP0474469B1 (en) | 1990-09-04 | 1991-09-04 | Multi-layer lead frame for a semiconductor device |
DE69125072T DE69125072T2 (de) | 1990-09-04 | 1991-09-04 | Mehrschicht-Leiterrahmen für eine Halbleiteranordnung |
HK98100452A HK1001575A1 (en) | 1990-09-04 | 1998-01-20 | Multi-layer lead frame for a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2235067A JP2966067B2 (ja) | 1990-09-04 | 1990-09-04 | 多層リードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04114461A JPH04114461A (ja) | 1992-04-15 |
JP2966067B2 true JP2966067B2 (ja) | 1999-10-25 |
Family
ID=16980581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2235067A Expired - Fee Related JP2966067B2 (ja) | 1990-09-04 | 1990-09-04 | 多層リードフレーム |
Country Status (6)
Country | Link |
---|---|
US (1) | US5235209A (ja) |
EP (1) | EP0474469B1 (ja) |
JP (1) | JP2966067B2 (ja) |
KR (1) | KR950001369B1 (ja) |
DE (1) | DE69125072T2 (ja) |
HK (1) | HK1001575A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629452A (ja) * | 1992-02-18 | 1994-02-04 | Intel Corp | 集積回路パッケージ及びその製造方法 |
JPH0653277A (ja) * | 1992-06-04 | 1994-02-25 | Lsi Logic Corp | 半導体装置アセンブリおよびその組立方法 |
US5854094A (en) * | 1992-07-28 | 1998-12-29 | Shinko Electric Industries Co., Ltd. | Process for manufacturing metal plane support for multi-layer lead frames |
US5777265A (en) * | 1993-01-21 | 1998-07-07 | Intel Corporation | Multilayer molded plastic package design |
JP2931741B2 (ja) * | 1993-09-24 | 1999-08-09 | 株式会社東芝 | 半導体装置 |
US5343074A (en) * | 1993-10-04 | 1994-08-30 | Motorola, Inc. | Semiconductor device having voltage distribution ring(s) and method for making the same |
US5578869A (en) * | 1994-03-29 | 1996-11-26 | Olin Corporation | Components for housing an integrated circuit device |
JP2536459B2 (ja) * | 1994-09-26 | 1996-09-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
GB2293918A (en) * | 1994-10-06 | 1996-04-10 | Ibm | Electronic circuit packaging |
US5965936A (en) * | 1997-12-31 | 1999-10-12 | Micron Technology, Inc. | Multi-layer lead frame for a semiconductor device |
DE19581837T1 (de) * | 1994-11-10 | 1997-10-02 | Micron Technology Inc | Mehrlagiger Leitungsrahmen für eine Halbleitervorrichtung |
US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
GB9515651D0 (en) * | 1995-07-31 | 1995-09-27 | Sgs Thomson Microelectronics | A method of manufacturing a ball grid array package |
US6054754A (en) | 1997-06-06 | 2000-04-25 | Micron Technology, Inc. | Multi-capacitance lead frame decoupling device |
US6515359B1 (en) * | 1998-01-20 | 2003-02-04 | Micron Technology, Inc. | Lead frame decoupling capacitor semiconductor device packages including the same and methods |
US6114756A (en) | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
US6414386B1 (en) * | 2000-03-20 | 2002-07-02 | International Business Machines Corporation | Method to reduce number of wire-bond loop heights versus the total quantity of power and signal rings |
KR20030066994A (ko) * | 2002-02-06 | 2003-08-14 | 주식회사 칩팩코리아 | 다층 리드프레임 및 이를 이용한 칩 사이즈 패키지 |
US8354743B2 (en) * | 2010-01-27 | 2013-01-15 | Honeywell International Inc. | Multi-tiered integrated circuit package |
US9741644B2 (en) | 2015-05-04 | 2017-08-22 | Honeywell International Inc. | Stacking arrangement for integration of multiple integrated circuits |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
GB2174538A (en) * | 1985-04-24 | 1986-11-05 | Stanley Bracey | Semiconductor package |
JP2734463B2 (ja) * | 1989-04-27 | 1998-03-30 | 株式会社日立製作所 | 半導体装置 |
JP2744685B2 (ja) * | 1990-08-08 | 1998-04-28 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-09-04 JP JP2235067A patent/JP2966067B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-03 US US07/753,794 patent/US5235209A/en not_active Expired - Lifetime
- 1991-09-04 EP EP91308079A patent/EP0474469B1/en not_active Expired - Lifetime
- 1991-09-04 KR KR1019910015414A patent/KR950001369B1/ko not_active IP Right Cessation
- 1991-09-04 DE DE69125072T patent/DE69125072T2/de not_active Expired - Lifetime
-
1998
- 1998-01-20 HK HK98100452A patent/HK1001575A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0474469B1 (en) | 1997-03-12 |
US5235209A (en) | 1993-08-10 |
KR950001369B1 (ko) | 1995-02-17 |
DE69125072D1 (de) | 1997-04-17 |
DE69125072T2 (de) | 1997-06-19 |
EP0474469A1 (en) | 1992-03-11 |
KR920007164A (ko) | 1992-04-28 |
HK1001575A1 (en) | 1998-06-26 |
JPH04114461A (ja) | 1992-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2966067B2 (ja) | 多層リードフレーム | |
JP3198796B2 (ja) | モールドモジュール | |
CN102956353B (zh) | 芯片部件结构体及其制造方法 | |
JPH0448767A (ja) | 樹脂封止型半導体装置 | |
JP2001024145A (ja) | 半導体装置及びその製造方法 | |
US10505298B2 (en) | Joint structure of a resin multilayer substrate and a circuit board | |
US20210045241A1 (en) | Resin multilayer substrate and electronic device | |
JPH06163794A (ja) | メタルコアタイプの多層リードフレーム | |
KR19990063447A (ko) | 반도체 장치와 그 제조방법 | |
US11810703B2 (en) | Multilayer coil circuit substrate | |
JP2001332580A (ja) | 半導体装置及びその製造方法 | |
JP2001251057A (ja) | 多層プリント配線基板にデバイスが搭載された装置、多層プリント配線基板、及びデバイス | |
WO2011043382A1 (ja) | 回路基板及びその製造方法 | |
US10188000B2 (en) | Component mounting board | |
JP2003283131A (ja) | 積層回路及びその製造方法 | |
JP2942790B2 (ja) | 半導体素子用多層リードフレーム | |
JPH077125A (ja) | 多層リードフレーム | |
JPH01289151A (ja) | 集積回路装置 | |
JPH065771A (ja) | 多層リードフレーム及び半導体装置 | |
TWI842500B (zh) | 智能功率模組封裝結構及混合式陶瓷板 | |
JP2670568B2 (ja) | 半導体装置 | |
JP2766361B2 (ja) | 半導体装置 | |
JP2514966Y2 (ja) | 多層リードフレーム | |
JP4655300B2 (ja) | リードフレーム | |
JP4388168B2 (ja) | 樹脂成形基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |