JP2964895B2

JP2964895B2 - 電界効果型トランジスタおよびその製造方法

Info

Publication number: JP2964895B2
Application number: JP7000062A
Authority: JP
Inventors: 俐昭黄
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-01-04
Filing date: 1995-01-04
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH08186257A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、拡散層をチャネル側に
浅く延長するエクステンション構造を有する電界効果型
トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】ソース・ドレインからチャネル領域に向
かって、基板表面に接して、かつソース・ドレインより
も浅い領域に、高濃度不純物領域が延長される構造、す
なわちエクステンション構造を持つ電界効果型トランジ
スタが、タウアらによって、１９９２年アイ・イー・デ
ィー・エム・テクニカルダイジェスト、９０１ページ
（Ｙ．Ｔａｕｒ，ｅｔ．ａｌ．，１９９２ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．ｐ．９０１）に報告されている。そ
の構造を図３０に示す。これは、ＭＯＳＦＥＴの特性劣
化を引き起こす短チャネル効果の抑制に有効な拡散層の
薄層化を、高濃度のほう素を導入したエクステンション
領域１０３で実現するとともに、拡散層の寄生抵抗低
減、コンタクト形成およびシリサイド化プロセスに必要
な拡散層深さを、エクステンション領域１０３の外側
（チャネルと反対方向）に位置する、通常のｐ⁺拡散層
１０２において実現するものである。

【０００３】また、ＳＯＩＭＯＳＦＥＴに対して同様の
構造を、シャヒーディらが１９９３年ブイ・エル・エス
・アイ・シンポジウム・オン・テクノロジー、２７ペー
ジ（Ｇ．Ｇ．Ｓｈａｈｉｄｉ，ｅｔ，ａｌ．，１９９３
ＶＬＳＩＳｙｍｐ．ｏｎＴｅｃｈ．ｐ．２７）に報告
している。その構造を図３１に示す。タウアらの例と同
じく、ｎ⁺拡散層１１２からチャネル側に薄いエクステ
ンション領域１１３が延びる構造を持つ。なお、この例
は、エクステンション領域１１３の下に、ｐ型不純物領
域１２０を持つ。

【０００４】また、エクステンション構造ではないが、
浅い接合を得るために、ソース・ドレインをほう素を高
濃度にドープしたシリコン・ゲルマニウム混晶をエピタ
キシャル成長させることで形成したＦＥＴを、ゴトウら
が１９９４年エクステンド・アブストラクト・オブ・１
９９４インターナショナルコンファレンス・オン・ソリ
ッドステートデバイシーズ・アンド・マテリアル、９９
９ページ（Ｋ．Ｇｏｔｏ，ｅｔ，ａｌ．，Ｅｘｔ．Ａｂ
ｓ．１９９４ＳＳＤＭ，ｐ．９９９）に報告してい
る。その構造を図３２に示す。図中、１３２がエピタキ
シャル・シリコン・ゲルマニウム層である。

【０００５】また、ＳＯＩＭＯＳＦＥＴの基板浮遊効果
を抑制するために、ソースにゲルマニウムを用いる方法
を、例えば松下が特願平３−１０６６６５号明細書（特
開平４−３１３２４２号公報）に示している。その構造
を図３３に示す。ここでＬＤＤ領域１４３、チャネル領
域１４４はシリコンであるが、ソース領域１４２はゲル
マニウムである。

【０００６】

【発明が解決しようとする課題】しかし、短チャネル効
果の抑制のために、エクステンション部を薄層化する
と、エクステンション部における寄生抵抗が増加する。
エクステンション部の不純物濃度を上げれば、寄生抵抗
を低減させることができる。しかし、イオン注入により
エクステンション部を形成する場合、不純物濃度を増す
ことは、イオン注入時もしくは注入したイオンの活性化
のための熱処理時に、基板方法への不純物の広がりを増
すため、エクステンション部の薄層化と低抵抗化を両立
させることができる。

【０００７】また、エクステンションの形成後に行われ
る、ソース・ドレイン拡散層の形成に伴う熱処理によっ
て、エクステンション部の不純物が基板側に広がり、エ
クステンション部の厚さが増す。

【０００８】本発明の目的は、短チャネル効果を抑制す
るために、拡散層をチャネル側に浅く延長するエクステ
ンション構造において、不純物の高濃度による低抵抗化
と、浅い接合の形成を両立させる電界効果型トランジス
タおよびその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、ソース・ドレ
イン拡散層からチャネル側へ向かって、基板表面に接し
て、かつソース・ドレインよりも浅い領域に、ソース・
ドレインと同じ導電型の不純物を含有する拡散層が延長
されたエクステンション構造を持つ電界効果型トランジ
スタにおいて、延長された拡散層であるソース・ドレイ
ンエクステンションが、ゲルマニウムにより形成される
か、もしくはシリコンとゲルマニウムの混晶により形成
されることを特徴としている。

【００１０】また、本発明は、上述した電界効果型トラ
ンジスタの製造方法において、不純物を含んだゲルマニ
ウム層、または不純物を含んだシリコンとゲルマニウム
の混晶をエピタキシャル成長させることによりソース・
ドレインエクステンションを形成することを特徴として
おり、基板表面にゲルマニウム層もしくはシリコンとゲ
ルマニウムの混晶層をエピタキシャル成長させた後、エ
ピタキシャル層に不純物を導入することによりソース・
ドレインエクステンションを形成することを特徴として
いる。

【００１１】また、本発明の電界効果型トランジスタの
製造方法は、ゲート電極の側面に接するスペーサを設け
たのち、ソース・ドレイン領域を形成し、その後スペー
サを除去し、ソース・ドレイン拡散層からチャネル側に
向かって、基板表面に接して、ソース・ドレイン領域よ
りも浅い領域に不純物を含有するシリコンをエピタキシ
ャル成長させてエピタキシャルシリコン層を形成し、該
エピタキシャルシリコン層は、ソース・ドレインと同じ
導電型の不純物を含有する拡散層が延長された領域であ
るエクステンション領域を成すことを特徴としている。

【００１２】また、本発明の電界効果型トランジスタの
製造方法は、ゲート電極の側面に接してＣＶＤ酸化膜よ
りなるスペーサを設けたのち、ソース・ドレイン領域を
形成し、その後スペーサをＲＩＥにより除去し、ソース
・ドレイン拡散層に接するチャネル側の領域に設けた、
ゲート電極の側面に設けた側壁を含む基板被覆物に対す
る開口部を通して、イオン注入、熱拡散、不純物を含ん
だ半導体の堆積・成長、またはプラズマドーピングによ
り、基板表面に接して、かつソース・ドレインよりも浅
い領域に、ソース・ドレインと同じ導電型の不純物を含
有する拡散層が延長されたエクステンション構造を形成
することを特徴としている。

【００１３】また、本発明の電界効果型トランジスタの
製造方法は、ゲート電極の側面に接してスペーサを形成
したのち、これらの外側にソース・ドレイン拡散層を形
成し、続いて少なくとも拡散層のチャネルから離れた部
分の上部にレジストパターンを設け、このレジストをマ
スクにスペーサを選択的にエッチングしてこれを除去
し、次にゲートの側面に側壁を設け、拡散層とゲート電
極の中間の位置に基板表面に接して、かつソース・ドレ
インよりも浅い領域に、ソース・ドレインと同じ導電型
の不純物を含有する拡散層が延長されるエクステンショ
ン構造を形成することを特徴としている。

【００１４】

【作用】本発明では、拡散層を通常のシリコン基板上に
形成し、エクステンション部にのみ選択的にゲルマニウ
ム層もしくはシリコンとゲルマニウムの混晶層を用いて
いる。

【００１５】高濃度不純物を含んだゲルマニウムもしく
はシリコン・ゲルマニウム混晶は、シリコン基板上への
不純物拡散が起きない５００度ないし６００度の低温で
エピタキシャル成長させることが可能である。これは、
例えばゴトウらにより１９９４年エクステンド・アブス
トラクト・オブ・１９９４インターナショナルコンファ
レンス・オン・ソリッドステートデバイシーズ・アンド
・マテリアル、９９９ページ（Ｋ．Ｇｏｔｏｅｔ．ａ
ｌ．，Ｅｘｔ．Ａｂｓ．１９９４ＳＳＤＭ，ｐ．９９
９）に報告されている。本発明では、エクステンション
部を、ゲルマニウムもしくはシリコン・ゲルマニウム混
晶のエピタキシャル成長により形成することによって、
シリコン基板への不純物拡散を抑制しながら、高濃度の
エクステンション領域を形成している。これにより、エ
クステンション部の濃度を上げても、シリコン基板中へ
の不純物の広がりが増加せず、従来のエクステンション
構造が持つ問題点を解決することができる。また、ソー
ス・ドレイン拡散層は、エクステンション領域の外側の
シリコン基板上に形成される通常の構造を持つため、拡
散層のシリサイド化、拡散層へのコンタクト形成に従来
の技術を使うことができる。

【００１６】これは、エクステンション部だけに選択的
にゲルマニウムもしくはシリコン・ゲルマニウム混晶を
用いることによりもたらされる効果である。

【００１７】また、この構造は、シリコン基板上にゲル
マニウムもしくはゲルマニウムとシリコンの混晶をエピ
タキシャル成長したのち、エピタキシャル層に不純物を
イオン注入し、熱処理を行うことにより形成することが
できる。ゲルマニウムは、３００度ないし７００度の熱
処理により再結晶化が可能であり、シリコンに対して必
要とされる８００度ないし９００度の温度よりも低く、
また拡散層があらかじめシリサイド化されていても、こ
れに与える影響が小さい。したがって、本発明の構造
は、シリコン基板上に拡散層を形成する場合に比べて低
温で形成することができるため、イオン注入後の再結晶
化のための熱処理に起因するシリコン基板中への不純物
拡散を抑制することができ、浅い接合を得ることができ
る。

【００１８】また、本発明は、ソース・ドレイン拡散層
をあらかじめ、ゲート電極から離れた位置に形成し、そ
の後ソース・ドレイン拡散層とゲート電極の中間に位置
する領域に、エクステンション領域を設けている。これ
により、ゲート・ドレイン拡散層を形成するための熱処
理がエクステンション領域の不純物分布を広げることを
防ぐことができる。

【００１９】また、本発明は、エクステンション領域
を、不純物を導入したシリコンのエピタキシャル成長に
より形成している。これにより、急峻な不純物プロファ
イルを形成し、高濃度で浅いエクステンション領域を形
成することができる。

【００２０】また、本発明は、ＳＯＩＭＯＳＦＥＴの基
板浮遊効果の解消にも有効である。ＳＯＩＭＯＳＦＥＴ
においては、衝突電離によって発生したキャリアが基板
に流れ込まないため、ＳＯＩ層中の少数キャリア濃度が
増し、電位を変動させ、特性を変化させてしまう。発生
したキャリアは、ソースへの拡散もしくはソース接合に
おける再結合により図２７のごとく消滅するが、ソース
電極にシリコンよりもバンドギャップの狭いゲルマニウ
ムまたはゲルマニウムとシリコンの混晶を用いることに
より、キャリアの拡散に対する電位障壁を低下させ、拡
散を増すことができる。また、ソース接合に隣接する領
域にシリコンよりもバンドギャップの狭いゲルマニウム
またはゲルマニウムとシリコンの混晶を用いることによ
り、キャリアの濃度積を増加させ、再結合を増すことが
できる（図２８）。また、図２９のように接合を急峻に
変化させた場合には、接合部のバンドの不連続でキャリ
ア濃度が増加するが、混晶比を滑らかに変化させると、
図２９のように、正孔が蓄積する領域を除去することが
できる。これらの効果により、正孔の蓄積を防ぎ、基板
浮遊効果を低減することができる。

【００２１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２２】図１〜図６は、本発明の第１の実施例の製
造工程を示す模式的構造図である。シリコン基板１にリ
ンを３０ｋｅＶで２×１０¹⁷ｃｍ^-2イオン注入し、８５
０度で１０分の熱処理を行い、イオン注入したリンを活
性化させる。シリコン基板１の表面を熱酸化し、７０オ
ングストローム（以下、オングストロームをＡとする）
のゲート酸化膜２を形成する。ＣＶＤ法によりポリシリ
コン３を２０００Ａ堆積し、ポリシリコン３中にほう素
を１５ｋｅＶで２×１０¹⁵ｃｍ^-2イオン注入し、８００
度で１０分熱処理を行う。次に、ポリシリコン３上に１
０００Ａの第１のＣＶＤ酸化膜４を堆積する。フォトリ
ソグラフィおよびＲＩＥによりポリシリコン３と第１の
ＣＶＤ酸化膜４を幅０．２μｍにパターニングし、ゲー
ト電極を形成する（図１）。次に、ＬＰＣＶＤ法により
第２のＣＶＤ酸化膜５を１５００Ａ堆積し、ＲＩＥによ
りこれをエッチバックし、ゲート電極に側壁を形成す
る。ゲート電極とその側壁をマスクにほう素を２０ｋｅ
Ｖで３×１０¹⁵ｃｍ^-2イオン注入したのち、８００度で
１０分熱処理し、ほう素を活性化し、ソース・ドレイン
拡散層６を形成する（図２）。

【００２３】ＬＰＣＶＤ法により、第３のＣＶＤ酸化膜
７を３０００Ａ堆積し、ゲート電極、側壁、およびソー
ス・ドレイン拡散層６を覆う。次に、フォトリソグラフ
ィにより、拡散層のある位置にフォトレジスト８のパタ
ーンを設ける（図３）。このとき、レジストの端はソー
ス・ドレイン拡散層６の端部と同じ位置か、もしくはそ
れより外側に位置するようにする。次に、ＲＩＥにより
第２のＣＶＤ酸化膜５と第３のＣＶＤ酸化膜７をポリシ
リコン３に対して選択的にエッチングして除去する。こ
の時、フォトレジスト８とポリシリコン３がエッチング
に対するマスクとなるため、拡散層とゲート電極の中間
部だけにおいて、シリコン基板１の表面が露出する。次
に、フォトレジスト８を除去したのち、ＨＴＯ法により
１５０ＡのＨＴＯ酸化膜９を堆積し、ＲＩＥによりエッ
チバックを行い、側壁を形成する（図４）。次に、シリ
コン基板１をＲＩＥにより３００Ａエッチングし（図
５）、エッチングした領域にＧｅＨ₄、Ｂ₂Ｈ₆を用い
てＣＶＤ法により、ほう素をドープしたＧｅを選択的に
エピタキシャル成長させて、エクステンション領域１０
を形成する（図６）。なお、ここでＧｅに代えてＳｉと
Ｇｅの混晶を用いてもよい。また、ｎチャネルＦＥＴの
場合には、ほう素に代えてひ素、リン、アンチモン等を
エクステンション領域にドープする。

【００２４】図７は、第１の実施例において、ＨＴＯ酸
化膜９の側壁を設けた後に、シリコン基板１を等方的に
エッチングした例である。等方的なエッチングは、塩素
またはＣＦ₄ガスを用いた気相反応、またはふっ酸、硝
酸および酢酸の混合物を用いたウエットエッチング等に
より行う。また、水酸化ナトリウム、ヒドラジン等のア
ルカリ性水溶液によるウエットエッチングでもよい。

【００２５】この場合、エクステンション領域１０は、
ゲート電極の下部まで回り込む（図８）。

【００２６】図９は、第１の実施例において、ＬＤＤ領
域１１を設けた例である。ここで、ＬＤＤ領域１１は、
ゲート電極のパターニング後にほう素を１５ｋｅＶで２
×１０¹⁷ｃｍ^-2イオン注入することにより設ける。

【００２７】図１０は、第１の実施例において、エクス
テンション領域１０にエピタキシャルシリコン１２を用
いた例である。

【００２８】図１１〜図１３は、第１の実施例におい
て、ＲＩＥにより第２のＣＶＤ酸化膜５と第３のＣＶＤ
酸化膜７をポリシリコン３に対して選択的にエッチング
して除去したのち（図１１）、ＣＶＤ法によりボロンガ
ラス１３を１０００Ａ堆積し（図１２）、１０００度１
５秒のランプアニールを行い、エクステンション領域１
０を形成した例である（図１３）。また、エクステンシ
ョン領域１０の形成にはイオン注入、プラズマドーピン
グ等を用いてもよい。

【００２９】図１４は、第１の実施例において、不純物
をドーピングしたゲルマニウムに代えて、不純物をドー
プしないゲルマニウムを成長させ、続いて１５ｋｅＶで
ほう素を５×１０¹³ｃｍ^-3イオン注入し、７００度で５
分熱処理した例である。あるいは、ボロンガラスをＣＶ
Ｄ法もしくはスピン塗布法により堆積し、７００度で５
分熱処理する。

【００３０】図１５〜図１８は、本発明の第２の実施例
を示す模式的構造図である。シリコン基板２１の表面に
ほう素を４×１０¹⁷ｃｍ^-2、２０ｋｅＶおよび１×１０
¹⁸ｃｍ^-2、１８０ｋｅＶでイオン注入する。８００度１
０分の熱処理を経た後、シリコン基板２１の表面を７０
Ａ熱酸化し、ゲート酸化膜２２を形成する。ＣＶＤ法に
よりポリシリコン２３を２０００Ａ堆積し、これにリン
を熱拡散する。フォトリソグラフィおよびＲＩＥにより
ポリシリコン２３を幅０．３μｍにパターニングし、ゲ
ート電極を形成する。リンを３０ｋｅＶで３×１０¹⁷ｃ
ｍ^-2イオン注入し、８００度５分の熱処理を行い、ＬＤ
Ｄ領域２５を形成する。ＨＴＯ法により１５０ＡのＨＴ
Ｏ酸化膜２４を堆積し、ＲＩＥによりエッチバックを行
い、側壁を形成する（図１５）。このエッチバック時
に、関係する素子以外の領域すなわち、素子分離領域、
ｐチャネルＦＥＴなどは、フォトレジストにより保護す
る。次に、シリコン基板２１を塩素により気相で３００
Ａエッチングする。この時、第１の実施例と同じく、Ｒ
ＩＥにより異方性のエッチング、もしくは他の等方性の
エッチングを用いてもよい（図１６）。

【００３１】続いて、エッチングを施した領域に、例え
ばＳｉ₄Ｃｌ₂Ｈ₂、ＰＨ₅を用いてＣＶＤ法により、
リンをドープしたＳｉを選択的に４００Ａエピタキシャ
ル成長させて、エクステンション領域２６を形成する
（図１７）。

【００３２】次に、ＣＶＤ法により、ＣＶＤ酸化膜２７
を１０００Ａ堆積し、ＲＩＥによりエッチバックを行
い、ゲート電極に側壁を形成する。次に、７０ｋｅＶで
ひ素を５×１０¹⁷ｃｍ^-2イオン注入し、８５０度で１０
分熱処理して拡散層２８を形成する（図１８）。

【００３３】図１９〜図２２は、本発明の第３の実施例
を示す模式的構造図である。シリコン基板４１上に４０
００Ａの埋め込み酸化膜４２を挟んで１２００Ａのシリ
コン層４３があるＳＯＩ基板に、ほう素を３０ｋｅＶで
３×１０¹⁷ｃｍ^-2イオン注入し、８５０度で１０分の熱
処理を行い、イオン注入したほう素を活性化させる。シ
リコン層４３の表面を熱酸化し、１００Ａのゲート酸化
膜４４を形成する。ＣＶＤ法によりポリシリコン４５を
２０００Ａ堆積し、ポリシリコン中に高濃度のリンを拡
散させる。次に、ポリシリコン４５上に厚さ１５００Ａ
の第一のＣＶＤ酸化膜４６を堆積する。フォトリソグラ
フィおよびＲＩＥによりポリシリコン４５と第１のＣＶ
Ｄ酸化膜４６を幅０．２μｍにパターニングし、ゲート
電極を形成する。次に、ＬＰＣＶＤ法により第２のＣＶ
Ｄ酸化膜４７を１０００Ａ堆積し、ＲＩＥによりこれを
エッチバックし、ゲート電極に側壁を形成する。ゲート
電極とその側壁をマスクにひ素を７０ｋｅＶで３×１０
¹⁵ｃｍ^-2イオン注入したのち、８００度で１０分熱処理
し、ひ素を活性化し、ソース・ドレイン拡散層４８を形
成する。

【００３４】ＬＰＣＶＤ法により、第３のＣＶＤ酸化膜
４９を３０００Ａ堆積し、ゲート電極、側壁、およびソ
ース・ドレイン拡散層を覆う。次に、フォトリソグラフ
ィにより、拡散層のある位置にフォトレジスト５０のパ
ターンを設ける。このとき、レジストの端は、ソース・
ドレイン拡散層４８の端部から外側に０．５μｍ離す
（図１９）。次に、ＲＩＥにより第２のＣＶＤ酸化膜４
７と第３のＣＶＤ酸化膜４９をポリシリコン４５に対し
て選択的にエッチングして除去する。この時、フォトレ
ジスト５０とポリシリコン４５がエッチングに対するマ
スクとなる。次に、フォトレジスト７を除去したのち、
ＨＴＯ法により１５０ＡのＨＴＯ酸化膜５１を堆積し、
ＲＩＥによりエッチバックを行い、側壁を形成する。次
に、シリコン層４３を塩素ガスにより６００Ａ等方的に
エッチングする（図２０）。

【００３５】エッチングした領域にシリコンとゲルマニ
ウムの混晶を４００Ａ、不純物をドープせずに、成長と
共に徐々にゲルマニウムの割合を増しながらエピタキシ
ャル成長させ、混晶領域５２を形成する。次に、ゲルマ
ニウムに高濃度のひ素をドープしながら２００Ａ成長さ
せ、エクステンション領域５３を形成する。ゲート電極
とエクステンション領域５３の拡散層４８と重ならない
部分を覆うようにレジストパターン５４を設ける。そし
て、リンを２０ｋｅＶで１×１０¹⁵ｃｍ^-2イオン注入し
（図２１）、７００度で１０分の熱処理を行い、高濃度
不純物が導入された拡散層との接続部５５を形成する
（図２２）。また、混晶領域５２をゲルマニウムに置き
換えてもよい。また、混晶の割合を急峻に変化させても
よい。

【００３６】また、ゲルマニウムへの不純物の導入は、
エピタキシャル成長後に、イオン注入、固相拡散、プラ
ズマドーピングなどを用いて行ってもよい。

【００３７】なお、以上の実施例において拡散層のシリ
サイド化をエクステンション部の形成以前もしくは形成
後に行ってもよい。

【００３８】図２３は、ＳＯＩＭＯＳＦＥＴに対して本
発明を実施した第４の実施例を示す模式的構造図であ
る。シリコン基板６１上に厚さ４０００Ａの埋め込み酸
化膜６２を挟み、厚さ１０００ＡのＳＯＩ層６９を有す
るＳＯＩ基板において、厚さ１００Ａのゲート酸化膜６
７を挟んでｎ型ポリシリコン６８によるゲート電極を形
成する。ＳＯＩ層６９の下部には、ほう素を１×１０¹⁸
ｃｍ^-3導入したｐ型領域６６を設ける。ｐ型領域の上部
では、ほう素の濃度は２×１０¹⁷ｃｍ^-3とする。ゲート
電極から離れた位置にｎ⁺型の拡散層６３を設ける。拡
散層６３とゲートとの中間に厚さ５００Ａのｎ⁺型ゲル
マニウム・シリコン混晶によるエクステンション領域６
４を設ける。混晶の割合は１対１とする。エクステンシ
ョン領域６４の端から、チャネル側にシリコンとゲルマ
ニウムの混晶比を１対０から１対１に連続的に変化させ
た幅５００Ａの傾斜接合領域６５を設ける。傾斜接合領
域には、ほう素を２×１０¹⁷ｃｍ^-3導入する。

【００３９】図２４〜２６は、本発明の第５の実施例を
示す模式的構造図である。シリコン基板７１の表面にほ
う素を４×１０¹⁷ｃｍ^-2、２０ｋｅＶでイオン注入す
る。８５０度１０分の熱処理を経た後、シリコン基板７
１の表面を７０Ａ熱酸化し、ゲート酸化膜７２を形成す
る。ＣＶＤ法によりポリシリコン７３を２０００Ａ堆積
し、これにリンを熱拡散する。次に、ＣＶＤ法により、
ＣＶＤ酸化膜７４を３０００Ａ堆積し、ＲＩＥによりエ
ッチバックを行い、ゲート電極に側壁を形成する。次
に、７０ｋｅＶでひ素を５×１０¹⁷ｃｍ^-2イオン注入
し、８５０度で１０分熱処理して拡散層７５を形成する
（図２４）。次に、ＲＩＥで酸化膜７４を除去し、ＨＴ
Ｏ酸化膜７６を１００Ａ堆積し、ＲＩＥによりこれをエ
ッチバックして側壁を形成し、シリコン基板７１を２０
０Ａ、ＲＩＥまたは塩素等の気相エッチング等により除
去し、ｎ型ゲルマニウムを２００Ａエピタキシャル成長
させ、エクステンション領域７７を形成する（図２
５）。

【００４０】シリサイド化もしくはコンタクト形成に当
たり、拡散層７５上のゲルマニウム層７７を除去しても
よい。

【００４１】また、エクステンション領域７７はエピタ
キシャル成長を用いずに、イオン注入、固相拡散、プラ
ズマドーピング等を用いて形成してもよい。この場合、
ＨＴＯ酸化膜７６は必要ない。

【００４２】また、酸化膜７４の堆積前に窒化膜７６を
１００Ａ堆積し（図２６）、酸化膜７４をウエットエッ
チングにより除去してもよい。この場合、ＨＴＯ酸化膜
７６は形成しない。

【００４３】

【発明の効果】本発明は、エクステンション領域をゲル
マニウムもしくはシリコン・ゲルマニウム混晶のエピタ
キシャル成長により形成することによって、シリコン基
板への不純物拡散を抑制しながら、高濃度のエクステン
ション領域を形成することができる。これにより、エク
ステンション部の低抵抗化のために不純物濃度を上げて
も、シリコン基板中への不純物の広がりが増加しない。
また、ソース・ドレイン拡散層は、エクステンション領
域の外側のシリコン基板上に形成される通常の構造を持
つため、拡散層のシリサイド化、拡散層へのコンタクト
形成に従来の技術を使うことができる。

【００４４】また、本発明は、シリコン基板上にゲルマ
ニウムもしくはゲルマニウムとシリコンの混晶をエピタ
キシャル成長したのち、エピタキシャル層に不純物をイ
オン注入し、熱処理を行うことにより形成する。ゲルマ
ニウムは３００度ないし７００度の熱処理により再結晶
化が可能であり、シリコンに対して必要とされる８００
度ないし９００度の温度よりも低く、シリコン基板上に
拡散層を形成する場合に比べて低温で形成することがで
きるため、イオン注入後の再結晶化のための熱処理に起
因するシリコン基板中への不純物拡散を抑制することが
でき、浅い接合を得ることができる。

【００４５】また、本発明は、ソース・ドレイン拡散層
をあらかじめ、ゲート電極から離れた位置に形成し、そ
の後ソース・ドレイン拡散層とゲート電極の中間に位置
する領域に、エクステンション領域を設ける。これによ
り、ソース・ドレイン拡散層を形成するための熱処理
が、エクステンション領域の不純物分布を広げることを
防ぐことができる。

【００４６】また、本発明は、エクステンション領域
を、不純物を導入したシリコンのエピタキシャル成長に
より形成する。これにより、急峻な不純物プロファイル
を形成し、高濃度で浅いエクステンション領域を形成す
ることができる。

【００４７】また、シリコン基板を等方的にエッチング
した場合、エクステンション領域はゲート電極の下まで
延びるために、ゲート電極下部に形成されるチャネル
と、エクステンション領域との間に、エクステンション
領域からシリコン基板への不純物拡散が極めて小さい場
合に形成される、オフセット領域に起因する寄生抵抗を
除去することができる。

【００４８】また、本発明は、ＳＯＩＭＯＳＦＥＴの基
板浮遊効果の解消にも有効である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す模式的構造図であ
る。

【図２】本発明の第１の実施例を示す模式的構造図であ
る。

【図３】本発明の第１の実施例を示す模式的構造図であ
る。

【図４】本発明の第１の実施例を示す模式的構造図であ
る。

【図５】本発明の第１の実施例を示す模式的構造図であ
る。

【図６】本発明の第１の実施例を示す模式的構造図であ
る。

【図７】本発明の第１の実施例を示す模式的構造図であ
る。

【図８】本発明の第１の実施例を示す模式的構造図であ
る。

【図９】本発明の第１の実施例を示す模式的構造図であ
る。

【図１０】本発明の第１の実施例を示す模式的構造図で
ある。

【図１１】本発明の第１の実施例を示す模式的構造図で
ある。

【図１２】本発明の第１の実施例を示す模式的構造図で
ある。

【図１３】本発明の第１の実施例を示す模式的構造図で
ある。

【図１４】本発明の第１の実施例を示す模式的構造図で
ある。

【図１５】本発明の第２の実施例を示す模式的構造図で
ある。

【図１６】本発明の第２の実施例を示す模式的構造図で
ある。

【図１７】本発明の第２の実施例を示す模式的構造図で
ある。

【図１８】本発明の第２の実施例を示す模式的構造図で
ある。

【図１９】本発明の第３の実施例を示す模式的構造図で
ある。

【図２０】本発明の第３の実施例を示す模式的構造図で
ある。

【図２１】本発明の第３の実施例を示す模式的構造図で
ある。

【図２２】本発明の第３の実施例を示す模式的構造図で
ある。

【図２３】本発明の第４の実施例を示す模式的構造図で
ある。

【図２４】本発明の第５の実施例を示す模式的構造図で
ある。

【図２５】本発明の第５の実施例を示す模式的構造図で
ある。

【図２６】本発明の第５の実施例を示す模式的構造図で
ある。

【図２７】ＳＯＩＭＯＳＦＥＴに本発明を実施したとき
の効果を説明する図である。

【図２８】ＳＯＩＭＯＳＦＥＴに本発明を実施したとき
の効果を説明する図である。

【図２９】ＳＯＩＭＯＳＦＥＴに本発明を実施したとき
の効果を説明する図である。

【図３０】従来例を示す模式的構造図である。

【図３１】従来例を示す模式的構造図である。

【図３２】従来例を示す模式的構造図である。

【図３３】従来例を示す模式的構造図である。

【符号の説明】

１，２１，４１，６１，７１，１０１，１１１，１３１
シリコン基板２，２２，４４，６７，７２，１０７，１１７ゲート
酸化膜３，２３，４５，６８，７３，１０６，１１６，１３
４，１４７ポリシリコン４，５，７，２７，４６，４７，４９，７４，１０５，
１１５ＣＶＤ酸化膜６ソース・ドレイン拡散層８，５０フォトレジスト９，２４，５１，７６ＨＴＯ酸化膜１０，２６，５３，６４，７７，１０３，１１３エク
ステンション領域１１，２５，１４３ＬＤＤ領域１２エピタキシャルシリコン１３ボロンガラス２８，４８，６３，７５拡散層４２，６２，１１８，１４１埋め込み酸化膜４３シリコン層５２混晶領域５４レジストパターン５５拡散層との接続部６５傾斜接合領域６６ｐ型領域６９，１１９ＳＯＩ層１０２ｐ⁺拡散層１０４，１１４チタンシリサイド１１２ｎ⁺拡散層１２０ｐ型不純物領域１３２エピタキシャル・シリコン・ゲルマニウム層１３３，１４６酸化膜１４２ソース領域１４４チャネル領域１４５ドレイン領域

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】ソース・ドレイン拡散層からチャネル側へ
向かって、基板表面に接して、かつソース・ドレインよ
りも浅い領域に、ソース・ドレインと同じ導電型の不純
物を含有する拡散層が延長されたエクステンション構造
を持つ電界効果型トランジスタにおいて、延長された拡
散層であるソース・ドレインエクステンションが、ゲル
マニウムにより形成されるか、もしくはシリコンとゲル
マニウムの混晶により形成されることを特徴とする電界
効果型トランジスタ。
【請求項２】請求項１記載の電界効果型トランジスタの
製造方法であって、不純物を含んだゲルマニウム層、ま
たは不純物を含んだシリコンとゲルマニウムの混晶をエ
ピタキシャル成長させることによりソース・ドレインエ
クステンションを形成することを特徴とする電界効果型
トランジスタの製造方法。
【請求項３】請求項１記載の電界効果型トランジスタの
製造方法であって、基板表面にゲルマニウム層もしくは
シリコンとゲルマニウムの混晶層をエピタキシャル成長
させた後、エピタキシャル層に不純物を導入することに
よりソース・ドレインエクステンションを形成すること
を特徴とする電界効果型トランジスタの製造方法。
【請求項４】ゲート電極の側面に接するスペーサを設け
たのち、ソース・ドレイン領域を形成し、その後スペー
サを除去し、ソース・ドレイン拡散層からチャネル側に
向かって、基板表面に接して、ソース・ドレイン領域よ
りも浅い領域に不純物を含有するシリコンをエピタキシ
ャル成長させてエピタキシャルシリコン層を形成し、該
エピタキシャルシリコン層は、ソース・ドレインと同じ
導電型の不純物を含有する拡散層が延長された領域であ
るエクステンション領域を成すことを特徴とする電界効
果型トランジスタの製造方法。
【請求項５】ゲート電極の側面に接してＣＶＤ酸化膜よ
りなるスペーサを設けたのち、ソース・ドレイン領域を
形成し、その後スペーサをＲＩＥにより除去し、ソース
・ドレイン拡散層に接するチャネル側の領域に設けた、
ゲート電極の側面に設けた側壁を含む基板被覆物に対す
る開口部を通して、イオン注入、熱拡散、エピタキシャ
ル成長による不純物を含んだシリコンまたはゲルマニウ
ムまたはシリコンとゲルマニウムの混晶のいずれかより
なる半導体の形成、またはプラズマドーピングにより、
基板表面に接して、かつソース・ドレインよりも浅い領
域に、ソース・ドレインと同じ導電型の不純物を含有す
る拡散層が延長されたエクステンション構造を形成する
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項６】ゲート電極の側面に接してスペーサを形成
したのち、これらの外側にソース・ドレイン拡散層を形
成し、続いて少なくとも拡散層のチャネルから離れた部
分の上部にレジストパターンを設け、このレジストをマ
スクにスペーサを選択的にエッチングしてこれを除去
し、次にゲートの側面に側壁を設け、拡散層とゲート電
極の中間の位置に基板表面に接して、かつソース・ドレ
インよりも浅い領域に、ソース・ドレインと同じ導電型
の不純物を含有する拡散層が延長されるエクステンショ
ン構造を形成することを特徴とする電界効果型トランジ
スタの製造方法。
【請求項７】ソース・ドレイン領域を形成したのち、ソ
ース・ドレイン拡散層に接するチャネル側の領域に設け
た、ゲート電極の側面に設けた絶縁膜側壁を含む基板被
覆物に対する開口部において、半導体基板をエッチング
し、続いて拡散層と同じ導電型の不純物を含むシリコン
またはゲルマニウムまたはシリコンとゲルマニウムの混
晶のいずれかよりなる半導体を選択的にエピタキシャル
成長することにより、表面に接しかつソース・ドレイン
領域よりも浅い位置に拡散層が延長されたソース・ドレ
インエクステンションを形成することを特徴とする電界
効果型トランジスタの製造方法。
【請求項８】ソース・ドレイン領域を形成したのち、ソ
ース・ドレイン拡散層に接するチャネル側の領域に設け
た、ゲート電極の側面に設けた絶縁膜側壁を含む基板被
覆物に対する開口部において、半導体基板をエッチング
される領域が側壁とゲート電極の界面の下部に達する
か、あるいは界面よりもゲート電極側に達するようにエ
ッチングし、続いて拡散層と同じ導電型の不純物を含む
シリコンまたはゲルマニウムまたはシリコンとゲルマニ
ウムの混晶のいずれかよりなる半導体を選択的にエピタ
キシャル成長することにより、表面に接しかつソース・
ドレイン領域よりも浅い位置に拡散層が延長されたソー
ス・ドレインエクステンションを形成することを特徴と
する電界効果型トランジスタの製造方法。
【請求項９】ゲート電極の両側の半導体表面において、
半導体基板をエッチングした後に不純物を含有するシリ
コンをエピタキシャル成長させ、ゲート電極の両側のエ
ピタキシャルシリコン層上にスペーサを設け、エピタキ
シャルシリコン層よりも深いソース・ドレイン領域を、
ゲート電極及びスペーサをマスクにして、ゲート電極か
らある一定の距離離れた位置に形成し、エピタキシャル
シリコン層をソース・ドレインと同じ導電型の不純物を
含有する拡散層が延長された領域であるエクステンショ
ン領域と成らしめることを特徴とする電界効果型トラン
ジスタの製造方法。
【請求項１０】ゲート電極の両側の半導体表面におい
て、基板の表面をエッチングし、エッチングにより形成
された窪みに不純物を含有するシリコンをエピタキシャ
ル成長させたのち、ゲート電極の両側のエピタキシャル
シリコン層上にスペーサを設け、エピタキシャルシリコ
ン層よりも深いソース・ドレイン領域を、ゲート電極及
びスペーサをマスクにして、ゲート電極からある一定の
距離離れた位置に形成し、エピタキシャルシリコン層を
ソース・ドレインと同じ導電型の不純物を含有する拡散
層が延長された領域であるエクステンション領域と成ら
しめることを特徴とする電界効果型トランジスタの製造
方法。