JP2956077B2 - 制御記憶回路 - Google Patents
制御記憶回路Info
- Publication number
- JP2956077B2 JP2956077B2 JP23803389A JP23803389A JP2956077B2 JP 2956077 B2 JP2956077 B2 JP 2956077B2 JP 23803389 A JP23803389 A JP 23803389A JP 23803389 A JP23803389 A JP 23803389A JP 2956077 B2 JP2956077 B2 JP 2956077B2
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- JP
- Japan
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- flop
- flip
- circuit
- control
- signal
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CPUおよび論理回路の間に接続されている
記憶回路の制御を行う制御記憶回路に関する。
記憶回路の制御を行う制御記憶回路に関する。
第３図は従来の制御記憶回路の一例のブロック図であ
る。
る。
第３図において、CPU30からの制御信号は選択回路31
を通して記憶回路32に書き込まれる。また記憶回路33か
ら時系列に読み出された信号は、選択回路34を通して論
理回路35に、時系列の制御信号が入力される。そして、
この記憶回路32,33に対する書き込み，読み出しを制御
する選択回路の選択信号はフリップフロップ36から出力
される。
を通して記憶回路32に書き込まれる。また記憶回路33か
ら時系列に読み出された信号は、選択回路34を通して論
理回路35に、時系列の制御信号が入力される。そして、
この記憶回路32,33に対する書き込み，読み出しを制御
する選択回路の選択信号はフリップフロップ36から出力
される。
上述した従来の制御記憶回路においては、フリップフ
ロップ36に入力される論理回路35からの時系列のタイミ
ング信号により、CPU30から出力される記憶回路の切替
制御信号がフリップフロップ36の出力（選択回路31,34
を動作させる選択信号）として反映される構成になって
いる。そのため、たとえばシステムの電源が立ち上った
場合には、フリップフロップ36の出力は、論理回路35か
らの時系列のタイミング信号が確立してフリップフロッ
プ36に到来するまでの時間がむだになり、システムの初
期化が敏速に行えないという欠点を有している。
ロップ36に入力される論理回路35からの時系列のタイミ
ング信号により、CPU30から出力される記憶回路の切替
制御信号がフリップフロップ36の出力（選択回路31,34
を動作させる選択信号）として反映される構成になって
いる。そのため、たとえばシステムの電源が立ち上った
場合には、フリップフロップ36の出力は、論理回路35か
らの時系列のタイミング信号が確立してフリップフロッ
プ36に到来するまでの時間がむだになり、システムの初
期化が敏速に行えないという欠点を有している。
本発明の制御記憶回路は、時系列のデータ信号を交互
に記憶する第１と第２の記憶回路と、この第１と第２の
記憶回路に前記データ信号を書き込み読み出す切替えを
行う第１と第２の選択回路と、この第１と第２の選択回
路を制御する切替信号を出力するフリップフロップと、
システムの電源の立上げ時に論理回路から出力のタイミ
ング信号が前記フリップフロップに印加される前にCPU
からの第１と第２の制御信号を解読し前記フリップフロ
ップの状態を制御する制御回路とを有している。
に記憶する第１と第２の記憶回路と、この第１と第２の
記憶回路に前記データ信号を書き込み読み出す切替えを
行う第１と第２の選択回路と、この第１と第２の選択回
路を制御する切替信号を出力するフリップフロップと、
システムの電源の立上げ時に論理回路から出力のタイミ
ング信号が前記フリップフロップに印加される前にCPU
からの第１と第２の制御信号を解読し前記フリップフロ
ップの状態を制御する制御回路とを有している。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例を示すブロック図である。
図は、本発明の第１の実施例を示すブロック図である。
第１図において、CPU1から出力された、データ信号10
3は選択回路２により第１の記憶回路４に書き込まれ
る。一方第２の記憶回路５から時系列的に読み出された
信号は選択回路３を通して論理回路６に与えられる。そ
して第１と第２の記憶回路4,5の読み出し書き込みを制
御するための選択回路2,3は、フリップフロップ７によ
り制御される。このフリップフロップ７の出力信号106
をシステムの電源が立上った後即座に確定させるために
CPU1から制御信号102,107を出力し、この制御信号102,1
07を制御回路８にてデコードする。この制御回路８にて
デコードされた信号104,105は、それぞれフリップフロ
ップを強制的にセット，リセットする信号としてフリッ
プフロップ７に与えられる。すなわち、システムの電源
が立上ってCPU1が動作すると、論理回路６のタイミング
信号101がフリップフロップ７に到来する前にフリップ
フロップ７の出力信号106を確定させることになる。こ
れは、第１と第２の記憶回路4,5の書き込み読み出しを
制御している選択回路2,3を即座に制御する事を可能に
している。
3は選択回路２により第１の記憶回路４に書き込まれ
る。一方第２の記憶回路５から時系列的に読み出された
信号は選択回路３を通して論理回路６に与えられる。そ
して第１と第２の記憶回路4,5の読み出し書き込みを制
御するための選択回路2,3は、フリップフロップ７によ
り制御される。このフリップフロップ７の出力信号106
をシステムの電源が立上った後即座に確定させるために
CPU1から制御信号102,107を出力し、この制御信号102,1
07を制御回路８にてデコードする。この制御回路８にて
デコードされた信号104,105は、それぞれフリップフロ
ップを強制的にセット，リセットする信号としてフリッ
プフロップ７に与えられる。すなわち、システムの電源
が立上ってCPU1が動作すると、論理回路６のタイミング
信号101がフリップフロップ７に到来する前にフリップ
フロップ７の出力信号106を確定させることになる。こ
れは、第１と第２の記憶回路4,5の書き込み読み出しを
制御している選択回路2,3を即座に制御する事を可能に
している。
仮に上述のように第１と第２の記憶回路4,5を敏速に
制御する必要ない場合には、CPU1からの制御信号107を
フリップフロップ７に入力して、論理回路６からのタイ
ミング信号101が確定してから、都合の良いタイミング
でフリップフロップ７の出力信号106を確定させれば良
い。
制御する必要ない場合には、CPU1からの制御信号107を
フリップフロップ７に入力して、論理回路６からのタイ
ミング信号101が確定してから、都合の良いタイミング
でフリップフロップ７の出力信号106を確定させれば良
い。
第２図は、実施例の動作説明のためのタイミング図で
あり、タイミングp,qの時間内ではタイミング信号101の
有無にかかわらず、CPU1からの強制的な指示でシステム
の電源が立上った後即座にフリップフロップ７の出力信
号106が変化することになる。そしてタイミングr,sの時
間内では、CPU1からの制御信号102を、論理回路６から
のタイミング信号101が到来した時点でフリップフロッ
プ７の信号106を確定させる動作になっている。
あり、タイミングp,qの時間内ではタイミング信号101の
有無にかかわらず、CPU1からの強制的な指示でシステム
の電源が立上った後即座にフリップフロップ７の出力信
号106が変化することになる。そしてタイミングr,sの時
間内では、CPU1からの制御信号102を、論理回路６から
のタイミング信号101が到来した時点でフリップフロッ
プ７の信号106を確定させる動作になっている。
このようにすると、第３図の従来例における選択回路
31,34を制御するためのフリップフロップ36に対して、C
PU30から直接別の制御線を入力することにより、論理回
路35からのタイミング信号を待つことなく記憶回路32,3
3の内容を制御することができる。
31,34を制御するためのフリップフロップ36に対して、C
PU30から直接別の制御線を入力することにより、論理回
路35からのタイミング信号を待つことなく記憶回路32,3
3の内容を制御することができる。
以上説明したように本発明は、一方をCPUに他方を論
理回路側に接続されている第１と第２の記憶回路の読み
出し，書き込み動作を、CPUから強制的な制御信号を出
力して、それを解読することにより、論理回路からのタ
イミング信号に関係なく、電源の立上げ時にシステムの
初期化を敏速に行なえるという効果がある。
理回路側に接続されている第１と第２の記憶回路の読み
出し，書き込み動作を、CPUから強制的な制御信号を出
力して、それを解読することにより、論理回路からのタ
イミング信号に関係なく、電源の立上げ時にシステムの
初期化を敏速に行なえるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作説明のためのタイミング図、第３図は従来の
制御記憶回路の一例のブロック図である。 1,20……CPU、2,3……選択回路、4,5,24……記憶回路、
6,35……論理回路、7,36……フリップフロップ、８……
制御回路。
施例の動作説明のためのタイミング図、第３図は従来の
制御記憶回路の一例のブロック図である。 1,20……CPU、2,3……選択回路、4,5,24……記憶回路、
6,35……論理回路、7,36……フリップフロップ、８……
制御回路。
Claims (1)
- 【請求項１】時系列のデータ信号を交互に記憶する第１
と第２の記憶回路と、この第１と第２の記憶回路に前記
データ信号を書き込み読み出す切替えを行う第１と第２
の選択回路と、この第１と第２の選択回路を制御する切
替信号を出力するフリップフロップと、システムの電源
の立上げ時に論理回路から出力のタイミング信号が前記
フリップフロップに印加される前にCPUからの第１と第
２の制御信号を解読し前記フリップフロップの状態を制
御する制御回路とを有することを特徴とする制御記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803389A JP2956077B2 (ja) | 1989-09-12 | 1989-09-12 | 制御記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803389A JP2956077B2 (ja) | 1989-09-12 | 1989-09-12 | 制御記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399344A JPH0399344A (ja) | 1991-04-24 |
| JP2956077B2 true JP2956077B2 (ja) | 1999-10-04 |
Family
ID=17024174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23803389A Expired - Lifetime JP2956077B2 (ja) | 1989-09-12 | 1989-09-12 | 制御記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956077B2 (ja) |
-
1989
- 1989-09-12 JP JP23803389A patent/JP2956077B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399344A (ja) | 1991-04-24 |
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