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JP2950688B2 - 電力用半導体素子 - Google Patents

電力用半導体素子

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Publication number
JP2950688B2
JP2950688B2 JP4231513A JP23151392A JP2950688B2 JP 2950688 B2 JP2950688 B2 JP 2950688B2 JP 4231513 A JP4231513 A JP 4231513A JP 23151392 A JP23151392 A JP 23151392A JP 2950688 B2 JP2950688 B2 JP 2950688B2
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JP
Japan
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type
layer
region
resistance
conductivity type
Prior art date
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Application number
JP4231513A
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English (en)
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Inventor
光彦 北川
一郎 大村
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Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JPH05243561A publication Critical patent/JPH05243561A/ja
Application granted granted Critical
Publication of JP2950688B2 publication Critical patent/JP2950688B2/ja
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    • H10D18/60—Gate-turn-off devices 
    • H10D18/65—Gate-turn-off devices  with turn-off by field effect 
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
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    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

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  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、埋込み絶縁ゲート構造
を有する電力用の半導体素子に関する。
【０００２】
【従来の技術】ＧＴＯ等の各種サイリスタは、良く知ら
れているようにオン状態でラッチアップするために低い
オン抵抗（したがって小さいオン電圧）が実現できる反
面、最大遮断電流密度は小さい。特に絶縁ゲート構造を
利用してターンオフを行う絶縁ゲート付きサイリスタで
は、通常のＧＴＯサイリスタに比べて電流遮断能力が低
くなる。これと逆にＩＧＢＴ等は、サイリスタ構造を内
蔵するがこれがラッチアップしない条件で使用するよう
に設計されるため、最大遮断電流密度は比較的大きい
が、ラッチアップしないためにオン抵抗が高い。
【０００３】
【発明が解決しようとする課題】以上のように従来の電
力用半導体素子は、低いオン抵抗を得るためにはｐｎｐ
ｎサイリスタをラッチアップさせることが必要であり、
サイリスタをラッチアップさせると電流を遮断しにくく
なる、という問題があった。
【０００４】本発明は、ラッチアップさせることなく十
分に低いオン抵抗を実現することができ、またラッチア
ップさせないために大きな最大遮断電流密度を持たせる
ことを可能とした埋込み絶縁ゲート型の電力用半導体素
子を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る電力用半導
体素子は、第１導電型エミッタ領域と、この第１導電型
エミッタ領域からの第１導電型キャリアの注入が実質的
にチャネルを介して行われ、オン状態で導電変調を起こ
す高抵抗ベース領域と、この高抵抗ベース領域に第２導
電型キャリアを注入する第２導電型エミッタ領域と、前
記高抵抗ベース領域中の第２導電型キャリアを排出する
第２導電型ドレイン領域とを備え、オン状態での前記高
抵抗ベース領域内のキャリア濃度が、この高抵抗ベース
領域の中心部での濃度より前記第１導電型エミッタ領域
側で高濃度となる部分を有することを特徴とする。
【０００６】また本発明に係る電力用半導体素子は、高
抵抗ベース層と、この高抵抗ベース層表面に所定の間隔
をもって埋め込まれた絶縁ゲートと、この絶縁ゲートで
挟まれた領域内に形成された第１導電型エミッタ層と、
前記絶縁ゲートにより誘起され、前記第１導電型エミッ
タ層から高抵抗ベース層に第１導電型キャリアを注入す
るチャネル領域と、前記高抵抗ベース層に第２導電型キ
ャリアを注入する第２導電型エミッタ層と、前記絶縁ゲ
ートにより挟まれた領域に形成され前記高抵抗ベース層
から第２導電型キャリアを排出する第２導電型ドレイン
層とを備え、前記第２導電型ドレイン層間の距離を２
Ｃ，前記絶縁ゲートで挟まれた領域の幅を２Ｗ，前記第
２導電型ドレインと高抵抗ベース層の界面から絶縁ゲー
ト先端までの距離をＤとしたとき、 Ｘ＝｛（Ｃ−Ｗ）＋Ｄ｝／Ｗ なる式で表されるパラメータＸが、Ｘ≧５を満足するこ
とを特徴とする。
【０００７】
【作用】本発明によれば、注入効率を低く最適設計した
エミッタ層と、微細寸法をもって配列形成される埋込み
絶縁ゲート部の溝の深さと幅と間隔を最適設計すること
によって、寄生サイリスタ構造をラッチアップさせるこ
となく、サイリスタ並みの低いオン抵抗が得られる。そ
の理由は、後に詳細に説明するが、本発明の構造では、
埋込みゲート電極部とこれに隣接する第２導電型ドレイ
ン層および第１導電型エミッタ層を含めて広義のエミッ
タ領域と定義した時に、このエミッタ領域内での第２導
電型キャリアの抵抗Ｒp と、溝側面に形成されるターン
オンチャネルの第１導電型キャリアに対する抵抗Ｒn の
比Ｒp ／Ｒn を４以上とすることによって、十分に大き
なエミッタ注入効率が得られることになるからである。
【０００８】パラメータＸは、第１導電型エミッタ層側
の第２導電型キャリアのバイパスまたはドレイン層が互
いにどれだけ離れているかを表す量であり、第１導電型
エミッタ層側の高抵抗ベース層短絡抵抗が隣り合う埋込
みゲート部を跨ぐ距離２Ｄ＋２（Ｃ−Ｗ）に比例し、エ
ミッタ幅２Ｗに反比例する事から導入されたものであ
る。このパラメータＸは、小さければ小さい程、第１導
電型エミッタ層側の第２導電型キャリアの排出抵抗が小
さいことを意味する。そしてＸ≧５を満たすように各部
の寸法を最適化することによって、サイリスタ動作する
ことなく十分低いオン電圧を得ることができる。
【０００９】本発明の素子での埋込みゲートを含む広義
のエミッタ注入効率γは次のように求まる。まず溝間に
流れる電流を、オンＭＯＳチャネルを流れる電子電流Ｉ
ch［Ａ］とそれ以外の電流密度ＪT ［Ａ／cm2 ］に分け
て考える。ただし電流密度は、素子断面からの単位奥行
１cmで考える。単位セルに流れる電流密度はＪ［Ａ／cm
2 ］であり、溝間隔２Ｗ［cm］，単位セルサイズ２Ｃ
［cm］とし、溝内の仮想的な注入効率をγT とすると、 γ＝（Ｉch＋γT ×ＪT ×Ｗ×１）／（Ｉch＋ＪT ×Ｗ×１） … (1) ここで、 Ｃ・Ｊ＝ＪT ×Ｗ×１＋Ｉch … (2) Ｉch＝Δψ／Ｒch … (3) ＲchはオンＭＯＳチャネルの抵抗である。ΔψはオンＭ
ＯＳチャネルの両端のポテンシャル差（深さＤの両端の
ポテンシャル差）であり、溝内の電流連続の式 Ｊp ＝（１−γT ）ＪT ＝−ｋＴμp （ｄｎ／ｄｘ）−ｑμp ・ｎ（ｄψ／ｄｘ） … (4) Ｊn ＝γT ＪT ＝ｋＴμn （ｄｎ／ｄｘ）−ｑμn ・ｎ（ｄψ／ｄｘ） … (5) から求まり、 Δψ＝（ｋＴ／ｑ）× ｛μn （１−γT)＋μp γT}／｛μn （１−γT)−μp γT} ×［log （ｎ）−log ｛ｎ−（ｄｎ／ｄｘ）Ｄ｝］ … (6) ｄｎ／ｄｘ＝−（ＪT/２ｋＴ）｛（１−γT)／μp −γT/μn} … (7) となる。これら (2)〜(7) 式から、(1) 式の注入効率を
求める求めることができる。そして、Ｗ，Ｄ，Ｃを最適
化することにより、カソード側のエミッタ（またはソー
ス）層の注入効率を上げなくても、広義のエミッタ領域
の注入効率を上げることができる。この結果、オン時に
高抵抗ベース層中に蓄積されるキャリアを増大させるこ
とができ、本来サイリスタに比べてオン状態のキャリア
の蓄積の小さな（伝導変調の小さい）バイポーラトラン
ジスタやＩＧＢＴに本発明の上述した“キャリア注入コ
ンセプト”を適用することによって、これらの素子のオ
ン電圧をサイリスタ並みに低くすることができる。
【００１０】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１１】図１は、本発明の第１の実施例に係る埋込
み絶縁ゲート型電力用半導体素子のレイアウトであり、
図２，図３，図４および図５はそれぞれ、図１のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′断面図であ
る。
【００１２】この絶縁ゲート型半導体素子は、高抵抗の
ｎ型ベース層１の一方の面にｎ型バッファ層２を介して
ｐ型エミッタ層３が形成されている。ｎ型ベース層１の
他方の面にはｐ型ベース層４が拡散形成されている。
【００１３】ｐ型ベース層１には、ストライプ状をなす
複数本の溝５が微小間隔をもって形成されている。これ
らの溝５の内部には、ゲート酸化膜６を介してゲート電
極７が埋込み形成されている。各溝５の間のストライプ
状領域には、一本おきにｎ型ターンオフチャネル層８が
形成され、このターンオフチャネル層８の表面にはｐ型
ドレイン層９が形成されている。これにより、ｎ型ター
ンオフチャネル層８の側面が埋込みゲート電極７により
制御される縦型のｐチャネルＭＯＳＦＥＴが構成されて
いる。残りのストライプ状領域には、表面部にｎ型ソー
ス層１０が拡散形成されている。ここで、ｎ型ソース層
１０，ｐ型ベース層４，ｎ型ベース層１およびｐ型エミ
ッタ層３により構成される寄生サイリスタ構造はラッチ
アップしないように、ｎ型ソース層１０は浅く拡散形成
されている。
【００１４】従ってカソード側レイアウトは、埋込みゲ
ート電極７−ｐ型ドレイン層９−埋込みゲート電極７−
ｎ型ソース層１０という配列が繰り返されたパターンと
なっている。
【００１５】第１の主電極であるカソード電極１１は、
ｎ型ソース層１０，ｐ型ドレイン層９に同時にコンタク
トして配設されている。ｐ型エミッタ層３には第２の主
電極であるアノード電極１２が形成されている。
【００１６】具体的な素子寸法は、例えば次の通りであ
る。ｎ型ベース層１となる高抵抗はｎ型ウェハの厚みを
４５０μm とし、これに両側からｎ型バッファ層２を１
５μm 、ｐ型ベース層４を２μm の深さで形成する。ｐ
型ベース層４に形成する溝５は、幅，間隔共に１μm 、
深さ５μm とする。ゲート酸化膜６は０．１μm 以下の
熱酸化膜またはＯＮＯ膜（酸化膜／窒化膜／酸化膜）と
する。ｎ型ターンオフチャネル層８は、表面にｐ型ドレ
イン層９が形成されて実質０．５μm のチャネル長とな
る。ｎ型ソース層１０は１μm 以下、ｐ型エミッタ層３
は、約４μm の深さに拡散形成する。
【００１７】このように構成された絶縁ゲート型半導体
素子の動作は、次の通りである。ゲート電極７にカソー
ドに対して正の電圧を与えると、ｐ型ベース層４周辺部
のターンオンチャネルが導通してｎ型ソース層１０から
電子がｎ型ベース層１に注入され、ＩＧＢＴ動作によっ
てターンオンする。ゲート電極７に負の電圧を与える
と、埋込みゲート部のｎ型ターンオフチャネル層８の溝
側面部が反転して、ｐチャネルＭＯＳトランジスタ動作
によってｐ型ベース層４のキャリアがｐ型ドレイン層９
を介してカソード電極１１に吸い出され、ターンオフす
る。
【００１８】この実施例の場合、素子がオン状態でも、
ｎ型ソース層１０−ｐ型ベース層４−ｎ型ベース層１−
ｐ型エミッタ層３により構成される寄生サイリスタはラ
ッチアップしないように設計されており、オンチャネル
が閉じれば、ｎ型ソース層１０からの電子注入は止ま
る。
【００１９】この実施例によれば、単位セルサイズ４μ
m （すなわち、埋込みゲート１μm−ｐ型ドレイン層１
μm −埋込みゲート部１μm −ｎ型ソース層１μm ）と
いう微細寸法として、埋込みゲート部の深さと密度を十
分な大きさに設計することにより、サイリスタ動作させ
ないにもかかわらず、十分に小さいオン抵抗が得られ
る。素子のオン状態でターンオフチャネルが閉じている
ことも、小さいオン抵抗が得られる理由になっている。
またオン状態で寄生サイリスタがラッチアップせず、オ
フ時にはターンオフチャネルが開いて正孔のバイパスが
なされるため、一旦ラッチアップさせた後にターンオフ
するＧＴＯサイリスタ等に比べて、最大電流遮断能力は
大きい。
【００２０】図６は、本発明の第２の実施例の埋込み絶
縁ゲート型電力用半導体素子のレイアウトであり、図
７，図８および図９はそれぞれ図６のＡ−Ａ′，Ｂ−
Ｂ′およびＣ−Ｃ′断面図である。先の実施例と対応す
る部分には先の実施例と同一符号を付して詳細な説明は
省略する。
【００２１】この実施例では、周期的に配列形成される
溝５がｐ型ベース層４を深く突き抜ける状態に形成され
ている。たとえば、ｐ型ベース層が３μm として、溝５
は６μm 程度とする。溝５にゲート酸化膜６を介してゲ
ート電極７が埋込み形成される事は先の実施例と同じで
ある。
【００２２】またこの実施例では、溝５の間隔が先の実
施例より広く、たとえば２μm としている。そして各溝
５間のストライプ領域のすべてにｎ型ターンオフチャネ
ル層８とｐ型ドレイン層９が溝５に接して形成され、溝
５から離れた位置にｎ型ソース層１０が形成されてい
る。ここで、ｎ型ソース層１０が、これとｐ型ベース層
４，ｎ型ベース層１およびｐ型エミッタ層３との間で構
成される寄生サイリスタがラッチアップしないように形
成されることは、先の実施例と同様である。ただしｎ型
ソース層１０とｎ型ターンオフチャネル層８とは連続し
ている。
【００２３】この実施例では、ｎ型ターンオフチャネル
層８の下にあるｐ型ベース層４の溝５の側面部がターン
オンチャネルとなっている。すなわち溝５に埋込み形成
されたゲート電極７は、ターンオン用とターンオフ用を
兼用しており、ターンオフ用ｐチャネルＭＯＳＦＥＴと
ターンオン用ｎチャネルＭＯＳＦＥＴが縦積みされた状
態に形成されている。
【００２４】この実施例の素子は、ゲート電極７に正電
圧を印加して、ｐ型ベース層４の溝５側面にｎ型チャネ
ルを形成することにより、ターンオンする。このときｎ
型ソース層１０からｎ型ターンオフチャネル層８を介
し、反転ｎ型チャネルを介してｎ型ベース層１に電子が
注入される。ゲート電極７に負電圧または零電圧を与え
て、先の実施例と同様にターンオフする。
【００２５】この実施例によっても、先の実施例と同様
の効果が得られる。
【００２６】図１０は、本発明の第３の実施例の埋込み
絶縁ゲート型電力半導体素子のレイアウトであり、図１
１，図１２および図１３はそれぞれ図１０のＡ−Ａ′，
Ｂ−Ｂ′およびＣ−Ｃ′断面図である。この実施例は、
第２の実施例の構成を基本として、埋込みゲート電極部
の幅とこれに挟まれる領域の幅の比をより大きくしたも
のである。
【００２７】具体的な素子寸法は、ｎ型ベース層１とな
る高抵抗はｎ型ウェハの厚みを４５０μm とし、これに
両側からｎ型バッファ層２を１５μm 、ｐ型ベース層４
を２μm の深さで形成する。ｐ型ベース層４に形成する
溝５は、幅５μm ，間隔１μm 、深さ５μm とする。ゲ
ート酸化膜６は０．１μm 以下のの熱酸化膜又はＯＮＯ
膜とする。ｎ型ターンオフチャネル層８は、表面にｐ型
ドレイン層９が形成されて実質０．５μm のチャネル長
となる。ｎ型ソース層１０は１μm 以下、ｐ型エミッタ
層３は、約４μm の深さに拡散形成する。
【００２８】この実施例の素子も第２の実施例と同様の
動作となる。この実施例では、素子内で埋込みゲート電
極部の占める面積を、これに挟まれる領域の面積より十
分大きくしている。この結果、埋込みゲート電極部を含
む広義のエミッタ領域内での正孔に対する抵抗が大きく
なり、その結果としてこの広義のエミッタ領域の電子注
入効率が上がる。つまり、ｎ型ソース層１０領域の面積
に比べて埋込みゲート電極領域の面積が大きいにも拘ら
ず、電子電流に対する抵抗と正孔電流に対する抵抗の差
によって等価的に大きな電子注入効率が得られ、低いオ
ン抵抗が実現される。そしてｎ型ソース層１０そのもの
の実際の電子注入効率は低いため、ターンオフ能力はＩ
ＧＢＴ並みに高いものとなる。
【００２９】図１４は、第３の実施例を変形した実施例
のレイアウトであり、図１５，図１６および図１７はそ
れぞれ、図１４のＡ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′断
面図である。この実施例では、先の実施例と異なり、溝
５がｐ型ベース層４内に止まっている。
【００３０】この実施例でも、各部の素子寸法を最適設
計することによって、先の実施例と同様に、低いオン抵
抗と高い電流遮断能力の両立を図ることができる。
【００３１】図１８は、第２の実施例の素子を基本とし
て、アノード側にも同様の埋込みゲート構造を適用した
実施例の単位セル部の断面構造を示している。すなわち
ｎ型ベース層のカソード側の面に第２の実施例で説明し
たように、埋込みゲート電極７が形成され、その埋込み
溝４に挟まれてｐ型ベース層，ｎ型ソース層が形成さ
れ、溝４の側面にはｎ型ターンオフチャネル層およびｐ
型ドレイン層が形成されている。このカソード側と対照
的に、アノード側にも溝２０が形成されてここにゲート
電極２１が埋込み形成され、溝２０の間には、カソード
側とは各部の導電型が逆になった拡散層が形成されてい
る。
【００３２】図１８には、具体的な素子寸法が示されて
いる。またカソード側のＡ−Ａ′部分およびＢ−Ｂ′部
分の不純物濃度分布を示すと、それぞれ図１９(a) (b)
のようになっている。
【００３３】この実施例の素子では、ターンオン時、ア
ノード側の埋込みゲート電極２１にもアノード電極に対
して負の電圧が印加される。ターンオフ時はアノード側
の埋込みゲート電極２１にはアノード電極に対して零ま
たは正の電圧が印加される。
【００３４】この実施例の素子によっても、先の実施例
と同様の効果が得られる。
【００３５】ここで、本発明の埋込み絶縁ゲート型素子
が大電流領域でもサイリスタ動作しないｐｎｐｎ構造を
採用しながら、サイリスタ並みの低いオン抵抗が得られ
る理由について、シミュレーションデータを参照しなが
ら詳細に説明する。
【００３６】図２０は、計算に使用したモデルの１／２
セルの断面図であり、図２１はその新型エミッタ構造の
原理説明図である。図２０の基本はＩＧＢＴであるの
で、通常のサイリスタにおけるｎ型エミッタは存在しな
い。カソード側の電子注入はＭＯＳチャネルにより行わ
れて、このＭＯＳＦＥＴを構成するｎ型ドレイン層がｎ
型エミッタとして寄生サイリスタがラッチアップしない
ように、正孔電流のバイパス抵抗を十分小さく設計す
る。しかし正孔電流のバイパス抵抗を小さくすること
は、図２０の構造をサイリスタ（またはダイオード）と
比較した場合のｎ型エミッタの注入効率を低下させるこ
とと等価であり、素子のオン電圧の上昇という結果を招
く。
【００３７】この事をわかりやすく示したのが図２１で
ある。ＭＯＳのソース層と埋込みゲートを微細寸法で配
列した本発明の素子では、ＭＯＳのソース層と埋込みゲ
ート部を含めた領域全体をエミッタ領域として考えて、
その注入効率を考える方が分かり易い。即ち、図中の破
線で囲んだ領域を広義のエミッタ領域と定義すると、こ
の広義のエミッタ領域の注入効率γは、正孔電流抵抗Ｒ
p と電子電流抵抗Ｒnによって次のように表すことがで
きる。
【００３８】 γ＝Ｊn ／（Ｊn ＋Ｊp ） ＝（Ｒp ／Ｒn ）／｛１＋（Ｒp ／Ｒn ）｝ … (8) 但し、広義のエミッタ領域端での横方向の電位分布はな
いものと仮定している。
【００３９】ここで、Ｒp ／Ｒn ＝３とすると、γ＝
０．７５であり、Ｒp ／Ｒn ＝４とすると、γ＝０．８
である。
【００４０】通常のサイリスタまたはダイオードのエミ
ッタ注入効率が０．７以上であることを考えると、図２
０の埋込み絶縁ゲート構造のＩＧＢＴでも、広義のエミ
ッタの注入効率を０．８以上にすれば、すなわちＲp ／
Ｒn ＞４とすれば、サイリスタ並みのオン電圧が得られ
ることを意味している。
【００４１】現在の平面ゲート構造のＩＧＢＴでは、Ｒ
p ／Ｒn がほぼ３程度であり、Ｒp／Ｒn ＞４にすると
ラッチアップ耐量が低下する。その理由は幾つかある
が、例えば、平面ゲート構造のＩＧＢＴではその構造
上、横方向の電子電流抵抗と正孔電流抵抗の差をつけに
くいことがある。オン状態での横方向抵抗が低く（１０
０Ａ／cm2 の電流密度通電時で、約３×１０16／cm3 の
キャリアがあり、ｐ型ベース層による正孔横方向抵抗が
減少している）、この横方向の抵抗で正孔電流抵抗を稼
ごうとしても、単位面積当りのＭＯＳオンチャネル数の
減少を招き、逆に電子電流抵抗を増大させる結果とな
り、したがって広義のエミッタの注入効率が低下してし
まう。ＥＳＴなどの場合、正孔電流抵抗を稼ぐためにセ
ルサイズを大きくするが、この方法は単位面積当りのオ
ンチャネル数を減らすことになり、正孔電流抵抗が十分
増える前に電子電流抵抗が増加してしまうので、結局広
義のエミッタ領域の注入効率が上がらず、素子のオン抵
抗を小さくすることが難しい。また単純に正孔電流の短
絡率を下げて正孔電流抵抗を上げようとすると、ラッチ
アップ耐量が下がってしまう。
【００４２】そこで、単位面積当りのＭＯＳチャネル数
を増やしながら、正孔電流の短絡抵抗を下げずに、正孔
電流抵抗を電子電流抵抗の４倍以上とする構造が必要に
なる。本発明者等の検討結果によれば、埋込みゲート構
造の幅と深さ，間隔等を最適化することによって、この
様な条件が実現できることが明らかになった。
【００４３】以下に具体的なシュレーションデータを示
す。先ず、計算に使用した図２０のＩＧＢＴ構造は、順
阻止耐圧４５００Ｖのものであって、その素子パラメー
タは次の通りである。不純物濃度１×１０13／cm3 ，厚
さ４５０μm のｎ型高抵抗シリコン基板を用いて、アノ
ード側には、深さ１５μm 、表面濃度１×１０16／cm3
のｎ型バッファ層と、深さ４μm ，表面濃度１×１０19
／cm3 のｐ型エミッタ層を形成している。カソード側に
は、深さ２μm ，表面濃度１×１０17／cm3 のｐ型ベー
ス層と、深さ０．２μm ，表面濃度１×１０19／cm3 の
ｐ型ソース層を形成している。カソード側の埋込みゲー
ト部のゲート電極は厚さ０．０５μm のシリコン酸化膜
またはＯＮＯ膜等により分離されている。
【００４４】図２０に示すように、埋込みゲート部の深
さはＤ（ｐ型ベース層からｎ型ベース層内に突き出た部
分）であり、セルサイズは２Ｃ、エミッタ幅は２Ｗであ
り、したがって埋込みゲート部の幅とエミッタ幅の比率
は、Ｗ／（Ｃ−Ｗ）である。これらの寸法Ｃ，Ｗ，Ｄ
と、正孔ライフタイムτp をパラメータとして、素子の
オン電圧に与える埋込みゲート電極構造の効果を調べ
た。その結果が、図２２〜図２７である。
【００４５】図２２は、セルサイズが２Ｃ＝６μm 、エ
ミッタ幅が２Ｗ＝１μm 、したがって埋込みゲート部の
幅が２（Ｃ−Ｗ）＝５μm 、正孔ライフタイムがτp ＝
τｎ＝２．０μsec のモデルで、埋込みゲート部の深さ
Ｄを変化させた時のアノード・カソード間電圧２．６Ｖ
での素子電流密度を求めた結果である。ゲート印加電圧
は＋１５Ｖ（すべてのオン電圧の計算で共通）である。
【００４６】図２３は、エミッタ幅２Ｗ＝１μm 、埋込
みゲート部の深さＤ＝５μm 、正孔ライフタイムτp ＝
３０μsec のモデルで、埋込みゲート部の幅Ｃ−Ｗを変
化させた時の、アノード・カソード間電圧２．６Ｖでの
素子電流密度を求めた結果である。
【００４７】図２３に示すように、埋込みゲート部の幅
が１μm から５μm 程度までは埋込みゲート部の幅が増
加するにしたがって素子電流は急激に増加するが、１０
μm程度で電流は頭打ちとなり、１５μm になると素子
電流は逆に減り始める。この現象は、次のように説明で
きる。埋込みゲート部の幅がエミッタ幅に比べて広くな
ると、エミッタ直下の埋込み溝側面近くの正孔電流密度
が高くなり、その結果埋込み溝下部側面で電位が上昇す
る。この結果ＭＯＳチャネルが飽和していない状態では
電子電流に対する正孔電流の比率が増加し、結果として
広義のエミッタ領域の注入効率が高くなって、素子電流
密度が増加する。しかし、埋込みゲート部の幅が更に広
くなると、ＭＯＳチャネルが飽和すると共に、単位面積
当りのＭＯＳチャネル数が減少することによって、電子
電流のＭＯＳチャネル抵抗が大きくなり、素子に流れる
電子電流が制限されて、エミッタ注入効率が低下し、素
子電流が減少することになる。
【００４８】また、ｐ型ベース層とｎ型エミッタ層のコ
ンタクトをカソード短絡と考えると、埋込みゲート部の
幅が広くなるとこのカソード短絡の横方向抵抗を増やす
のと同じ効果（注入効率に関しては、広義のエミッタ領
域内のカソード短絡率を減らしたと等価）があり、この
結果注入効率が増加してオン電圧が下がる。しかし、埋
込みゲート部の幅が広くなり過ぎると、単位面積当りの
オンチャネル数が減少する結果、電子電流抵抗が増加す
るので、注入効率が低下してオン電圧が上がる。
【００４９】図２４は、エミッタ幅２Ｗ＝１μm 、埋込
みゲート部の深さＤ＝５μm 、正孔ライフタイムτp ＝
２．０μsec のモデルで、埋込みゲート部の幅Ｃ−Ｗを
変化させた時のアノード・カソード間電圧２．６Ｖでの
素子電流密度を求めた結果である。埋込みゲート部の幅
が１μm から５μm 程度までは急激に電流が増えるが、
１０μm から１５μm で頭打ちとなる。τp ＝３０μse
c の場合に比べて、電流が飽和する埋込みゲート部幅が
広いのは、素子に流れる電流の絶対値が小さい（１／１
０程度）からである。
【００５０】図２５は、エミッタ幅２Ｗ＝１μm 、埋込
みゲート部の深さＤ＝５μm 、正孔ライフタイムτp ＝
２μsec のモデルで、埋込みゲート部の幅２（Ｃ−Ｗ）
が１μm の場合（Ａ）と１５μm の場合（Ｂ）の、アノ
ード・カソード間順方向電圧を変化させた時の電流特性
をプロットしたものである。
【００５１】図に示すように、アノード・カソード間電
圧が１３Ｖの点で電流がクロスしている。１３Ｖ以下で
は、埋込みゲート部の幅１５μm のモデルの方が電流値
が大きく、特に２Ｖ以下では１桁電流値が大きい。１３
Ｖ以上では電流値の大きさが逆転する。
【００５２】図２６は、図２０のＩＧＢＴ素子モデル
を、先の第２の実施例の素子構造に変更した図３０の素
子モデルについて、エミッタ幅２Ｗ＝３μm 、埋込みゲ
ート部の幅２（Ｃ−Ｗ）＝１３μm 、埋込みゲート部の
深さＤ＝１２．５μm 、ｐ型ベース層深さ２．５μm 、
ｎ型ソース層の深さ１μm 、ｐ型ドレイン層の深さ０．
５μm 、正孔ライフタイムτp ＝１．８５μsec とした
ときの電流−電圧特性である。アノード・カソード間電
圧が２．６Ｖの時に素子電流が１００Ａ／cm2 となるよ
うに、τp が設定されている。
【００５３】図２７は同様に、図３０のモデルでの電流
密度Ｉak＝５２２３［Ａ／cm2 ］，Ｖak＝２５Ｖからの
抵抗負荷でのターンオフ波形である。ゲート電圧上昇率
ｄＶG ／ｄｔ＝−３０［Ｖ／μsec ］で、＋１５Ｖから
−１５Ｖまでゲート電圧を変化させてある。
【００５４】ちなみに、１００Ａ／cm2 の時のエミッタ
領域直下のキャリア濃度を１×１０16／cm3 と仮定する
と、エミッタ幅Ｗ＝１．５μm 、埋込みゲート部の深さ
Ｄ＝１２．５μm での正孔電流抵抗は、 Ｒp ＝０．５×１２．５×１０-4÷１．５×１０-4 ＝４．２Ω … (9) であり、電子電流抵抗をＲn ＝１Ωとすると、注入効率
はγ＝０．８１である。
【００５５】以上のデーから明らかなように、埋込み絶
縁ゲート部を含む広義のエミッタ領域の形状寸法を最適
化することによって、サイリスタ動作をさせることな
く、サイリスタと同程度の低いオン抵抗を実現できるこ
とが分かる。
【００５６】従来の方法ではエミッタ層は単一の高濃度
不純物拡散層からなり、このエミッタ拡散層から高抵抗
ベース層にキャリアを注入していた。本発明は、従来の
単一の高濃度不純物拡散層の代わりに高抵抗ベースへの
キャリア注入と排出にＭＯＳチャネルとキャリア排出の
流れをコントロールする構造（即ち、キャリア排出抵抗
又は拡散電流を局所的に変化させる）を使うことによっ
て従来の高濃度不純物拡散層を使わなくとも高い注入効
率を得る構造に関するものである。
【００５７】本発明において、カソード側のｐベース短
絡抵抗は、隣り合う埋込みゲート部を跨ぐ距離２Ｄ＋２
（Ｃ−Ｗ）に比例し、エミッタ幅２Ｗに反比例する傾向
がある。そこで、次のパラメータＸを導入する。
【００５８】 Ｘ＝｛２Ｄ＋２（Ｃ−Ｗ）｝／２Ｗ ＝｛Ｄ＋（Ｃ−Ｗ）｝／Ｗ …(10) このパラメータＸは、カソード側の正孔バイパスまたは
ドレイン層が互いにどれだけ離れているかを表す量で、
小さければ小さいほどカソード側の正孔の排出抵抗（短
絡抵抗）が小さいことを意味する。
【００５９】図２８は、このパラメータＸを横軸にとっ
て、素子のライフタイムτp と前述のＤ，Ｃ，Ｗを変化
させた時の素子に流れる電流密度を表したものである。
白丸は、τp ＝３０μsec ，Ｗ＝０．５μm ，Ｄ＝５μ
m でＣを変化させた時のもの、黒丸はτp ＝２μsec ，
Ｗ＝０．５μm ，Ｃ＝１μm でＤを変化させた時のも
の、二重丸はτp ＝２μsec ，Ｗ＝１．５μm ，Ｃ＝８
μm ，Ｄ＝１５μm の時のもの、×印はτp ＝２μsec
，Ｗ＝０．４μmec ，C=1 μm でＤを変化させたもの
である。
【００６０】順方向耐圧４５００Ｖの素子で１００Ａ／
cm2 の電流容量を確保するためには例えば、Ｗ＝０．５
μm 、Ｄ＝２μm 、Ｃ＝１μm として、 Ｘ≧５ とすることが必要である。さらに図２２〜図２８のデー
タより、Ｗ＝０．５μm、Ｄ＝５μm 、Ｃ＝１μm のと
き、Ｘ＝１１であり、Ｗ＝１．５μm 、Ｄ＝１３．５μ
m 、Ｃ＝８μm のとき、Ｘ〜１３である。すなわち、Ｘ
＞８或いはＸ＞１０、さらに好ましくは、Ｘ＞１３とす
ることによって、著しく特性が向上することがわかる。
【００６１】なおこの場合のオン状態でのキャリア濃度
分布を対応する断面と共に示したのが、図２９である。
右側のグラフ中、実線は本発明、破線は従来例である。
ＩＧＢＴ構造の場合と比べて、ｎ- 型ベース層のカソー
ド側にキャリア濃度分布のピークを持つことに本発明の
特徴が見られる。オン状態でのｎ- 型ベース層のキャリ
ア濃度は、１０11〜１０18／cm3 、より好ましくは１×
１０15〜１×１０18／cm3 程度となるように設計され
る。
【００６２】また、寸法Ｗ，Ｄ，ＣのうちＷが小さけれ
ば小さいほど、Ｘは大きくなり、実際の素子特性は向上
する。しかし、Ｄは大きくなると正孔抵抗が増すだけで
なく、オンチャネルを通って高抵抗ベースに注入される
キャリアの抵抗も増大する。例えば、Ｄ＝５００μm に
なると、注入キャリアの抵抗による電圧降下と排出正孔
の抵抗による電圧降下が等しくなり、素子のトータルの
オン電圧が高くなる。
【００６３】また、Ｃを大きくすると、Ｗの範囲の電流
密度が上り、広義のエミッタ注入効率は上るが、Ｃを大
きくすることは単位面積当りのオンチャネル数を減らす
ことになり、Ｃを余り大きくすると実質的なオンチャネ
ル抵抗が増大してしまう。図２８にも見られるように、
Ｘ＞３０μm 以上でその傾向が現れるから、Ｃは５００
μm 以下に設計するのが好ましい。
【００６４】図３１は、本発明の他の実施例の埋込み絶
縁ゲート型電力半導体素子のレイアウトであり、図３２
および図３３はそれぞれ図３１のＡ−Ａ′およびＢ−
Ｂ′断面図である。
【００６５】この実施例では、溝５がｎ型ベース層１に
達する深さをもってｐ型ベース層４を矩形に取り囲むよ
うに形成され、さらにその中に複数本のストライプ状の
溝５が周辺の溝５と連続して形成されている。溝５内に
はゲート酸化膜６を介して埋込みゲート電極７が形成さ
れている。
【００６６】溝５の間のストライプ状領域のｐ型ベース
層４内には、ｎ型ターンオフチャネル層８が形成されて
いる。そしてこのｎ型ターンオフチャネル層８に、溝５
の長手方向に沿って交互に、ｐ型ドレイン層９とｎ型ソ
ース層１０が分散配置されて形成されている。ｐ型ドレ
イン層９はｎ型ターンオフチャネル層８の表面部に形成
され、ｎ型ソース層１０とｎ型ターンオフチャネル層８
は実際には同じ拡散層である。
【００６７】この実施例の素子は、ｎ型エミッタ層１０
の下にあるｐ型ベース層４の溝５の側面部がターンオン
チャネルとなっている。またｐ型ドレイン層９下のｎ型
ターンオフチャネル層８の溝５側面部がターンオフチャ
ネルとなる。したがって先の実施例と同様に、溝５に埋
込み形成されたゲート電極７がターンオン用とターンオ
フ用を兼ねている。
【００６８】この実施例の素子は、埋込みゲート電極７
に正電圧を印加して、ｐ型ベース層４の溝側面にｎ型チ
ャネルを形成することにより、ターンオンする。埋込み
ゲート電極７に負電圧を印加すると、ｎ型ターンオフチ
ャネル層８の溝側面部にｐ型チャネルが形成されて、先
の各実施例と同様にしてターンオフする。
【００６９】この実施例によっても、先の各実施例と同
様の効果が得られる。またこの実施例の素子は、先の実
施例と同様に埋込みゲート部で耐圧を担うため、ｐ型ベ
ース層４の不純物濃度を低いものとする事ができる。た
とえば、ｐ型ベース層４のピーク不純物濃度を１×１０
16／cm3 程度とすることができ、これに伴ってｎ型ター
ンオフチャネル層８のピーク不純物濃度を１×１０17／
cm3 程度とすることができる。その結果、ｎ型ターンオ
フチャネル層８の溝側面にｐ型チャネルを形成するに必
要なしきい値はたとえば５Ｖ程度の小さいものとするこ
とができ、小さいゲート電圧でオフ制御ができる。
【００７０】第３４図は、本発明の別の実施例の埋込み
絶縁ゲート型半導体素子のレイアウトであり、図３５お
よび図３６はそれぞれ、図３４のＡ−Ａ′およびＢ−
Ｂ′断面図である。
【００７１】この実施例の素子は、図３１〜図３３の実
施例の素子のｐ型ベース層４を省略したもので、所謂静
電誘導サイリスタとなっている。ｎ型ベース層１の不純
物濃度と、溝５の幅（図３５の断面に示される溝５に挟
まれたｎ型ベース層１の幅）を適当な値に設定すれば、
溝５に挟まれたｎ型ベース層１の部分全体の電位を埋込
みゲート電極７により制御する事ができる。
【００７２】ゲート電極７に正の電圧を印加して、溝５
に挟まれたｎ型ベース層１の電位を上げると、ｎ型ソー
ス層１０から電子が注入されて、素子はターンオンす
る。ゲート電極７に負の電圧を印加すると、ｎ型ターン
オフチャネル層８の溝側面にｐ型チャネルが形成され
て、ｎ型ベース層１のキャリアがｐ型ドレイン層９を介
してカソード電極１３に排出されるようになり、素子は
ターンオフする。
【００７３】図３７は、さらに別の実施例の埋込み絶縁
ゲート型半導体素子のレイアウトであり、図３８および
図３９はそれぞれ図３７のＡ−Ａ′およびＢ−Ｂ′断面
図である。
【００７４】この実施例は、図３１〜図３３の実施例の
素子を僅かに変形したものである。複数本のストライプ
状の溝５は、互いに独立しており、これらの周囲は深い
ｐ型ベース層４′により囲まれている。埋込みゲート部
の間のｐ型ベース層４に形成されるｎ型ターンオフチャ
ネル層８、ｐ型ドレイン層９、ｎ型ソース層１０の分布
や深さ等は先の実施例と同様である。
【００７５】図４０は、さらに別の実施例の埋込み絶縁
ゲート型半導体素子のレイアウトであり、図４１および
図４２はそれぞれ図４０のＡ−Ａ′およびＢ−Ｂ′断面
図である。
【００７６】この実施例は、図３４〜図３５の実施例の
素子を、図３７〜図３９の実施例と同様に変形したもの
である。
【００７７】これらの実施例によっても、先の各実施例
と同様の効果が得られる。
【００７８】図４２〜図４４は、図３１〜図３３の実施
例を変形して、ｐ型ベース層４を埋込みゲート部より深
くした実施例である。
【００７９】図４６〜図４８は、さらに図４３〜図４５
の実施例を変形して、ｎ型ターンオフチャネル層８を省
略した実施例である。
【００８０】図４９〜図５１はさらに、図４６〜図４８
の構造においてｐ型べー層を省略した実施例である。
【００８１】これらの実施例によっても、前述したよう
に各部の形状寸法、特に埋込みゲート部の幅と間隔を最
適設計して、広義のエミッタ領域の注入効率を十分に大
きくして低いオン抵抗を実現することができる。
【００８２】図５２〜図５５は、図１１〜図１４の実施
例と同様の構造をＩＧＢＴに適用した実施例であ。溝５
の側面に接してｎ型ソース層１０が形成され、カソード
電極１はこのｎ型ソース層１０とこれらの間に露出する
ｐ型ベース層４に同時にコンタクトする。
【００８３】図５６〜図５８は、同様に図３７〜図３９
の構造をＩＧＢＴに適用した実施例である。
【００８４】図５９は、図５３の変形例である。エミッ
タ幅２Ｗに対して埋込みゲート部の幅２（Ｃ−Ｗ）が余
り広いと、溝加工の信頼性が低下する。この様な場合に
本来一つでよい溝を複数個に分けて形成することによ
り、歩留まり向上が図られる。幅２（Ｃ−Ｗ）の中に露
出するｎ型ベース層部分にはｐ型ベースやｎ型ソースは
形成されない。
【００８５】図６０〜図６２は、本発明を横型のＩＧＢ
Ｔに適用した実施例の単位セル部のレイアウトとそのＡ
−Ａ′，Ｂ−Ｂ′断面図である。第１のシリコン基板２
０と第２のシリコン基板２２を間に酸化膜２１を挟んで
直接接着して得られたウェハの第２のシリコン基板２２
側を素子領域として、これを所定厚みに加工してｎ型ベ
ース層１とする。このｎ型ベース層１に底部酸化膜２１
に達する深さの溝５が形成されここにゲート電極７1 が
埋込み形成される。埋込みゲートの間にｐ型ベース層４
およびｎ型ソース層１０が形成され、これらの上にはゲ
ート酸化膜６を介して埋込みゲート電極７と連続する表
面ゲート電極７2 が形成される。埋込みゲート部から所
定処理離れた位置にｐ型エミッタ層３が形成されてい
る。ｐ型エミッタ層３と埋込みゲート部の間には、ｐ-
型リサーフ層２３が形成されている。
【００８６】図６３〜図６５は、上の実施例を変形して
アノード側に埋込みゲートを設けた横型のＩＧＢＴの実
施例のレイアウトとそのＡ−Ａ′およびＢ−Ｂ′断面図
である。素子形成側の第２の基板２２をｐ- 型ベース層
２４として、上の実施例と同様に溝５が形成され、これ
に埋込みゲート電極７1 が形成される。溝の間にｎ型ベ
ース層１′、その中にｐ型ドレイン層３′が形成され、
これらの上に上の実施例と同様に表面ゲート電極７2 が
形成される。そしてドレイン領域から所定距離離れてｎ
型ソース層１０′が形成される。
【００８７】図６６〜図６８は、図１〜図５の実施例と
同様の素子を横型素子として実現した実施例のレイアウ
トとそのＡ−Ａ′およびＢ−Ｂ′断面図である。先の実
施例と対応する部分には先の実施例と同一符号を付して
詳細な説明は省略する。
【００８８】図６９〜図７１は、上の実施例の各部の導
電型を逆にした実施例の素子のレイアウトとそのＡ−
Ａ′およびＢ−Ｂ′断面図である。
【００８９】図３１の実施例において、ｎ型ソース層の
幅ｄN+とｐ型ドレイン層の幅ｄP+が略等しい状態で示さ
れているが、ｄN+＞ｄP+とすればオン特性が改善され、
ｄN+＜ｄP+とすればオフ特性が改善される。したがって
これらの幅の関係を最適設計することにより、所望の特
性が得られる。このことは、図３４，図３７，図４０，
図４３，図４６，図４９，図５６の素子においても同様
である。
【００９０】可制御最大電流を増すためには、ｄN+をキ
ャリア拡散長程度かそれ以下に形成することが望まし
く、オン電圧を下げたいときには最小の可制御最大電流
を保証できる範囲でこれを大きく形成することが望まし
い。
【００９１】以上のように本発明によれば、深い埋込み
絶縁ゲート構造と、この埋込み絶縁ゲートに挟まれた幅
の狭い正孔電流通路を広い間隔で形成した構造、および
注入効率を小さく抑えたカソードエミッタ構造の組合わ
せによって、電圧駆動型の素子であってラッチアップさ
せることなくＧＴＯサイリスタ並の特性を実現すること
ができる。
【００９２】横型素子の実施例をさらにいくつか説明す
る。
【００９３】図７２〜図７４は、図６６〜図６８の実施
例の素子を変形した実施例である。この実施例では、ｐ
型ドレイン層９が埋込みゲート７2 により挟まれた領域
のみならず、埋込みゲート７2 のカソード側端部側壁に
まで延在させて設けられている。
【００９４】図７５〜図７７は、図７２〜図７４の構造
を変形した実施例で、ｎ型エミッタ層８を素子底部に達
しない深さに拡散形成している。
【００９５】図７８〜８０の実施例は、第２の基板２２
として、底部にｐ+ 型層２５を持つｐ- 型基板を用い
て、その表面にｎ- 型ベース層１を形成した他、図７６
〜図７７の実施例と同様である。
【００９６】図８１〜図８３は、図７８〜図８０の実施
例を変形したもので、埋込みゲート電極７1 の幅に比べ
て表面ゲート電極７2 の幅を大きく選び、埋込みゲート
電極７1 により挟まれた領域から所定距離離れたカソー
ド側に、表面ゲート電極７2で制御されるターンオンチ
ャネル領域およびターンオフチャネル領域を形成した実
施例である。
【００９７】図８４以下は縦型素子の他の実施例の１／
２セル断面構造を示している。
【００９８】図８４は、長い電子注入チャネルが形成さ
れる領域（幅Ｗで示す）の間の領域（幅Ｌで示す）に
は、図５９のような埋込みゲートを設けないようにした
実施例である。
【００９９】図８５は、図８４の素子において電子注入
チャネルが形成されない領域にも埋込み絶縁ゲート構造
を形成した実施例である。ゲート電極７は溝５を完全に
は埋め込まず複数の溝５に沿って連続的に形成されてい
る。そしてゲート電極７が形成された素子表面に溝５を
埋めて表面を平坦化するようにＣＶＤ酸化膜３１が形成
されている。
【０１００】図８６は、図８４の素子の電子注入チャネ
ルが形成されない溝間にｐ型層３２を形成した実施例で
ある。このｐ型層３２を設けることによって、チャネル
が形成されない領域でのカソード電極１１とｎ型ベース
層１間の耐圧を十分なものとすることができる。
【０１０１】図８７は、図８６の素子構造において、ゲ
ート電極７を多結晶シリコン膜により溝５を完全には埋
めないように形成して、チャネルが形成されない領域で
これに重ねてＡl ，Ｔｉ，Ｍｏ等の低抵抗金属ゲート３
３を形成したものである。低抵抗金属ゲート３３上はポ
リイミド等の有機絶縁膜３４で覆っている。
【０１０２】図８８は更に、チャネルが形成されない領
域全体に溝５を形成して、この溝５に沿って多結晶シリ
コン・ゲート電極７を形成すると共に、溝５の底部に低
抵抗金属ゲート３３を埋込み形成した実施例である。
【０１０３】以上に説明した各実施例において、埋込み
ゲートで挟まれたチャネル領域に、正孔電流バイパス抵
抗を大きくするために、イオン注入等による低キャリア
ライフタイム層、或いはｎ型ベース層より高濃度のｎ型
層等を設けることも有効である。
【０１０４】例えば図８９は、図８６の素子において、
ｐ型ベース層４下にｎ型ベース層１より高濃度のｎ型層
３５を設けた実施例である。また図９０は、ｐ型ベース
層４の下に低キャリアライフタイム層３６を形成した実
施例である。
【０１０５】図９１は、図８７の構造を変形した実施例
で、ｐ型層３２の上部にフローティングのｎ+ 型エミッ
タ層３６を形成したものである。電子注入部はｐ型ドレ
インがなく、ＩＧＢＴ構造となっており、ゲート電極７
に正電圧を印加した時に溝５の側壁に沿ってｎ型ソース
層１０からｎ+ 型エミッタ層３６の間にチャネルが形成
されて、ｎ+ 型エミッタ層３６がカソード電極１１に繋
がる。
【０１０６】図９２は、同様に図８６の素子に対して、
図９１と同様の変形を施した実施例である。
【０１０７】図９３は、図８５の実施例の素子におい
て、電子注入チャネル領域の外側の溝間に、ｐ型ベース
層４と同時に形成されるｐ型層３２を設けた実施例であ
る。更に図９４は、図９３のｐ型層３２をｐ型ベース層
４とは別にこれより深く形成して、その上部にフローテ
ィングのｎ型エミッタ層３６を形成した実施例である。
【０１０８】図９５は、図９１のｐ型層３２およびｎ+
型エミッタ層３６をより深く形成して、埋込みゲート２
７により制御されるターンオン・チャネルを短くした実
施例である。
【０１０９】前述した各実施例は、“独特にアレンジさ
れたトレンチゲート電極構造による正孔バイパス抵抗を
増加させ、以て電子注入効率を改善し半導体デバイスの
オン抵抗を低下させる”という概念に基づいている。こ
こで注目すべき重要な事実は、本発明によれば、低下さ
れたオン抵抗の達成は、本来、“正孔パイパス抵抗の増
加”にこだわらなくてもよいという点である。なぜな
ら、キャリア注入の強化は、“正孔バイパス抵抗の増
加”という思想を包含している“正孔の拡散電流と電子
電流の比率を大きくする”という原理に基づいているか
らである。
【０１１０】図９６は本発明の更なる実施例に係るＩＥ
ＧＴ（injection-Enhanced Gate Bipolar Transistor）
のレイアウトであり、図９７，図９８，図９９および図
１００はそれぞれ、図９６のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−
Ｃ′およびＤ−Ｄ′断面図である。このトランジスタ構
造において、図６〜図９の実施例と同様な部分には同様
な参照符号が付されている。
【０１１１】ｎ型ソース層はｎ+ 型半導体層１０により
構成される。これらのソース領域１０は、ｐ型ドレイン
層４の表面部において、図９６に示すようにトレンチゲ
ート電極７に直角に伸びている。これらのソース領域１
０のトレンチゲート電極７と関連する断面は図９７に示
す。隣合う二個のトレンチゲート電極７の各対の間に位
置するｎ+ 型層１０は、表面絶縁層202 によって第一の
主電極層１１から電気的に絶縁されている。
【０１１２】図９８に示されているように、隣接するト
レンチゲート電極７間では、ｎ+ 型層１０はｐ型ドレイ
ンとして機能するｐ+ 型層９と交互配列されている。図
９９に示されている各トレンチゲート電極７の断面図
は、図９のそれと同一である。ｐ+ 型ドレイン領域９の
トレンチゲート電極７に直角な方向での断面図は、図１
００に示されている。ここにおいて、図９７の場合と同
様なマナーで、隣合う二個のトレンチゲート電極７の各
対の間に位置するｐ型ドレイン層９は、上記表面絶縁層
202 によって第一の主電極層１１から電気的に絶縁され
ている。このトランジスタ構造の具体的寸法は、図１〜
図５のデバイスでのそれと同様でよい。
【０１１３】本実施例におけるＩＥＧＴの動作は次の通
りである。ゲート電極７にカソード電極１１に対して正
極性の電圧が印加されると、ｐ型ベース層４の周辺部に
位置するターンオンチャネルが導通する。電子は、ｎ型
ソース層１０からｎ型ベース層１に注入され、ｎ型ベー
ス層１に導電変調を起こす。これによりＩＥＧＴはＩＧ
ＢＴ動作によってターンオンする。
【０１１４】ゲート電極７にカソード電極１１に対して
負極性の電圧が印加されると、上記ターンオンチャネル
領域からの電子の注入は止まる。トレンチゲート部のト
レンチ５に面している側面部分（溝側側面部）に、反転
層が形成される。公知のｐチャネルＭＯＳトランジスタ
動作によって、ｐ型ベース層４内のキャリアがｐ型ドレ
イン層９を介して、カソード電極１１に排出される。半
導体デバイスはターンオフする。この実施例の場合、こ
のデバイスがターンオン状態でも、ｎ型ソース層１０、
ｐ型ベース層４、ｎ型ベース層１及びｐ型エミッタ層３
によって構成される寄生サイリスタは、ラッチアップし
ないように前述の説明のように特にアレンジされてい
る。オンチャネルが閉じれば、ｎ型ソース層１０からの
電子注入は直ちに停止する。
【０１１５】ＩＥＢＴによれば、ある一対のトレンチゲ
ート７と、該一対のトレンチゲート電極の間に位置し且
つ電極１１から絶縁されているＰ+ 型ドレイン層９と、
この絶縁されたＰ+ 型ドレイン層と対応するトレンチゲ
ート電極７を挟んで隣合い且つ電極１１とコンタクトし
ている他のＰ+ 型ドレイン層９とによって、“単位セ
ル”が規定される。
【０１１６】電極１１とコンタクトするｐ+ ドレイン層
との間に、比較的幅の狭いトレンチ溝に囲まれ、電極１
１と絶縁された領域を形成することで、幅の広いトレン
チ溝（２Ｃ−２Ｗ）を形成するという技術的な困難を回
避し、幅の広いトレンチ溝と同等の効果を上げることが
可能である。
【０１１７】複数のトレンチゲート電極７の深さと間
隔，数を適切にアレンジすることにより（具体例は既に
提示した）、デバイスをサイリスタ動作させないように
しつつ充分に低いオン抵抗を得ることができる。ＩＥＧ
Ｔの主電極１１のｐ型ドレイン層９への“間引かれた”
コンタクトは、正孔のバイパス電流の減少、即ち減少さ
れたオン抵抗の実現に貢献している。また、この実施例
では、オン状態で寄生サイリスタがラッチアップせず、
ターンオフに際してはターンオフチャネルが開いて正孔
の流れのバイパス路が形成される。従って、一旦ラッチ
アップされた後にターンオフするように構成された現行
のＧＴＯサイリスタ比べて、最大遮断電流能力は強化さ
れている。
【０１１８】ここで、正孔拡散電流の全電流に対する比
率をアレンジすることにより大きな電子注入効率が得ら
れる点について、説明を加える。
【０１１９】広義のエミッタ領域（一例を図２１中に破
線で囲んだ部分に示している）の不純物濃度が比較的低
い場合、例えば広義のエミッタ領域の中でｎ〜ｐの伝導
変調を生じる部分がある場合など、正孔の拡散電流Ｉ
ｐ、特に縦方向（素子のアノード−カソード方向に平行
に流れる拡散電流）と電子電流Ｉｎ（＝Ｉ−Ｉｐ，Ｉ：
全電流）の比を大きくするような構造を広義のエミッタ
領域中に設けることで、広義のエミッタ領域の注入効率
を増加し、素子のオン抵抗を減少させることができる。
【０１２０】広義のエミッタ領域に流れる正孔電流Ｊｐ
（Ａ／ｃｍ2 ）、ｎ−ベースの広義のエミッタ側キャリ
ア濃度ｎ（ｃｍ-3）（図２９中のｎ）とする。
【０１２１】広義のエミッタ領域に流れる正孔電流が縦
方向（Ａ−Ｋ方向）のキャリアの拡散電流のみとする
と、 Ｊｐ＝２・μｐ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ） …(12) と表わすことができる。ここで、μｐはホール易動度、
ｋはボルツマン係数、Ｔは温度である。
【０１２２】広義のエミッタ領域の正孔の注入効率γｐ
は γｐ＝Ｊｐ／Ｊ＝Ｊｐ／（Ｊｎ＋Ｊｐ） ＝２μｐ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ・Ｊ） …(13) Ｙ＝Ｗ／（Ｃ・Ｄ）とすると、 γｐ＝２（μｐ・ｋ・Ｔ・ｎ／Ｊ）・Ｙ γｐの値は、μｐ＝５００，ｋ・Ｔ＝４．１４×１０
-21 、Ｊ＝１００Ａ／cm2とすると、 γｐ＝２×（５００×４．１４×１０-21 ／１００）×１×１０16×Ｙ ＝４．１４×１０-4・Ｙ …(16) γｐは注入効率が十分低い時には γｐ＝Ｊｐ／（Ｊｎ＋Ｊｐ）＝μｐ／（μｎ＋μｐ）＝０．３ …(17) 程度であろう。つまり、広義のエミッタ領域の注入効率
が大きいとは、 γｐ＜０．３ …(18) ということであり、この条件を満たすＹは、 ４．１４×１０-4・Ｙ＜０．３ Ｙ＜０．３／４．１４×１０-4 Ｙ＜７．２５×１０2 （cm-1） …(19) 比較的オン電圧の高い場合でｎ＝７×１０15の時は、 Ｙ＜１．０×１０3 （cm-1） …(20) である。
【０１２３】つまり、パラメータＹを上記の範囲に設計
することによって、カソード電極にコンタクトしている
不純物拡散層の注入効率が低くても、広義のエミッタ領
域の注入効率を増加できる。即ち、高抵抗ベース層のオ
ン状態におけるキャリアの蓄積を増加させることがで
き、素子のオン抵抗を減少させることが可能である。
【０１２４】このように素子をアレンジした場合、注入
効率の低いカソード拡散層は高い電流制御能力、高速の
スイッチングを保証し、かつ本発明の効果である広義の
エミッタ領域の注入効率の増加により、低い素子オン抵
抗をも同時に実現することができる。
【０１２５】広義のエミッタ領域が図２０のようなトレ
ンチ構造の場合、Ｙの値は前述のように図２０のＤ，
Ｃ，Ｗによって決まる。
【０１２６】また、広義のエミッタ領域内に、不純物濃
度の高いところ（抵抗でＪｐが流れる）と、不純物濃度
の低いところが共存する場合、広義のエミッタ領域の注
入効率は、前述のパラメータＸとＹの両方を考慮する必
要がある。
【０１２７】図１００の断面構造は、図１０１に示すよ
うに変形される。ここで、ｎ+ 型ソース層１０は、トレ
ンチゲート電極７が埋め込まれた各トレンチ５の両側端
面に接合するように延びている。
【０１２８】図１０２〜図１０６に示されたＩＥＧＴ
は、基本的に、図９６〜図１００のデバイスと図６〜図
９のデバイスとの組み合わせである。言い換えれば、こ
のＩＥＧＴは、各ｐ+ 型ドレイン層９は“梯子型平面形
状”を持っている点で、図９６〜図１００とは特徴的に
異なっている。特に、図７で説明されたｎ型ソース層１
０が、ｐ+ 型ベース層４の表面部に形成されている。ｎ
型ソース層１０中において、各トレンチ５の両上方サイ
ド端部に接合するようにｐ型ドレイン層９はアレンジさ
れている。ｐ型ドレイン層９は、ｎ型ソース層１０より
浅い。ｐ型ドレイン層９の底部とｐ型ドレイン層４とに
よりサンドウィッチされたｎ型ソース層１０の部分は、
図７で説明されたｎ型ターンオフチャネル層１０として
機能する。２つの隣接するトレンチゲート電極７間のｎ
型ソース層１０の中央部分は図２のｎ型ソース層１０に
相当している。基板表面上を見ると、２つの隣接するト
レンチゲート電極７間において、ｐ型ドレイン層９は、
ｎ型ソース層１０を平面的に囲み、これにより梯子型の
平面形状を呈する。
【０１２９】図１０４に示されているように、ｎ型ソー
ス層１０はｐ+ 型ドレイン層９より深く、従って、ここ
に示された断面構造に付いて見れば、ｎ型ソース層１０
はｐ+ 型ドレイン層９を囲っている。図１０５に示され
た各トレンチゲート電極７の断面構造は、図９９のそれ
と同一である。図１０６に示されているように、ｐ+型
ドレイン層９は、表面絶縁層202 によって“間引きされ
て”電極１１にコンタクトされている。
【０１３０】本実施例のＩＥＧＴによれば、ｎ型ターン
オフチャネル層の直下に位置するｐ型ベース層４のトレ
ンチ接合側面部がターンオンチャネルとして機能する。
従って、複数のトレンチゲート電極７の双方が、ターン
オン駆動電極及びターンオフ駆動電極とを兼用している
と言える。即ち、ターンオフ用ｐチャネルＭＯＳＦＥＴ
と、ターンオン用ｎチャネルＭＯＳＦＥＴとがデバイス
内部で縦積みされた構造である。トレンチゲート電極７
に正極性電圧が印加されると、ｐ型ベース層４の各トレ
ンチ接合側面部にｎ型チャネルが形成され、以てデバイ
スをターンオンさせる。このとき、各ｎ型ソース層１０
からｎ型ターンオフチャネル及び反転層形成により現わ
れるｎ型チャネルを介してｎ型ベース層１に電子が注入
される。ターンオフ動作は、トレンチゲート電極７に負
極性電圧を与えることにより、図９６〜図１００の実施
例200 と同様なマナーで行われる。本実施例のＩＥＧＴ
によっても、図９６〜図１００の実施例と同様な効果が
得られる。
【０１３１】最後に、図６０〜図８３に開示された横型
ＩＧＢＴの２つの変形例を、図１０７〜図２０２に提示
する。図１０７〜図１０９の横型ＩＧＢＴ及び図１１０
〜図１１２のＩＧＢＴの先の例との特徴的違いは、セル
構造パラメータ“Ｃ”及び“Ｗ”の異なりが基板の厚さ
方向に沿って設定された点にある。
【０１３２】図１０８および図１０９に示されているよ
うに、中間絶縁層２１上のｎ- 型上方基板の表面に、全
体的に均一の矩形断面形状をもつトレンチ222 が形成さ
れている。導電層224 はトレンチ222 内に絶縁的に埋め
込まれている。導電層224 の厚さはトレンチ222 の深さ
より大きく、従って、導電層224 の上半分は上方基板の
表面からはみ出ている。導電層224 は、トレンチゲート
電極として機能する。上方基板の厚さはＣである。情報
基板のトレンチ部の厚さ、即ちトレンチ222 の底部と中
間絶縁層２１とにサンドウイッチされた活性層の厚さ
は、図１０８に示されているように、Ｗである。このト
レンチゲート電極224 の底部に接する部分に、電子注入
用またはターンオフ用のチャネル領域が形成される。
【０１３３】このような横型ＩＧＢＴでは、ターンオフ
制御電極がＭＯＳコントロールサイリスタ（ＭＣＴ）構
造となっている。図３１〜図３３の実施例でのように、
ｐ型ドレイン層幅Ｄｐ及びｎ型ソース層幅Ｄｎを、もし
Ｄｐ＜Ｄｎとすればオン特性が強化され、Ｄｐ＞Ｄｎと
すればターンオフ特性が強化される。これらの層の幅関
係を最適にアレンジすれば、望まれるＩＧＢＴオン／オ
フ特性が容易に実現できる。このＩＧＢＴの可能制御最
大電流を増すためには、幅Ｄｎをキャリア拡散長程度も
しくはそれ以下に形成することが望ましい。オン電圧を
下げるには、可能制御最大電流の最小要求レベルを保証
できる範囲で幅Ｄｎを大きくすることが望ましい。
【０１３４】このＩＧＢＴによれば、トレンチゲート電
極構造224 と中間絶縁膜２１とによって挟まれた幅狭な
（Ｗ）正孔電流通路を広げられた間隔で形成された構
造、及び注入効率が低く抑制されたカソードエミッタ構
造の組み合わせによって、抑制されたラッチアップを達
成しつつ現行のＧＴＯサイリスタ並にオン電圧が低めら
れた電圧駆動型パワースイッチデバイスを実現すること
ができる。
【０１３５】図１１０〜図１１２の横型ＩＧＢＴは、ｎ
型ホールバイパス抵抗層226 が追加されている点を除い
て図１０７〜図１０９のそれと似ている。ホールバイパ
ス抵抗層226 は、トレンチゲート電極224 の底部に形成
されており、図１１２に示されているように、ｎ+ 型層
１０と接している。ホールバイパス抵抗層226 の不純物
濃度が（例えば１０16〜１０21ｃｍ-3程度に）高けれ
ば、ＩＧＢＴのオン特性は改善される。もしホールバイ
パス抵抗層226 の不純物濃度が（例えば１０13〜１０18
ｃｍ-3程度に）低ければ、ＩＧＢＴのオフ特性を高く維
持しつつオン特性の中程度の改善が期待できる。
【０１３６】その他本発明は、その趣旨を逸脱しない範
囲で種々変形して実施することができる。
【０１３７】
【発明の効果】以上述べたように本発明によれば、埋込
み絶縁ゲートを持つ微細セル構造で大きい電流遮断能力
を実現し、しかも埋込み絶縁ゲート部の幅と間隔の設計
によって寄生サイリスタをラッチアップさせることなく
サイリスタ並のオン抵抗を実現した絶縁ゲート型電力用
半導体素子を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施例の絶縁ゲート型半導体素子の
レイアウト図。
【図２】 図１のＡ−Ａ′断面図。
【図３】 図１のＢ−Ｂ′断面図。
【図４】 図１のＣ−Ｃ′断面図。
【図５】 図１のＤ−Ｄ′断面図。
【図６】 他の実施例の絶縁ゲート型半導体素子のレイ
アウト図。
【図７】 図６のＡ−Ａ′断面図。
【図８】 図６のＢ−Ｂ′断面図。
【図９】 図６のＣ−Ｃ′断面図。
【図１０】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図１１】 図１０のＡ−Ａ′断面図。
【図１２】 図１０のＢ−Ｂ′断面図。
【図１３】 図１０のＣ−Ｃ′断面図。
【図１４】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図１５】 図１４のＡ−Ａ′断面図。
【図１６】 図１４のＢ−Ｂ′断面図。
【図１７】 図１４のＣ−Ｃ′断面図。
【図１８】 他の実施例の絶縁ゲート型半導体素子の単
位セル構造を示す断面図。
【図１９】 図１８の素子のＡ−Ａ′およびＢ−Ｂ′一
の不純物濃度分布を示す図。
【図２０】 シミュレーションモデルの埋込み絶縁ゲー
ト型ＩＢＧＴの断面図。
【図２１】 図２０のモデルの動作原理を説明するため
の図。
【図２２】 同モデルの埋込みゲート部の深さと電流密
度の関係を示す図。
【図２３】 同モデルの埋込みゲート部の幅と電流密度
の関係を示す図。
【図２４】 同モデルの他の条件での埋込みゲート部の
幅と電流密度の関係を示す図。
【図２５】 同モデルの電流−電圧特性を示す図。
【図２６】 同モデルの他の条件での電流−電圧特性を
示す図。
【図２７】 同モデルの電流，電圧変化特性を示す図。
【図２８】 パラメータＸ（Ｄ，Ｗ，Ｃ）およびキャリ
アライフタイムτpと素子の電流密度の関係を示す図。
【図２９】 素子のオン状態でのキャリア濃度分布を示
す図。
【図３０】 同モデルを図６の実施例の素子に適用した
構造を示す図。
【図３１】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図３２】 図３１のＡ−Ａ′断面図。
【図３３】 図３１のＢ−Ｂ′断面図。
【図３４】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図３５】 図３４のＡ−Ａ′断面図。
【図３６】 図３４のＢ−Ｂ′断面図。
【図３７】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図３８】 図３７のＡ−Ａ′断面図。
【図３９】 図３７のＢ−Ｂ′断面図。
【図４０】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図４１】 図４０のＡ−Ａ′断面図。
【図４２】 図４０のＢ−Ｂ′断面図。
【図４３】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図４４】 図４３のＡ−Ａ′断面図。
【図４５】 図４３のＢ−Ｂ′断面図。
【図４６】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図４７】 図４６のＡ−Ａ′断面図。
【図４８】 図４６のＢ−Ｂ′断面図。
【図４９】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図５０】 図４９のＡ−Ａ′断面図。
【図５１】 図４９のＢ−Ｂ′断面図。
【図５２】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図５３】 図５２のＡ−Ａ′断面図。
【図５４】 図５２のＢ−Ｂ′断面図。
【図５５】 図５２のＣ−Ｃ′断面図。
【図５６】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図５７】 図５６のＡ−Ａ′断面図。
【図５８】 図５６のＢ−Ｂ′断面図。
【図５９】 図５３の変形例を示す図。
【図６０】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図６１】 図６０のＡ−Ａ′断面図。
【図６２】 図６０のＢ−Ｂ′断面図。
【図６３】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図６４】 図６３のＡ−Ａ′断面図。
【図６５】 図６３のＢ−Ｂ′断面図。
【図６６】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図６７】 図６６のＡ−Ａ′断面図。
【図６８】 図６６のＢ−Ｂ′断面図。
【図６９】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図７０】 図６９のＡ−Ａ′断面図。
【図７１】 図６９のＢ−Ｂ′断面図。
【図７２】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図７３】 図７２のＡ−Ａ′断面図。
【図７４】 図７２のＢ−Ｂ′断面図。
【図７５】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図７６】 図７５のＡ−Ａ′断面図。
【図７７】 図７５のＢ−Ｂ′断面図。
【図７８】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図７９】 図７８のＡ−Ａ′断面図。
【図８０】 図７８のＢ−Ｂ′断面図。
【図８１】 他の実施例の絶縁ゲート型半導体素子のレ
イアウト図。
【図８２】 図８１のＡ−Ａ′断面図。
【図８３】 図８１のＢ−Ｂ′断面図。
【図８４】 他の実施例の１／２セル断面構造を示す
図。
【図８５】 他の実施例の１／２セル断面構造を示す
図。
【図８６】 他の実施例の１／２セル断面構造を示す
図。
【図８７】 他の実施例の１／２セル断面構造を示す
図。
【図８８】 他の実施例の１／２セル断面構造を示す
図。
【図８９】 他の実施例の１／２セル断面構造を示す
図。
【図９０】 他の実施例の１／２セル断面構造を示す
図。
【図９１】 他の実施例の１／２セル断面構造を示す
図。
【図９２】 他の実施例の１／２セル断面構造を示す
図。
【図９３】 他の実施例の１／２セル断面構造を示す
図。
【図９４】 他の実施例の１／２セル断面構造を示す
図。
【図９５】 他の実施例の１／２セル断面構造を示す
図。
【図９６】 他の実施例のＩＥＧＴのレイアウト図。
【図９７】 図９６のＡ−Ａ′断面図。
【図９８】 図９６のＢ−Ｂ′断面図。
【図９９】 図９６のＣ−Ｃ′断面図。
【図１００】 図９６のＤ−Ｄ′断面図。
【図１０１】 図１００の変形例を示す断面図。
【図１０２】 他の実施例のＩＥＧＴのレイアウト図。
【図１０３】 図１０２のＡ−Ａ′断面図。
【図１０４】 図１０２のＢ−Ｂ′断面図。
【図１０５】 図１０２のＣ−Ｃ′断面図。
【図１０６】 図１０２のＤ−Ｄ′断面図。
【図１０７】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【図１０８】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【図１０９】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【図１１０】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【図１１１】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【図１１２】 図６０〜図８３の横型ＩＧＢＴの変形例
を示す図。
【符号の説明】
１…ｎ型ベース層、 ２…ｎ型バッファ層、 ３…ｐ型エミッタ層、 ４…ｐ型ベース層、 ５…溝、 ６…ゲート酸化膜、 ７…ゲート電極、 ８…ｎ型ターンオフチャネル層、 ９…ｐ型ドレイン層、 １０…ｎ型ソース層、 １１…カソード電極、 １２…アノード電極。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/74 Ｎ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型エミッタ領域と、オン状態にお
    いて第１導電型エミッタ領域からの第１導電型キャリア
    の注入がチャネルを介して行われ、オン状態で導電変調
    を起こす高抵抗ベース領域と、この高抵抗ベース領域に
    第２導電型キャリアを注入する第２導電型エミッタ領域
    と、前記高抵抗ベース領域中の第２導電型キャリアを排
    出する第２導電型ドレイン領域とを備え、前記高抵抗ベース領域の幅を前記第１導電型エミッタ領
    域側で狭く形成することにより、 オン状態の前記高抵抗
    ベース領域の前記第１導電型エミッタ側の前記第２導電
    型キャリアの排出の流れを部分的に抑制して、前記高抵
    抗ベース領域内の前記幅を狭くした部分の境界付近のキ
    ャリア濃度を前記高抵抗ベース領域の中心部での濃度よ
    りも高くしたことを特徴とする電力用半導体素子。
  2. 【請求項２】第１導電型エミッタ領域と、オン状態にお
    いて第１導電型エミッタ領域からの第１導電型キャリア
    の注入がチャネルを介して行われ、オン状態で導電変調
    を起こす高抵抗ベース領域と、この高抵抗ベース領域に
    第２導電型キャリアを注入する第２導電型エミッタ領域
    と、前記高抵抗ベース領域中の第２導電型キャリアを排
    出する第２導電型ドレイン領域とを備え、オン状態での
    前記高抵抗ベース領域内のキャリア濃度が、この高抵抗
    ベース領域の中心部での濃度より前記第１導電型エミッ
    タ領域側で高濃度となる部分を有することを特徴とする
    電力用半導体素子。
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