[go: up one dir, main page]

JP2949490B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

Info

Publication number
JP2949490B2
JP2949490B2 JP10058942A JP5894298A JP2949490B2 JP 2949490 B2 JP2949490 B2 JP 2949490B2 JP 10058942 A JP10058942 A JP 10058942A JP 5894298 A JP5894298 A JP 5894298A JP 2949490 B2 JP2949490 B2 JP 2949490B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
circuit board
board sheet
solder ball
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10058942A
Other languages
English (en)
Other versions
JPH1126478A (ja
Inventor
榮 旭 許
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ANAMU INDASUTORIARU KK
Original Assignee
ANAMU INDASUTORIARU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ANAMU INDASUTORIARU KK filed Critical ANAMU INDASUTORIARU KK
Publication of JPH1126478A publication Critical patent/JPH1126478A/ja
Application granted granted Critical
Publication of JP2949490B2 publication Critical patent/JP2949490B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に係り、さらに詳しくは半導体パッケージのサ
イズを半導体チップのサイズにすることにより、半導体
パッケージのサイズを縮小して軽薄短小化するのは勿論
のこと、半導体チップのボンドパッドが半導体チップの
上面の外側に位置するタイプか、或いは中央部に位置す
るタイプの全ての半導体チップをエリアアレイ(Area Ar
ray)形態として半導体パッケージの入出力端子を形成し
て半導体パッケージの高集積化及び高性能化を図ること
のできる半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】一般に、半導体パッケージはその種類に
よって樹脂密封パッケージ、ＴＣＰパッケージ、ガラス
密封パッケージ、金属密封パッケージなどに分けられ
る。このような半導体パッケージは実装方法によって挿
入型と表面実装（Surface MountTechnology，ＳＭＴ）
型に分類するが、挿入型として代表的なものはＤＩＰ(D
ual In-line Package)、ＰＧＡ(Pin Grid Array)などが
あり、表面実装型として代表的なものはＱＦＰ(Quad Fl
at Package) 、ＰＬＣＣ(Plastic Leaded Chip Carrie
r) 、ＣＬＣＣ(Ceramic Leaded Chip Carrier) 、ＢＧ
Ａ(Ball Grid Array)などがある。
【０００３】最近では電子製品の小型化に伴って印刷回
路基板の部品装着度を高めるために挿入型半導体パッケ
ージよりは表面実装型半導体パッケージが広く用いられ
ている。次に、このような従来のパッケージに対する構
造として図１と図２を参照してＱＦＰとＢＧＡパッケー
ジについて説明する。
【０００４】図１は一般なパッケージのＱＦＰの構造を
示す断面図である。図１によれば、その構造は電子回路
の集積している半導体チップ１と、前記半導体チップ１
がエポキシ３によって付着される搭載板８ａと、前記半
導体チップ１の信号を外部に伝達し得る複数のリード８
と、前記半導体チップ１とリード８を連結するワイヤ４
と、前記半導体チップ１とその他の周辺構成品を外部の
酸化及び腐食から保護するためにその外部を包んだ封止
部５とからなる。
【０００５】このような構成による従来のＱＦＰは半導
体チップ１から出力された信号がワイヤ４を通じてリー
ド８に伝達され、前記リード８はマザーボードに連結さ
れているため、リード８に伝達された信号がマザーボー
ドを通して周辺素子に伝達される。周辺素子から発生し
た信号が半導体チップ１に伝達される場合には前述した
経路の逆順で信号が伝達される。
【０００６】しかし、前記ＱＦＰは半導体チップが段々
高性能化されながらピンの数がさらに多くなるに比べ
て、ピンとピンとの間の距離を一定値以下に狭めること
は技術的に難しさがあるため、多くのピンを全て収容す
るためにパッケージが大きくなるという短所をもつ。こ
れは半導体パッケージの小型化趨勢に逆行する結果を生
む。
【０００７】このような多ピン化による技術的要求を解
決するために登場したものがＢＧＡパッケージであり、
これは入出力手段として半導体パッケージの一面全体に
融着されたソルダボールを用いることにより、ＱＦＰよ
りも多くの数の入出力信号を収容し得るのは勿論のこ
と、そのサイズもＱＦＰより小さく形成されたもので、
その構成は図２に示すように表面に回路パターン２ａが
形成され、この回路パターン２ａを保護するためにソル
ダマスク２ｂがコーティングされた回路基板２と、前記
回路基板２の上面中央に付着し、電子回路が集積されて
いる半導体チップ１と、前記半導体チップ１と前記回路
基板２の回路パターン２ａを連結して信号を伝達するワ
イヤ４と、前記回路基板２の回路パターン２ａに融着さ
れて外部に信号を伝達するソルダボール６と、前記半導
体チップ１とその他の周辺構成品を外部の酸化及び腐食
から保護するためにその外部を包んだ封止部５とから構
成される。
【０００８】このような構成のＢＧＡパッケージは半導
体チップ１１から出力された信号がワイヤ４を通じて回
路パターン２ａに伝達され、前記回路パターン２ａに伝
達された信号はここに融着されているソルダボール６を
通してマザーボードに伝達されて周辺素子に伝達され
る。周辺素子からの信号が半導体チップ１に伝達される
場合には前述した経路の逆順で信号が伝達される。
【０００９】しかし、このようなＢＧＡパッケージは、
内部に内蔵された半導体チップのサイズに比べてパッケ
ージのサイズが数倍以上大きいために電子製品を小型化
するには限界があった。また、前記ＢＧＡパッケージ
は、回路基板が高価なので製品の価格が上昇する要因に
なるのは勿論のこと、前記回路基板を通して湿気が浸透
することによりクラックが発生するという問題点があ
る。
【００１０】
【発明が解決しようとする課題】本発明はかかる問題点
を解決するためのもので、その目的は電子製品、通信機
器、コンピュータなど半導体パッケージの実装される電
子製品が小型化されている趨勢に伴って、半導体パッケ
ージのサイズを機能低下無しに小型化させ、高多ピンを
実現しながら軽薄短小化を図ろうとする新しい形の半導
体パッケージ構造であり、半導体パッケージのサイズを
半導体チップのサイズと同様のサイズにすることは勿論
のこと、その機能は多機能化することにより電子製品へ
の搭載時にその搭載される面積を最小化して製品の小型
化をもたらすことのできる新しい形の半導体パッケージ
（Chip Size Package:チップサイズパッケージ）の製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体パッケージの製造方法は、
（Ａ）銅板（Ｃｏｐｐｅｒ Ｓｈｅｅｔ）の両面のうち
少なくとも半導体チップ実装面の反対面に非伝導性素材
がコーティングされ、前記半導体チップ実装面の反対面
にコーティングされた非伝導性素材上に複数のボンドフ
ィンガー及び複数のソルダボールランドをもつ複数の反
復的な同一の回路パターンが形成され、前記それぞれの
回路パターンには少なくとも一つの長方形開放部が形成
され、前記開放部の長い長さをもつ対向辺に隣接した外
郭表面上には前記ボンドフィンガーが配列され、前記回
路パターンを保護するためのソルダマスクを前記ボンド
フィンガー及びソルダボールランドが外部に露出される
ように形成させたソルダマスクを塗布させた回路基板シ
ートを提供する回路基板シート提供段階と、（Ｂ）前記
回路基板シート上の反復れる複数の同一回路パターンの
それぞれに形成された前記開放部を通して半導体チップ
のボンドパッドが露出されるように前記半導体チップを
接着手段によって接着させる半導体チップ実装段階と、
（Ｃ）前記半導体チップのボンドパッドと回路基板シー
トの回路パターンに連結されたボンドフィンガーを電気
的に接続させるワイヤボンディング段階と、（Ｄ）前記
ボンドフィンガー、ワイヤ及び半導体チップのボンドパ
ッドを外部環境から保護するために封止部をディスペン
シングして硬化させる封止部形成段階と、（Ｅ）前記回
路基板シートに形成されたソルダボールランドに入出力
端子としてのソルダボールを融着させるソルダボール融
着段階と、（Ｆ）前記回路基板シートを半導体チップの
サイズと同じサイズで切断して１個単位のチップサイズ
パッケージ（ＣｈｉｐＳｉｚｅ Ｐａｃｋａｇｅ） に
分離するシングレーション段階とから構成されることを
特徴とする。
【００１２】また、本発明は、前記回路基板シート提供
段階で提供される回路基板シートに形成される前記長方
形開放部が、複数の反復的な同一回路パターンのそれぞ
れの中央部に形成されることを特徴とする。
【００１３】また、本発明は、前記回路基板シート提供
段階で提供される回路基板シートに形成される前記長方
形開放部が、複数の反復的な同一回路パターンのそれぞ
れの少なくとも２辺に形成され、前記開放部のそれぞれ
は隣接した回路パターンと共有されることを特徴とす
る。
【００１４】また、本発明は、前記回路基板シートは、
銅板の上下面に非伝導性素材としてプリプレグを位置さ
せ、回路パターンを形成しようとする面のプリプレグの
上に薄い銅箔（ｃｏｐｐｅｒ ｆｏｉｌ） を位置させ
てラミネーション（Ｌａｍｉｎａｔｉｏｎ）した後、前
記銅箔にフォトレジスト用ドライフィルム（ＤｒｙＦｉ
ｌｍ）と回路の刻まれているフォトマスク（ｐｈｏｔｏ
ｍａｓｋ）を用いて露光と現象工程を行って前記回路
パターンを形成した後、前記回路パターンを保護するよ
うにソルダマスクを塗布して形成されることを特徴とす
る。
【００１５】また、本発明は、前記回路基板シートに付
着する半導体チップには信号を引き出すボンドパッドが
同半導体チップの上面中央部に配列されている同半導体
チップを使用することを特徴とする。
【００１６】また、本発明は、前記回路基板シートに付
着する半導体チップには信号を引き出すボンドパッドが
同半導体チップの上面の少なくとも対向する２辺に隣接
した領域に配列されている同半導体チップを使用するこ
とを特徴とする。
【００１７】また、本発明は、前記ソルダボールランド
とボンドフィンガーが露出される回路パターンの上面に
はニッケルＮｉ及び金鍍金をすることを特徴とする。
【００１８】また、本発明は、前記半導体チップ実装段
階で用いられる接着手段がエポキシ接着剤または接着フ
ィルム(Adhesive Film) を使用することを特徴とする。
【００１９】また、本発明は、前記半導体チップを付着
させる接着手段の塗布はスクリーンプリンタまたはディ
スペンサーを用いて行うことを特徴とする。
【００２０】また、本発明は、前記半導体チップ実装段
階がウェーハ状態でテストを経て良好なものと判定され
た半導体チップのみを選択的に選んで付着させることを
特徴とする。
【００２１】また、本発明は、前記封止部がエポキシコ
ーティング溶液、ポリイミドコーティング溶液及びエポ
キシエンカプシュレーション材料からなるグループより
選択される素材を使用することを特徴とする。
【００２２】また、本発明は、前記ソルダボール融着段
階におけるソルダボールの融着がソルダボールランドに
フラックス(flux)を塗布した後、ソルダボールを安着さ
せたオーブン(oven)または炉(furnace) の中で１５０℃
以上の高温の下にソルダボールをリフローして融着する
ことを特徴とする。
【００２３】また、本発明は、前記ソルダボールをリフ
ローして融着させた後には不要なフラックス残留物を除
去するようにクリーニングすることを特徴とする。
【００２４】また、本発明は、前記回路基板シートを切
断する段階は、ソーイング(Sawing)装備、レーザ(Lase
r) またはワイヤカット(Wire Cut)装備を用いて反復さ
れる同一の回路パターンが一個単位で分離されるように
切断することを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。本発明による半導体パッケージの製
造方法は、（Ａ）銅板（２１：Copper Sheet) の両面の
うち少なくとも半導体チップ実装面の反対面に非伝導性
素材２２がコーティングされ、前記半導体チップ実装面
の反対面にコーティングされた非伝導性素材２２上に複
数のボンドフィンガー２６及び複数のソルダボールラン
ド２５をもつ複数の反復的な同一の回路パターン２３が
形成され、前記それぞれの回路パターン２３には少なく
とも一つの長方形開放部２７が形成され、前記開放部２
７の長い長さをもつ対向辺に隣接した外郭表面上には前
記ボンドフィンガー２６が配列され、前記回路パターン
２３を保護するためのソルダマスク２４を前記ボンドフ
ィンガー２６及びソルダボールランド２５が外部に露出
されるように形成させたソルダマスク２４を塗布させた
回路基板シート２０を提供する回路基板シート提供段階
と、（Ｂ）前記回路基板シート２０上の反復する複数の
同一の回路パターン２３のそれぞれに形成された前記開
放部２７を通して半導体チップ１０のボンドパッド１１
が露出されるように前記半導体チップ１０を接着手段３
０によって接着させる半導体チップ実装段階と、（Ｃ）
前記半導体チップ１０のボンドパッド１１と回路基板シ
ート２０の回路パターン２３に連結されたボンドフィン
ガー２６を電気的に接続させるワイヤボンディング段階
と、（Ｄ）前記ボンドフィンガー２６、ワイヤ４０及び
半導体チップ１０のボンドパッド１１を外部環境から保
護するために封止部をディスペンシングして硬化させる
封止部５０形成段階と、（Ｅ）前記回路基板シート２０
に形成されたソルダボールランド２５に入出力端子とし
てのソルダボール６０を融着させるソルダボール融着段
階と、（Ｆ）前記回路基板シート２０を半導体チップ１
０のサイズと同じサイズで切断して１個単位のチップサ
イズパッケージ(Chip Size Package) １に分離するシン
グレーション段階とから構成される。
【００２６】前記回路基板シート２０は銅板２１の両面
に非伝導性素材のプリプレグ（２２：Prepreg ）を位置
させ、回路パターン２３を形成しようとする面のプリプ
レグ２２上に薄い銅箔（２３ａ：Copper Foil)を位置さ
せてラミネーション(Lamination)した後、前記銅箔２３
ａにフォトレジスト(Photo Resist)用ドライフィルム(D
ry Film)と回路の刻まれているフォトマスク(Photo Mas
k)を用いて露光と現象工程を行って回路パターン２３を
形成した後、前記回路パターン２３を保護するようにソ
ルダマスク（２４：Solder Mask ）を塗布して回路基板
シート２０を提供する。また、前記回路基板シート２０
には半導体チップ１０のボンドパッド１１の位置する領
域が開放されるように開放部２７を形成する。次に、こ
れを添付図面を参照してより詳細に説明する。
【００２７】図３、図４は本発明による半導体パッケー
ジの製造方法を説明する順次図であり、図３（ａ）は回
路基板シート２０を形成するための原資材を示す。図示
したように、銅板２１の両面にプリプレグ２２を位置さ
せ、回路パターン２３を形成させようとする面のプリプ
レグ２２上に薄い銅箔（２３ａ：Copper Foil ）を位置
させる。前記銅板２１の材質は熱放出の容易な銅（Ｃ
ｕ）である。
【００２８】図３（ｂ）は銅板２１、プリプレグ２２及
び銅箔２３ａをラミネーション(Lamination)させた状態
を示すもので、ラミネーションは１５０度以上の温度を
上げることのできるラミネーションプレス(Lamination
Press)を用いる。
【００２９】図３（ｃ）はラミネーションされた銅箔２
３ａに回路パターン２３を形成して回路基板シート（２
０：Panel Sheet Circuit Board ）を形成した状態を示
すもので、回路パターン２３を形成するためにはフォト
レジスト(Photo Resist)用ドライフィルム(Dry Film)を
銅箔２３ａの上に付着させた後、回路の刻まれているフ
ォトマスクを用いて露光と現象工程を行って必要な回路
パターン２３を形成した後、回路パターン２３を保護す
るようにソルダマスク(Solder Mask) ２４を塗布する。
【００３０】この時、前記回路パターン２３は上下左右
に反復される同一の回路パターン２３をもち、半導体チ
ップ１０のボンドパッド１１が位置する領域には開放部
２７が形成される。また、前記ソルダマスク２４は回路
パターン２３にソルダボール６０が融着される領域と半
導体チップ１０のボンドパッド１１にワイヤ４０で連結
される領域とをオープンさせ、ソルダボールランド２５
とボンドフィンガー２６を形成し、前記ソルダボールラ
ンド２５はアレイ(Array) 形態に配列される。
【００３１】前記ソルダボールランド２５とボンドフォ
ンガー２６を通して露出される回路パターン２３の上面
にはニッケルＮｉまたは金鍍金をしてソルダボール６０
を融着するか、ワイヤ４０の連結時にボンディング力を
向上させる。
【００３２】図３（ｄ）は前記回路基板シート２０に回
路パターン２３が形成された反対面に接着手段３０を塗
布した状態を示すもので、接着手段３０を塗布するため
にはスクリーンプリンタ(Screen Pinter) またはディス
ペンサー(Dispenser) を用いてエポキシ接着剤(Epoxy A
dhesive)または接着フィルム(Adhesive Film) などを塗
布する。
【００３３】図４（ａ）は回路基板シート２０に半導体
チップ１０が付着している状態を示すもので、接着手段
３０が塗布された回路基板シート２０に半導体チップ１
０を付着させて１００℃の超える高温で前記エポキシ接
着剤または接着フィルムを硬化させる。
【００３４】この時、半導体チップ１０のボンドパッド
１１は回路基板シート２０の開放部２７を通して外部に
露出され、回路基板シート２０に付着する半導体チップ
１０は上下左右に頒布する同一の回路パターン２３にそ
れぞれの半導体チップ１０を付着させる。また、回路基
板シート２０に付着する半導体チップ１０はウェーハ(W
afer) 上でテストを経て良好(Good)と判定された半導体
チップ１０のみを選択的に選んで付着させることによ
り、不良の半導体パッケージを予め防止する。
【００３５】図４（ｂ）は回路基板シート２０の回路パ
ターン２３と半導体チップ１０のボンドパッド１１をワ
イヤ４０で連結し、その外部を封止部５０で包み、ソル
ダボール６０を融着した状態を示すもので、回路基板シ
ート２０の開放部２７を通して外部に露出された半導体
チップ１０のボンドパッド１１と回路パターン２３のボ
ンドフィンガー２６をワイヤボンダー(Wire Bonder) を
用いてワイヤ４０を連結する。この状態でワイヤ４０及
び半導体チップ１０の面を保護するようにエポキシ(Epo
xy) またはポリイミド(Polyimide) などのコーティング
(Coating) 溶液を使用するか、或いはエポキシタイプ(E
poxy Type)のエンキャプシュレーション材料(Encapsula
tion Material)などを用いてワイヤ４０が露出されない
ように覆い被せた状態で硬化させて封止部５０を形成さ
せた後、ソルダボールランド２５にソルダボール６０を
融着する。
【００３６】前記開放部２７を封止させた封止部５０は
１５０℃程度（融点は約１７５℃）のオーブン(Oven)ま
たは炉(Furnace) で封止部５０を硬化させる。また、ソ
ルダボール６０を融着するためにはソルダボールランド
２５にフラックス(Flux)を塗布した後、ソルダボール６
０を安着させた状態で１５０℃以上の高温が可能なオー
ブン(oven)または炉(furnace) を用いてソルダボール６
０をリフローしてソルダボールランド２５に融着する。
このようにソルダボール６０をリフローした後は、不要
なフラックスの残存物を取り除くためにクリーニング(C
leaning)工程を行う。
【００３７】図４（ｃ）はこのような工程を経た後回路
基板シート２０を切断する段階を示すもので、ソーイン
グ(Sawing)装備７０、レーザ(Laser) またはワイヤカッ
ト(Wire Cut)装備などを用いて回路基板シート２０の上
下左右に反復された同一の回路パターン２３が一個単位
で分離されるように切断すると、半導体チップ１０のサ
イズと同一サイズのチップサイズパッケージを得ること
ができる。
【００３８】図５は半導体チップ１０に形成されたボン
ドパッド１１が半導体チップ１０の上面中央部に配列さ
れている半導体チップ１０を使用するように開放部２７
が形成されている回路基板シート２０を示す平面図であ
り、図６は半導体チップ１０に形成されたボンドパッド
１１が半導体チップ１０の上面外側に配列されている半
導体チップ１０を使用するように開放部２７が形成され
ている回路基板シート２０を示す平面図である。
【００３９】図７と図８は本発明の製造方法によって形
成された半導体パッケージの構造を示す断面図である。
図示したように、半導体パッケージの構成は、電子回路
が集積しており、この電子回路の信号を外部に引き出す
ためのボンドパッド１１(Bond Pad)が形成されている半
導体チップ１０と、前記半導体チップ１０の上面にボン
ドパッド１１を除いた領域に接着手段３０によって付着
し、内部には銅板２１が内蔵され、前記銅板２１の上下
面には非伝導性素材がコーティングされ、上部にコーテ
ィングされた非伝導性素材の上には回路パターン２３が
形成されたユニット回路基板２０’(Circuit Board)
と、前記半導体チップ１０のボンドパッド１１と回路パ
ターン２３との信号を伝達するために連結されたワイヤ
４０と、前記ワイヤ４０のボンディング領域を外部の酸
化及び腐食から保護するために包んだ封止部５０と、前
記ワイヤ４０によって伝達された半導体チップ１０の信
号を外部に引き出すために回路パターン２３に融着され
ているソルダボール６０とからなる。
【００４０】前記において、半導体チップ１０に形成さ
れたボンドパッド１１は図７に示すように半導体チップ
１０の上面中央部に配列されるか、或いは図８に示すよ
うに半導体チップ１０の上面外側に配列されるものを全
て含む。
【００４１】このような構成の本発明による半導体パッ
ケージは半導体チップ１０のサイズと同一サイズで半導
体パッケージを形成したチップサイズパッケージ（ＣＳ
Ｐ：Chip Size Package ）であり、その作用は半導体チ
ップ１０から出力された信号がワイヤ４０を通して回路
パターン２３に伝達され、前記回路パターン２３に伝達
された信号はここに融着されているソルダボール６０を
通してマザーボード(Mother Board)に伝達されて周辺素
子に伝達される。周辺素子からの信号が半導体チップ１
０に伝達される場合には前述した経路の逆順で信号が伝
達される。
【００４２】
【発明の効果】以上述べてきたように、本発明によれ
ば、半導体チップの原資材であるウェーハ状態でテスト
を行って良好な半導体チップと判定された半導体チップ
のみを選択的に回路基板シートに付着させて製造するこ
とにより、不良を予め防止して性能及び生産性を向上さ
せることができ、且つ高多ピンを実現しながら軽薄短小
化を図ることのできる効果がある。
【図面の簡単な説明】
【図１】従来の一般的な半導体パッケージ及びＢＧＡパ
ッケージの構造を示す断面図である。
【図２】従来の一般的な半導体パッケージ及びＢＧＡパ
ッケージの構造を示す断面図である。
【図３】本発明による半導体パッケージの製造方法を説
明する順次図（その１）である。
【図４】本発明による半導体パッケージの製造方法を説
明する順次図（その２）である。
【図５】本発明の実施例による回路基板シートの平面図
である。
【図６】本発明の他の実施例による回路基板シートの平
面図である。
【図７】本発明の実施例による半導体パッケージの構造
を示す断面図である。
【図８】本発明の他の実施例による半導体パッケージの
構造を示す断面図である。
【符号の説明】
１０ 半導体チップ １１ ボンドパッド ２０ 回路基板シート ２１ 銅板 ２２ 非伝導性素材、プリプレグ ２３ 回路パターン ２３ａ 銅箔 ２４ ソルダマスク ２５ ソルダボールランド ２６ ボンドフィンガー ２７ 開放部 ３０ 接着手段 ４０ ワイヤ ５０ 封止部 ６０ ソルダボール ７０ ソーイング装備

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 下記の段階で構成されることを特徴とす
    る半導体パッケージの製造方法。 （Ａ）銅板（Ｃｏｐｐｅｒ Ｓｈｅｅｔ）の両面のうち
    少なくとも半導体チップ実装面の反対面に非伝導性素材
    がコーティングされ、前記半導体チップ実装面の反対面
    にコーティングされた非伝導性素材上に複数のボンドフ
    ィンガー及び複数のソルダボールランドをもつ複数の反
    復的な同一の回路パターンが形成され、前記それぞれの
    回路パターンには少なくとも一つの長方形開放部が形成
    され、前記開放部の長い長さをもつ対向辺に隣接した外
    郭表面上には前記ボンドフィンガーが配列され、前記回
    路パターンを保護するためのソルダマスクを前記ボンド
    フィンガー及びソルダボールランドが外部に露出される
    ように形成させたソルダマスクを塗布させた回路基板シ
    ートを提供する回路基板シート提供段階と、 （Ｂ）前記回路基板シート上の反復する複数の同一回路
    パターンのそれぞれに形成された前記開放部を通して半
    導体チップのボンドパッドが露出されるように前記半導
    体チップを接着手段によって接着させる半導体チップ実
    装段階と、 （Ｃ）前記半導体チップのボンドパッドと回路基板シー
    トの回路パターンに連結されたボンドフィンガーを電気
    的に接続させるワイヤボンディング段階と、 （Ｄ）前記ボンドフィンガー、ワイヤ及び半導体チップ
    のボンドパッドを外部環境から保護するために封止部を
    ディスペンシングして硬化させる封止部形成段階と、 （Ｅ）前記回路基板シートに形成されたソルダボールラ
    ンドに入出力端子としてのソルダボールを融着させるソ
    ルダボール融着段階と、 （Ｆ）前記回路基板シートを半導体チップのサイズと同
    じサイズで切断して１個単位のチップサイズパッケージ
    （Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ） に分離する
    シングレーション段階。
  2. 【請求項２】 前記回路基板シート提供段階で提供され
    る回路基板シートに形成される前記長方形開放部が、複
    数の反復的な同一回路パターンのそれぞれの中央部に形
    成されることを特徴とする請求項１記載の半導体パッケ
    ージの製造方法。
  3. 【請求項３】 前記回路基板シート提供段階で提供され
    る回路基板シートに形成される前記長方形開放部が、複
    数の反復的な同一回路パターンのそれぞれの少なくとも
    ２辺に形成され、前記開放部のそれぞれは隣接した回路
    パターンと共有されることを特徴とする請求項１記載の
    半導体パッケージの製造方法。
  4. 【請求項４】 前記回路基板シートは、銅板の上下面に
    非伝導性素材としてプリプレグを位置させ、回路パター
    ンを形成しようとする面のプリプレグの上に薄い銅箔
    （ｃｏｐｐｅｒ ｆｏｉｌ） を位置させてラミネーシ
    ョン（Ｌａｍｉｎａｔｉｏｎ）した後、前記銅箔にフォ
    トレジスト用ドライフィルム（ＤｒｙＦｉｌｍ）と回路
    の刻まれているフォトマスク（ｐｈｏｔｏ ｍａｓｋ）
    を用いて露光と現象工程を行って前記回路パターンを形
    成した後、前記回路パターンを保護するようにソルダマ
    スクを塗布して形成されることを特徴とする請求項２記
    載の半導体パッケージの製造方法。
  5. 【請求項５】 前記回路基板シートに付着する半導体チ
    ップには信号を引き出すボンドパッドが同半導体チップ
    の上面中央部に配列されている同半導体チップを使用す
    ることを特徴とする請求項１記載の半導体パッケージの
    製造方法。
  6. 【請求項６】 前記回路基板シートに付着する半導体チ
    ップには信号を引き出すボンドパッドが同半導体チップ
    の上面の少なくとも対向する２辺に隣接した領域に配列
    されている同半導体チップを使用することを特徴とする
    請求項３記載の半導体パッケージの製造方法。
  7. 【請求項７】 前記ソルダボールランドとボンドフィン
    ガーが露出される回路パターンの上面にはニッケルＮｉ
    及び金鍍金をすることを特徴とする請求項１記載の半導
    体パッケージの製造方法。
  8. 【請求項８】 前記半導体チップ実装段階で用いられる
    接着手段がエポキシ接着剤または接着フィルム（Ａｄｈ
    ｅｓｉｖｅ Ｆｉｌｍ） を使用することを特徴とする
    請求項１記載の半導体パッケージの製造方法。
  9. 【請求項９】 前記半導体チップを付着させる接着手段
    の塗布はスクリーンプリンタまたはディスペンサーを用
    いて行うことを特徴とする請求項１または請求項８記載
    の半導体パッケージの製造方法。
  10. 【請求項１０】 前記半導体チップ実装段階がウェーハ
    状態でテストを経て良好なものと判定された半導体チッ
    プのみを選択的に選んで付着させることを特徴とする請
    求項１記載の半導体パッケージの製造方法。
  11. 【請求項１１】 前記封止部がエポキシコーティング溶
    液、ポリイミドコーティング溶液及びエポキシエンカプ
    シュレーション材料からなるグループより選択される素
    材を使用することを特徴とする請求項１記載の半導体パ
    ッケージの製造方法。
  12. 【請求項１２】 前記ソルダボール融着段階におけるソ
    ルダボールの融着がソルダボールランドにフラックス
    （ｆｌｕｘ）を塗布した後、ソルダボールを安着させた
    オーブン（ｏｖｅｎ）または炉（ｆｕｒｎａｃｅ） の
    中で１５０℃以上の高温の下にソルダボールをリフロー
    して融着することを特徴とする請求項１記載の半導体パ
    ッケージの製造方法。
  13. 【請求項１３】 前記ソルダボールをリフローして融着
    させた後には不要なフラックス残留物を除去するように
    クリーニングすることを特徴とする請求項１２記載の半
    導体パッケージの製造方法。
  14. 【請求項１４】 前記回路基板シートを切断する段階
    は、ソーイング（Ｓａｗｉｎｇ）装備、レーザ（Ｌａｓ
    ｅｒ）またはワイヤカット（Ｗｉｒｅ Ｃｕｔ）装備を
    用いて反復される同一の回路パターンが一個単位で分離
    されるように切断することを特徴とする請求項１記載の
    半導体パッケージの製造方法。
JP10058942A 1997-02-26 1998-02-24 半導体パッケージの製造方法 Expired - Fee Related JP2949490B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997P6063 1997-02-26
KR1019970006063A KR100237328B1 (ko) 1997-02-26 1997-02-26 반도체 패키지의 구조 및 제조방법

Publications (2)

Publication Number Publication Date
JPH1126478A JPH1126478A (ja) 1999-01-29
JP2949490B2 true JP2949490B2 (ja) 1999-09-13

Family

ID=19498079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10058942A Expired - Fee Related JP2949490B2 (ja) 1997-02-26 1998-02-24 半導体パッケージの製造方法

Country Status (3)

Country Link
US (1) US6389689B2 (ja)
JP (1) JP2949490B2 (ja)
KR (1) KR100237328B1 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784024B2 (en) * 2000-01-18 2004-08-31 Micron Technology, Inc. Die attach curing method for semiconductor device
CN1311547C (zh) * 2000-03-23 2007-04-18 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6660559B1 (en) 2001-06-25 2003-12-09 Amkor Technology, Inc. Method of making a chip carrier package using laser ablation
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
US7324118B2 (en) * 2001-08-31 2008-01-29 Ricoh Company, Ltd. Super imposed image display color selection system and method
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
TW560231B (en) * 2002-03-27 2003-11-01 United Test Ct Inc Fabrication method of circuit board
SG114561A1 (en) * 2002-08-02 2005-09-28 Micron Technology Inc Integrated circuit and method of fabricating an integrated circuit that includes a frame carrier interposer
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP2004134709A (ja) * 2002-10-15 2004-04-30 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
EP1435659A1 (en) * 2002-12-17 2004-07-07 Dialog Semiconductor GmbH Partially populated ball grid design to accomodate landing pads close to the die
US6897562B2 (en) * 2003-04-11 2005-05-24 Motorola Corporation Electronic component and method of manufacturing same
JP4362056B2 (ja) * 2003-09-22 2009-11-11 Ｏｋｉセミコンダクタ株式会社 電子部品内蔵基板の製造方法
US7202563B2 (en) * 2004-03-25 2007-04-10 Kabushiki Kaisha Toshiba Semiconductor device package having a semiconductor element with resin
US7057284B2 (en) * 2004-08-12 2006-06-06 Texas Instruments Incorporated Fine pitch low-cost flip chip substrate
US7238602B2 (en) * 2004-10-26 2007-07-03 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
TWI284990B (en) * 2005-10-07 2007-08-01 Chipmos Technologies Inc Universal chip package structure
US8051557B2 (en) * 2006-03-31 2011-11-08 Princo Corp. Substrate with multi-layer interconnection structure and method of manufacturing the same
TWI312568B (en) * 2006-10-17 2009-07-21 Advanced Semiconductor Eng Substrate board and manufacturing method of package structure
KR101336572B1 (ko) * 2007-05-09 2013-12-03 삼성전자주식회사 반도체 패키지
US8053281B2 (en) * 2007-12-06 2011-11-08 Tessera, Inc. Method of forming a wafer level package
KR101194549B1 (ko) * 2009-06-12 2012-10-25 삼성전기주식회사 인쇄회로기판의 제조방법
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
TWM462443U (zh) * 2012-12-28 2013-09-21 Standard Technology Service Inc 晶粒封裝結構
TWM470378U (zh) * 2012-12-28 2014-01-11 Standard Technology Service Inc 晶粒封裝結構
KR101598688B1 (ko) * 2014-03-25 2016-02-29 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20200227374A1 (en) * 2019-01-14 2020-07-16 Shih-Chi Chen Fowbcsp chip module with packaging structure and manufacturing method of the same
CN112151389A (zh) * 2019-06-26 2020-12-29 方乔颖 薄膜封装卡的制造方法及其薄膜封装卡

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160292A (ja) * 1991-06-06 1993-06-25 Toshiba Corp 多層パッケージ
EP1213755A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3146849B2 (ja) * 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JPH0831868A (ja) * 1994-07-21 1996-02-02 Hitachi Cable Ltd Ｂｇａ型半導体装置
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JPH0951051A (ja) * 1995-08-07 1997-02-18 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
US6389689B2 (en) 2002-05-21
KR100237328B1 (ko) 2000-01-15
KR19980069147A (ko) 1998-10-26
JPH1126478A (ja) 1999-01-29
US20010015009A1 (en) 2001-08-23

Similar Documents

Publication Publication Date Title
JP2949490B2 (ja) 半導体パッケージの製造方法
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
US6338985B1 (en) Making chip size semiconductor packages
US7015070B2 (en) Electronic device and a method of manufacturing the same
JP2814966B2 (ja) 半導体装置
JPH10200012A (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
US6849955B2 (en) High density integrated circuit packages and method for the same
US6278177B1 (en) Substrateless chip scale package and method of making same
US5977624A (en) Semiconductor package and assembly for fabricating the same
KR20010069987A (ko) 반도체 장치
KR100648039B1 (ko) 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조
JP2002198458A (ja) 半導体装置及び半導体装置製造方法
JP2000040713A (ja) 半導体パッケージの製造方法
JPH06349973A (ja) 樹脂封止型半導体装置
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding
KR100221654B1 (ko) 스크린 프린팅을 이용한 금속 범프의 제조 방법
KR100251860B1 (ko) Csp (칩 스케일 패키지)의 구조 및 제조방법
WO1999056313A1 (fr) Dispositif semi-conducteur et son procede de production
KR100233864B1 (ko) 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지
JP2004319792A (ja) 半導体装置及び半導体装置の製造方法
WO1999065076A1 (en) Semiconductor device and method for manufacturing the same
JPH0758244A (ja) 半導体パッケージ及び半導体パッケージの製造方法
KR100254267B1 (ko) 비.지.에이패키지및그제조방법
JPH10199899A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080709

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090709

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees