JP2945961B2 - Method of manufacturing MOSFET - Google Patents
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Description
【０００１】[0001]
【発明が属する技術分野】本発明はＭＯＳＦＥＴに関す
るもので、特にＭＯＳＦＥＴの構造及び製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET, and more particularly, to a structure and a method of manufacturing a MOSFET.
【０００２】[0002]
【従来の技術】一般にＭＯＳデバイスの微細化、高集積
化は過去の数十年間、約１年ごとに、１チップ上のデバ
イス数が２倍になるほどである。このような傾向によっ
て高密度と高速の超高集積デバイスを得るためにはデバ
イスの大きさを小さくし、かつ寄生容量を少くする必要
性がある。しかし、従来のバルクＣＭＯＳ構造はデバイ
スの大きさと寄生容量を減少させることに次のような問
題点がある。第１に、ラッチ・アップ耐性の損失無しに
はＰ-チャネルとＮ-チャネルトランジスタの隔離領域幅
を減少させることができない。第２に、ソフトエラー問
題を誘導するアルファ粒子は最小単一電荷量を制限する
ことによりデバイスの大きさと電圧供給を制限する。第
３に、ソース／ドレイン領域と基板との間の寄生容量に
よりデバイスの大きを減少させるのに制限がある。2. Description of the Related Art In general, the miniaturization and high integration of MOS devices have become such that the number of devices on one chip is doubled about every one year in the past several decades. Due to such a tendency, in order to obtain a high-density and high-speed ultra-highly integrated device, it is necessary to reduce the size of the device and reduce the parasitic capacitance. However, the conventional bulk CMOS structure has the following problems in reducing device size and parasitic capacitance. First, the isolation region width between the P-channel and N-channel transistors cannot be reduced without loss of latch-up immunity. Second, alpha particles, which induce soft error problems, limit device size and voltage supply by limiting the minimum single charge. Third, parasitic capacitance between the source / drain regions and the substrate limits the ability to reduce device size.
【０００３】一方、ＳＯＩ構造はデバイスの大きさと寄
生抵抗を減少させるのに非常に効果がある。その理由は
理想的な隔離構造と低い寄生抵抗を与えるからである。
そこで、ＣＭＯＳ構造に部分的にＳＯＩ構造を組み合わ
せてＣＭＯＳ構造にＳＯＩ構造のような効果を与えた。
しかし部分的にＳＯＩ構造を組み合わせたＣＭＯＳ構造
は次世代超高集積デバイスに非常に効果的であったが、
チャネルの長さの減少の限界、長い工程時間等多くの問
題が生じた。On the other hand, SOI structures are very effective in reducing device size and parasitic resistance. This is because it provides an ideal isolation structure and low parasitic resistance.
Therefore, an effect similar to the SOI structure is given to the CMOS structure by partially combining the SOI structure with the CMOS structure.
However, although the CMOS structure partially combined with the SOI structure was very effective for the next generation ultra-high integration device,
A number of problems have arisen, such as limitations on channel length reduction, long process times, and the like.
【０００４】以下、添付図面を参照して従来のＭＯＳＦ
ＥＴの構造及びその製造方法を説明する。図１は従来の
ＭＯＳＦＥＴの構造を示す構造断面図である。図１に図
示されたように、基板１上に形成されるゲート電極７
と、基板１のゲート電極７の両側に形成されるソース領
域とドレイン領域８と、ソース領域とドレイン領域８を
囲むように形成される垂直な側壁を有する酸化膜３と、
ソース領域とドレイン領域８を含むように酸化膜３の下
部に形成されるウェル領域２とから構成される。Hereinafter, a conventional MOSF will be described with reference to the accompanying drawings.
The structure of the ET and its manufacturing method will be described. FIG. 1 is a structural sectional view showing the structure of a conventional MOSFET. As shown in FIG. 1, a gate electrode 7 formed on a substrate 1 is formed.
A source region and a drain region 8 formed on both sides of the gate electrode 7 of the substrate 1, and an oxide film 3 having vertical side walls formed to surround the source region and the drain region 8;
The well region 2 is formed below the oxide film 3 so as to include the source region and the drain region 8.
【０００５】図２は従来のＭＯＳＦＥＴの製造工程を示
す工程断面図である。図２（ａ）に図示されたように、
半導体基板１にフィールド領域と活性領域を分けてＮ-
ウェルとＰ-ウェルとを形成するために活性領域にホウ
素ＢとリンＰイオンを注入してウェル領域２を形成す
る。FIG. 2 is a process sectional view showing a process for manufacturing a conventional MOSFET. As illustrated in FIG.
The semiconductor substrate 1 is divided into a field region and an active region,
Boron B and phosphorus P ions are implanted into the active region to form a well and a P-well to form a well region 2.
【０００６】図２（ｂ）に図示されたように、熱酸化工
程で基板１の全面に酸化膜３を形成する。As shown in FIG. 2B, an oxide film 3 is formed on the entire surface of the substrate 1 by a thermal oxidation process.
【０００７】図２（ｃ）に示すように、エッチング工程
で酸化膜３を選択的に除去してウェル領域２が露出され
るようにコンタクト孔４を形成する。このとき、コンタ
クト孔４は上部にリセス領域５を有するように形成され
る。リセス領域５は、デバイスサイズと、シード (see
d）領域と、ソースとドレインの接合深さとを決定す
る。そしてエピタキシャルシリコン層の深さの領域の不
純物濃度を調節するためにコンタクト孔４が形成された
基板１にホウ素ＢとリンＰイオンを注入する。As shown in FIG. 2C, an oxide film 3 is selectively removed in an etching step to form a contact hole 4 such that the well region 2 is exposed. At this time, the contact hole 4 is formed so as to have the recess region 5 in the upper part. The recess area 5 contains the device size and the seed (see
d) Determine the region and the source and drain junction depth. Then, boron B and phosphorus P ions are implanted into the substrate 1 in which the contact holes 4 are formed in order to adjust the impurity concentration in the region at the depth of the epitaxial silicon layer.
【０００８】図２（ｄ）に図示されたように、リセス領
域５を有するコンタクト孔４からドーピングされていな
いエピタキシャルシリコン層６を選択的に成長させる。As shown in FIG. 2D, an undoped epitaxial silicon layer 6 is selectively grown from a contact hole 4 having a recess region 5.
【０００９】図２（ｅ）に図示されたように、錬磨工程
でエピタキシャルシリコン層６を選択的に除去して酸化
膜３を露出させる。そしてトランジスタ特性を決定する
ために酸化膜３の間に残っているエピタキシャルシリコ
ン層６にホウ素ＢとリンＰイオンを注入する。As shown in FIG. 2E, the epitaxial silicon layer 6 is selectively removed by a refining process to expose the oxide film 3. Then, boron B and phosphorus P ions are implanted into the epitaxial silicon layer 6 remaining between the oxide films 3 to determine the transistor characteristics.
【００１０】図２（ｆ）に図示されたように、酸化膜３
で囲まれたエピタキシャルシリコン層６上にゲート電極
７を形成し、イオン注入工程でゲート電極７の両側にソ
ース領域とドレイン領域８を形成する。[0010] As shown in FIG.
A gate electrode 7 is formed on the epitaxial silicon layer 6 surrounded by a circle, and a source region and a drain region 8 are formed on both sides of the gate electrode 7 by an ion implantation process.
【００１１】しかし、このような従来ＭＯＳＦＥＴの構
造及び製造方法においては次のような問題点があった。
第１に、ソースとドレインの間のパンチスルーによる影
響のためチャネルの長さを減少させるには限界がある。
第２に、エピタキシャルシリコン層の成長に長時間必要
である。第３に、エピタキシャルの長い工程時間のため
に、Ｎ-ウェル領域とＰ-ウェル領域との距離を調節しが
たい。However, such a conventional MOSFET structure and manufacturing method have the following problems.
First, there is a limit to reducing the channel length due to the effects of punch-through between the source and drain.
Second, the growth of the epitaxial silicon layer requires a long time. Third, it is difficult to adjust the distance between the N-well region and the P-well region due to the long process time of the epitaxial.
【００１２】[0012]
【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたもので、パンチスルーに
よる影響を防止してチャネルの長さをできるだけ短くす
ることである。本発明の他の目的はデバイスの信頼性を
向上させ、工程を容易にすることである。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to minimize the length of a channel by preventing the influence of punch-through. Another object of the present invention is to improve the reliability of the device and facilitate the process.
【００１３】[0013]
【課題を解決するための手段】このような目的を達する
ための本発明によるＭＯＳＦＥＴの構造は、表面部にア
クティブ領域を有する基板と、アクティブ領域内に一間
隙を置いて形成され、アクティブ領域をソース領域、ド
レイン領域、及びソース領域とドレイン領域との間に位
置されたチャネル領域に分割する２つの絶縁体と、その
２つの絶縁体にまたがって位置されるように前記アクテ
ィブ領域の表面上に形成されたゲート電極とを有する。In order to achieve the above object, a structure of a MOSFET according to the present invention is formed by forming a substrate having an active region on a surface thereof and a gap in the active region. Two insulators that divide into a source region, a drain region, and a channel region located between the source region and the drain region, and are disposed on the surface of the active region so as to be located over the two insulators. And a gate electrode formed.
【００１４】本発明によるＭＯＳＦＥＴの製造方法は、
半導体基板上に第１絶縁膜及び第２絶縁膜を順次に形成
するステップと、一定の幅で第２絶縁膜の全部分と第１
絶縁膜の表面から一定の深さまでとを除去してリセスを
形成すれるように第１絶縁膜と第２絶縁膜とをパターニ
ングするステップと、リセスの側面に第１側壁スペーサ
ーを形成するステップと、第１側壁スペーサーの側面に
第２側壁スペーサーを形成するステップと、残存する第
２絶縁膜及び第２側壁スペーサーをエッチングマスクと
してエッチングを行い、前記第１側壁スペーサー及びそ
れらの下方に位置された第１絶縁膜を除去して前記基板
の表面を選択的に露出させて第２側壁スペーサーの下方
に第１絶縁膜パターンを残すステップと、露出された基
板の表面を通して不純物イオンを注入して拡散させて基
板表面内にウェルを形成するステップと、残存する第２
絶縁膜及び第２側壁スペーサーを除去してウェルをシー
ドとして残された第１絶縁膜の表面までエピタキシャル
成長層を形成するステップと、残られた第１絶縁膜パタ
ーンに跨ってエピタキシャル成長層の表面上にゲート電
極を形成するステップと、ゲート電極をマスクに不純物
イオンをエピタキシャル成長層内に注入してソース領域
とドレイン領域を形成するステップとから成る。A method for manufacturing a MOSFET according to the present invention comprises:
Sequentially forming a first insulating film and a second insulating film on a semiconductor substrate;
Patterning the first insulating film and the second insulating film so that a recess is formed by removing a predetermined depth from the surface of the insulating film; and forming a first sidewall spacer on a side surface of the recess. Forming a second side wall spacer on a side surface of the first side wall spacer, and performing etching using the remaining second insulating film and the second side wall spacer as an etching mask to form the first side wall spacer and the lower side thereof. Removing the first insulating layer to selectively expose the surface of the substrate to leave a first insulating layer pattern below the second sidewall spacer; and implanting and diffusing impurity ions through the exposed surface of the substrate. Forming a well in the surface of the substrate;
Removing the insulating film and the second side wall spacer to form an epitaxial growth layer up to the surface of the remaining first insulating film using the well as a seed; and forming the epitaxial growth layer over the remaining first insulating film pattern. Forming a gate electrode; and forming a source region and a drain region by implanting impurity ions into the epitaxial growth layer using the gate electrode as a mask.
【００１５】[0015]
【発明の実施の形態】前記のような本発明のＭＯＳＦＥ
Ｔの構造及び製造方法を実施形態を表す添付図面を参照
してより詳細に説明する。図３は本発明第１実施形態に
よるＭＯＳＦＥＴ構造を示す構造断面図である。基板１
１の表面部にはアクティブ領域を有する。このアクティ
ブ領域内に一間隙をおいて第１及び第２の絶縁体１５、
１６を形成し、アクティブ領域を複数の領域に分割す
る。一つはソース領域１２で、他はドレイン領域１３
で、両者の間をチャネル領域１４とする。アクティブ領
域の表面上に２つの絶縁体１５、１６にまたがってゲー
ト電極１７が形成されている。このとき、第１絶縁体１
５と第２絶縁体１６はアクティブ領域の底面上に形成さ
れる。その上面はアクティブ領域の表面より下方に位置
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The MOSFE of the present invention as described above.
The structure and manufacturing method of T will be described in more detail with reference to the accompanying drawings showing embodiments. FIG. 3 is a structural sectional view showing the MOSFET structure according to the first embodiment of the present invention. Substrate 1
1 has an active area on its surface. The first and second insulators 15 with a gap in the active area,
16 are formed to divide the active area into a plurality of areas. One is a source region 12 and the other is a drain region 13.
Thus, a channel region 14 is formed between the two. On the surface of the active region, a gate electrode 17 is formed over two insulators 15 and 16. At this time, the first insulator 1
5 and the second insulator 16 are formed on the bottom surface of the active area. The upper surface is located below the surface of the active area.
【００１６】図４は本発明の第１実施形態によるＭＯＳ
ＦＥＴの製造工程を示す工程断面図である。図４（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして所定の
幅で第２絶縁膜２２を選択的に除去する。さらに第１絶
縁膜２１の表面部も同じ幅で一定の深さだけ除去してリ
セスを形成する。この第１絶縁膜２１を除去した深さに
よりチャネルの深さが決定される。FIG. 4 shows a MOS according to the first embodiment of the present invention.
FIG. 4 is a process cross-sectional view illustrating a manufacturing process of the FET. FIG. 4 (a)
As shown in FIG. 1, a first insulating film 2 is formed on a semiconductor substrate 20.
The first and second insulating films 22 are sequentially formed. Then, the second insulating film 22 is selectively removed with a predetermined width. Further, the surface of the first insulating film 21 is also removed by the same width and a certain depth to form a recess. The depth of the channel is determined by the depth from which the first insulating film 21 is removed.
【００１７】図４（ｂ）に図示されたように、基板２０
全面に多結晶シリコンを堆積してエッチバック工程で多
結晶シリコンを選択的に除去してリセスの側面に第１側
壁スペーサー２３を形成する。そして、第１側壁スペー
サー２３を含んだ基板１１全面に第３絶縁膜を堆積して
エッチバック工程で第３絶縁膜を選択的に除去して第１
側壁スペーサー２３の側面に第２側壁スペーサー２４を
形成する。このとき、第２側壁スペーサー２４は第２絶
縁膜２２と同一物質で形成する。As shown in FIG. 4B, the substrate 20
Polysilicon is deposited on the entire surface, and the polycrystalline silicon is selectively removed by an etch back process to form first sidewall spacers 23 on the side surfaces of the recess. Then, a third insulating film is deposited on the entire surface of the substrate 11 including the first sidewall spacers 23, and the third insulating film is selectively removed by an etch-back process to form the first insulating film.
The second side wall spacer 24 is formed on the side surface of the side wall spacer 23. At this time, the second sidewall spacer 24 is formed of the same material as the second insulating film 22.
【００１８】図４（ｃ）に図示されたように、残存する
第２絶縁膜２２と第２側壁スペーサー２４をエッチング
マスクとしてエッチングを行う。そして第１絶縁膜２１
の表面が露出されている部分及び第１側壁スペーサー２
３とそれらの下方に位置された第１絶縁膜２１を除去し
て基板２０の表面を選択的に露出させる。第２絶縁膜２
２の下側の第１絶縁膜２１及び第２側壁スペーサー２４
の下方の第１絶縁膜２１をパターンとして残す。そして
露出された基板２０の表面を介して不純物イオンを注入
して拡散させて基板２０表面部にウェル２５を形成す
る。As shown in FIG. 4C, etching is performed using the remaining second insulating film 22 and the second side wall spacers 24 as an etching mask. And the first insulating film 21
Exposed Surface and First Side Wall Spacer 2
3 and the first insulating film 21 located thereunder are removed to selectively expose the surface of the substrate 20. Second insulating film 2
2 first lower insulating film 21 and second side wall spacer 24
Is left as a pattern under the first insulating film 21. Then, impurity ions are implanted and diffused through the exposed surface of the substrate 20 to form a well 25 on the surface of the substrate 20.
【００１９】図４（ｄ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル２６の不純物濃度を調節する。エピタ
キシャル成長層２６のトランジスタ特性を決定するため
にエピタキシャル成長層２６に不純物イオンをさらに注
入する。As shown in FIG. 4D, the remaining second insulating film 22 and the second side wall spacers 24 are removed, and the epitaxial growth layer is formed up to the surface of the remaining first insulating film 21 using the well 25 as a seed. 26 is formed. Then, the epitaxial growth layer 26 is flattened in an etch-back step, and impurity ions are implanted into the epitaxial growth layer 26 to adjust the impurity concentration of the epitaxial growth layer 26. In order to determine the transistor characteristics of the epitaxial growth layer 26, impurity ions are further implanted into the epitaxial growth layer 26.
【００２０】図４（ｅ）に図示されたように、エピタキ
シャル成長層２６の表面上にエピタキシャル成長層内２
６に残された第１絶縁膜２１パターンにまたがるように
ゲート電極２７を形成する。そのゲート電極２７をマス
クに不純物イオンをエピタキシャル成長層２６内に注入
してソース領域２８とドレイン領域２９を形成する。As shown in FIG. 4E, the inside of the epitaxial growth layer 26 is formed on the surface of the epitaxial growth layer 26.
The gate electrode 27 is formed so as to extend over the pattern of the first insulating film 21 left in FIG. Using the gate electrode 27 as a mask, impurity ions are implanted into the epitaxial growth layer 26 to form a source region 28 and a drain region 29.
【００２１】図５は本発明の第２実施形態によるＭＯＳ
ＦＥＴの構造断面図である。図５に図示されたように、
基板１１の表面部にアクティブ領域を有する。アクティ
ブ領域内に一間隙を置いて形成された複数の柱状体１５
ａによってアクティブ領域をソース領域１２と、ドレイ
ン領域１３と、チャネル領域１４とに分割する。チャネ
ル領域１４はソース領域とドレイン領域の間になるよう
にする。この柱状体１５ａは第１幅と第１高さを有して
アクティブ領域の底面上に形成されている。ソース領域
１２の底面上には第１高さより低い第２高さを有し、柱
状体１５ａの一側面と連結されて延びる延長体１５ｂが
形成されている。上記した柱状体１５ａおよび延長体１
５ｂはともに第１絶縁体１５の一部となるものである。
さらに、アクティブ領域の底面上には、第１幅と第１高
さを有する柱状体１６ａが柱状体１５ａから一定距離は
なして設けられ、ドレイン領域１３の底面上には第２高
さを有して柱状体１６ａの一側面と連結される延長体１
６ｂが形成されている。これらの柱状体１６ａと延長体
１６ｂとは第２絶縁体１６の一部を形成している。そし
てアクティブ領域の上には２つの絶縁体の間にまたがる
ようにゲート電極１７が形成されている。柱状体１５
ａ、１６ａの上面はアクティブ領域の表面の下方に位置
される。FIG. 5 shows a MOS according to a second embodiment of the present invention.
FIG. 3 is a sectional view of the structure of the FET. As illustrated in FIG.
An active region is provided on the surface of the substrate 11. A plurality of pillars 15 formed with a gap in the active area
The active region is divided into a source region 12, a drain region 13 and a channel region 14 by a. The channel region 14 is provided between the source region and the drain region. The columnar body 15a has a first width and a first height and is formed on the bottom surface of the active area. An extension 15b having a second height lower than the first height and extending to be connected to one side surface of the columnar body 15a is formed on the bottom surface of the source region 12. The above-mentioned columnar body 15a and extension body 1
5b are both parts of the first insulator 15.
Further, a column 16a having a first width and a first height is provided on the bottom of the active region at a certain distance from the column 15a, and has a second height on the bottom of the drain region 13. Extension 1 connected to one side surface of columnar body 16a
6b are formed. The columnar body 16a and the extension body 16b form a part of the second insulator 16. A gate electrode 17 is formed on the active region so as to extend between the two insulators. Column 15
a, 16a are located below the surface of the active area.
【００２２】図６は本発明の第２実施形態によるＭＯＳ
ＦＥＴの製造工程を示す工程断面図である。図６（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして一定の
幅で第２絶縁膜２２から第１絶縁体２１の表面から一定
の深さまで除去してリセスを形成する。この第１絶縁膜
２１の除去される深さによってチャネルの深さが決定さ
れる。FIG. 6 shows a MOS according to a second embodiment of the present invention.
FIG. 4 is a process cross-sectional view illustrating a manufacturing process of the FET. FIG. 6 (a)
As shown in FIG. 1, a first insulating film 2 is formed on a semiconductor substrate 20.
The first and second insulating films 22 are sequentially formed. Then, the recess is formed by removing the second insulating film 22 from the surface of the first insulator 21 to a certain depth with a certain width. The depth of the channel is determined by the depth at which the first insulating film 21 is removed.
【００２３】図６（ｂ）に図示されたように、基板２０
の全面に多結晶シリコンを堆積して、エッチバック工程
で多結晶シリコンを選択的に除去してリセスの両側面に
第１側壁スペーサー２３を形成する。そして第１側壁ス
ペーサー２３を含んだ基板２０全面に第３絶縁膜を堆積
してエッチバック工程で第３絶縁膜を選択的に除去して
第１側壁スペーサー２３の側面に第２側壁スペーサー２
４を形成する。この第２側壁スペーサー２４は第２絶縁
膜２２と同一物質で形成する。As shown in FIG. 6B, the substrate 20
Is deposited on the entire surface of the substrate, and the polysilicon is selectively removed by an etch-back process to form first sidewall spacers 23 on both side surfaces of the recess. Then, a third insulating film is deposited on the entire surface of the substrate 20 including the first sidewall spacers 23, and the third insulating film is selectively removed by an etch-back process.
4 is formed. The second side wall spacer 24 is formed of the same material as the second insulating film 22.
【００２４】図６（ｃ）に図示されたように、第２絶縁
膜２２及び第１、第２側壁スペーサー２３、２４をエッ
チングマスクとして第１絶縁膜２１を一定の深さまでさ
らに除去する。この第１絶縁膜２１の２度目の除去の深
さは１度目の第１絶縁膜の除去の深さと同一である。As shown in FIG. 6C, the first insulating film 21 is further removed to a certain depth using the second insulating film 22 and the first and second side wall spacers 23 and 24 as an etching mask. The depth of the second removal of the first insulating film 21 is the same as the depth of the first removal of the first insulating film.
【００２５】図６（ｄ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４をエッチン
グマスクとしてエッチングを行う。このエッチングで第
１側壁スペーサー２３及び第１絶縁膜２１を除去して第
１側壁スペーサー２３の下方にの第１絶縁膜２１の一部
分を残す。そして露出された基板２０の表面から不純物
イオンを注入して拡散させて、基板２０表面内にウェル
２５を形成する。このとき２種類のイオンを注入し、ホ
ウ素イオンが注入された領域をＰ−ウェル領域に、リン
Ｐイオンが注入された領域をＮ−ウェル領域とする。As shown in FIG. 6D, etching is performed using the remaining second insulating film 22 and the second side wall spacers 24 as an etching mask. This etching removes the first side wall spacer 23 and the first insulating film 21 to leave a part of the first insulating film 21 below the first side wall spacer 23. Then, impurity ions are implanted and diffused from the exposed surface of the substrate 20 to form a well 25 in the surface of the substrate 20. At this time, two types of ions are implanted, and a region implanted with boron ions is defined as a P-well region, and a region implanted with phosphorus P ions is defined as an N-well region.
【００２６】図６（ｅ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル成長層２６の不純物濃度を調節する。
さらに、エピタキシャル成長層２６のトランジスタ特性
を決定するために、エピタキシャル成長層２６に３度目
の不純物イオンを注入する。As shown in FIG. 6E, the remaining second insulating film 22 and the second side wall spacers 24 are removed, and the epitaxially grown layer is formed up to the surface of the first insulating film 21 left using the well 25 as a seed. 26 is formed. Then, the epitaxial growth layer 26 is flattened in an etch back step, and impurity ions are implanted into the epitaxial growth layer 26 to adjust the impurity concentration of the epitaxial growth layer 26.
Further, a third impurity ion is implanted into the epitaxial growth layer 26 in order to determine the transistor characteristics of the epitaxial growth layer 26.
【００２７】図６（ｆ）に図示されたように、エピタキ
シャル成長層２６の表面上にゲート電極２７を形成す
る。そのゲート電極は残った第１絶縁膜２１パターンに
またがって形成する。そしてゲート電極２７をマスクに
不純物イオンをエピタキシャル成長層２６内に４度目の
注入をしてソース領域２８とドレイン領域２９を形成す
る。As shown in FIG. 6F, a gate electrode 27 is formed on the surface of the epitaxial growth layer 26. The gate electrode is formed over the remaining first insulating film 21 pattern. Then, impurity ions are implanted a fourth time into the epitaxial growth layer 26 using the gate electrode 27 as a mask to form a source region 28 and a drain region 29.
【００２８】[0028]
【発明の効果】以上で説明したように、本発明のＭＯＳ
ＦＥＴの構造及び製造方法においては次のような効果が
ある。第１に、ソース領域とドレイン領域との間を絶縁
体で一部塞ぐことによりパンチスルーによる影響を防止
することができ、チャネルの長さをでより減少させるこ
とができる。第２に、ドレイン領域の電界の減少により
信頼性が改善される。第３に、エピタキシャル工程時シ
ード領域の増加により工程が容易となる。As described above, the MOS of the present invention is used.
The following effects are obtained in the structure and manufacturing method of the FET. First, by partially closing the space between the source region and the drain region with an insulator, the influence of punch-through can be prevented, and the length of the channel can be further reduced. Second, reliability is improved by reducing the electric field in the drain region. Third, the number of seed regions increases during the epitaxial process, making the process easier.
【図１】 従来のＭＯＳＦＥＴの構造を示す構造断面図
である。FIG. 1 is a structural sectional view showing the structure of a conventional MOSFET.
【図２】 従来のＭＯＳＦＥＴの製造工程を示す工程断
面図である。FIG. 2 is a process cross-sectional view showing a manufacturing process of a conventional MOSFET.
【図３】 本発明の第１実施形態によるＭＯＳＦＥＴの
構造を示す構造断面図である。FIG. 3 is a structural sectional view showing the structure of the MOSFET according to the first embodiment of the present invention.
【図４】 本発明の第１実施形態によるＭＯＳＦＥＴの
製造工程を示す工程断面図である。FIG. 4 is a process cross-sectional view showing the process of manufacturing the MOSFET according to the first embodiment of the present invention.
【図５】 本発明の第２実施形態によるＭＯＳＦＥＴの
構造を示す構造断面図である。FIG. 5 is a structural sectional view showing the structure of a MOSFET according to a second embodiment of the present invention.
【図６】 本発明の第２実施形態によるＭＯＳＦＥＴの
製造工程を示す工程断面図である。FIG. 6 is a process sectional view illustrating the process of manufacturing the MOSFET according to the second embodiment of the present invention.
１１ 基板、 １２ ソース領域、 １３ ドレ
イン領域、 １４チャネル領域、 １５ 第１絶縁
体、 １６ 第２絶縁体、 １７ ゲート電極、
２０ 基板、 ２１ 第１絶縁膜、 ２２ 第２
絶縁膜、２３ 第１側壁スペーサー、 ２４ 第２
側壁スペーサー、 ２５ ウェル、 ２６ エピタ
キシャル成長層、 ２７ ゲート電極、 ２８ ソ
ース領域、 ２９ ドレイン領域。11 substrate, 12 source region, 13 drain region, 14 channel region, 15 first insulator, 16 second insulator, 17 gate electrode,
Reference Signs List 20 substrate, 21 first insulating film, 22 second
Insulating film, 23 first sidewall spacer, 24 second
Side wall spacer, 25 well, 26 epitaxial growth layer, 27 gate electrode, 28 source region, 29 drain region.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (56)参考文献 特開 昭64−73770（ＪＰ，Ａ) 特開 昭62−118576（ＪＰ，Ａ) 特開 平３−188665（ＪＰ，Ａ) 特開 昭59−231868（ＪＰ，Ａ) 特開 平６−275823（ＪＰ，Ａ) 特開 平９−321294（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 29/78 (56) References JP-A-64-73770 (JP, A) JP-A-62-118576 (JP, A) JP-A-3-188665 (JP, A) JP-A-59-231868 (JP, A) JP-A-6-275823 (JP, A) JP-A-9-321294 (JP, A) (58) Int.Cl. 6 , DB name) H01L 21/8234-21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088-27/092
Claims (2)
膜を順次に形成するステップと、 一定の幅で第２絶縁膜の全部分と第１絶縁膜の表面から
一定の深さまだけ除去してリセスが形成されるように第
１絶縁膜と第２絶縁膜とをパターニングするステップ
と、 前記リセスの側面に第１側壁スペーサーを形成するステ
ップと、 前記第１側壁スペーサーの側面に第２側壁スペーサーを
形成するステップと、残存する第２絶縁膜及び第２側壁
スペーサーをエッチングマスクとしてエッチングを行
い、前記第１側壁スペーサー及びそれらの下方に位置さ
れた第１絶縁膜を除去して前記基板の表面を選択的に露
出させて第２側壁スペーサーの下方に第１絶縁膜パター
ンを残すステップと、 前記露出された基板の表面を介して不純物イオンを注入
して拡散させて基板表面内にウェルを形成するステップ
と、 前記残存する第２絶縁膜及び第２側壁スペーサーを除去
して前記ウェルをシードとして残された第１絶縁膜の表
面までエピタキシャル成長層を形成するステップと、 残された第１絶縁膜パターンにまたがって前記エピタキ
シャル成長層の表面上にゲート電極を形成するステップ
と、 前記ゲート電極をマスクとして不純物イオンをエピタキ
シャル成長層内に注入してソース領域とドレイン領域と
を形成するステップと、 を具備することを特徴とするＭＯＳＦＥＴの製造方法。A step of sequentially forming a first insulating film and a second insulating film on a semiconductor substrate; Patterning the first insulating film and the second insulating film so as to form a recess by removing; forming a first sidewall spacer on a side surface of the recess; and forming a first sidewall spacer on a side surface of the first sidewall spacer. Forming a second sidewall spacer and performing etching using the remaining second insulating film and the second sidewall spacer as an etching mask to remove the first sidewall spacer and the first insulating film located thereunder; Selectively exposing the surface of the substrate to leave the first insulating film pattern below the second sidewall spacer; and implanting and expanding impurity ions through the exposed surface of the substrate. Forming a well in the surface of the substrate, and removing the remaining second insulating film and the second sidewall spacer to form an epitaxial growth layer up to the surface of the first insulating film left using the well as a seed. Forming a gate electrode on the surface of the epitaxial growth layer over the remaining first insulating film pattern; and implanting impurity ions into the epitaxial growth layer using the gate electrode as a mask to form a source region and a drain region. Forming a MOSFET; and a method for manufacturing a MOSFET.
膜を順次に形成するステップと、 一定の幅で第２絶縁膜の全部分と第１絶縁膜の表面から
一定の深さまでを除去してリセスを形成するように第１
絶縁膜と第２絶縁膜とをパターニングするステップと、 前記リセスの側面に第１側壁スペーサーを形成するステ
ップと、 前記第１側壁スペーサーの側面に第２側壁スペーサーを
形成するステップと、前記第２絶縁膜及び第１、第２側
壁スペーサーをエッチングマスクとして前記第１絶縁膜
を一定の深さまで除去するステップと、 残存する第２絶縁膜及び第２側壁スペーサーをエッチン
グマスクとして前記第１側壁スペーサー及び第１絶縁膜
を除去して前記第１側壁スペーサーの下方に位置された
第１絶縁膜の一部分を残すステップと、 前記露出された基板の表面を通して不純物イオンを注入
して拡散させて基板表面内にウェルを形成するステップ
と、 前記残存する第２絶縁膜及び第２側壁スペーサーを除去
して前記ウェルをシードとして残された第１絶縁膜の表
面までエピタキシャル成長層を形成するステップと、 残された第１絶縁膜パターンにまたがって前記エピタキ
シャル成長層の表面上にゲート電極を形成するステップ
と、 前記ゲート電極をマスクとして不純物イオンをエピタキ
シャル成長層内に注入してソース領域とドレイン領域と
を形成するステップと、 を具備することを特徴とするＭＯＳＦＥＴの製造方法。A step of sequentially forming a first insulating film and a second insulating film on a semiconductor substrate; and a step of forming a whole portion of the second insulating film with a certain width and a certain depth from the surface of the first insulating film. First to remove to form a recess
Patterning an insulating film and a second insulating film; forming a first side wall spacer on a side surface of the recess; forming a second side wall spacer on a side surface of the first side wall spacer; Removing the first insulating film to a certain depth using the insulating film and the first and second sidewall spacers as an etching mask; and using the remaining second insulating film and the second sidewall spacers as an etching mask. Removing the first insulating film to leave a portion of the first insulating film located below the first sidewall spacer; implanting and diffusing impurity ions through the exposed surface of the substrate to form a portion of the first insulating film within the surface of the substrate; Forming a well in the substrate, removing the remaining second insulating film and the second sidewall spacer, and using the well as a seed. Forming an epitaxial growth layer up to the surface of the formed first insulating film; forming a gate electrode on the surface of the epitaxial growth layer over the remaining first insulating film pattern; Forming a source region and a drain region by injecting ions into the epitaxial growth layer.
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