JP2944125B2 - 半導体装置 - Google Patents
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特に浅い不純物層を有す
る半導体装置の改良に関する。
る半導体装置の改良に関する。
（従来の技術） 近年、コンピューターや通信機器の重要部分には、大
規模集積回路（LSI）が多用されている。LSI単体の性能
を上げる一つの方法は、MOS電界効果トランジスタ等のL
SI基本素子を微細化してLSIの集積度を高めることであ
る。そこでMOS電界効果トランジスタではゲート長の短
縮化およびソース領域、ドレイン領域の薄層化が進める
られている。浅いソース，ドレイン領域を形成する方法
としては、低加速イオン注入法が広く用いられている。
この方法により0.1μｍ程度の浅いソース・ドレイン領
域が形成される。しかし、このように低加速イオン注入
法で形成される不純物拡散層は、シート抵抗が100Ω／
□以上という高い値となる。微細MOS電界トランジスタ
の高速化を図るためには、ソース，ドレイン不純物層の
シート抵抗を小さくすることが必要である。このためソ
ース，ドレイン不純物層に自己整合的に金属化合物層を
形成するサリサイド法が考えられた。
規模集積回路（LSI）が多用されている。LSI単体の性能
を上げる一つの方法は、MOS電界効果トランジスタ等のL
SI基本素子を微細化してLSIの集積度を高めることであ
る。そこでMOS電界効果トランジスタではゲート長の短
縮化およびソース領域、ドレイン領域の薄層化が進める
られている。浅いソース，ドレイン領域を形成する方法
としては、低加速イオン注入法が広く用いられている。
この方法により0.1μｍ程度の浅いソース・ドレイン領
域が形成される。しかし、このように低加速イオン注入
法で形成される不純物拡散層は、シート抵抗が100Ω／
□以上という高い値となる。微細MOS電界トランジスタ
の高速化を図るためには、ソース，ドレイン不純物層の
シート抵抗を小さくすることが必要である。このためソ
ース，ドレイン不純物層に自己整合的に金属化合物層を
形成するサリサイド法が考えられた。
第13図はサリサイドを説明するための工程断面図であ
る。先ず、シリコン基板31表面はフィールド酸化膜32で
素子形成領域が限定されて、この領域にゲート電極部が
形成され、更に幅が約150nmのスペーサ35がゲート電極
側壁に形成される。次にこの基板１表面に厚さ40〜50nm
程度のコバルト（Co）膜36を堆積させる（第13図
（ａ））。次いでランプアニールにより加熱され珪化コ
バルト（CoSi2）膜37が形成される（第13図（ｂ））。
この後、未反応のCo膜36をエッチング除去する。そして
イオン注入法を用いてCoSi2膜37に不純物元素を打込
み、熱処理を施すことにより浅いソース，ドレイン不純
物層拡散層381,382が形成される。最後にこの基板１上
を絶縁膜39で覆いコンタクトホールを開けて取出し電極
40を形成して完成する（第13図（ｃ））。
る。先ず、シリコン基板31表面はフィールド酸化膜32で
素子形成領域が限定されて、この領域にゲート電極部が
形成され、更に幅が約150nmのスペーサ35がゲート電極
側壁に形成される。次にこの基板１表面に厚さ40〜50nm
程度のコバルト（Co）膜36を堆積させる（第13図
（ａ））。次いでランプアニールにより加熱され珪化コ
バルト（CoSi2）膜37が形成される（第13図（ｂ））。
この後、未反応のCo膜36をエッチング除去する。そして
イオン注入法を用いてCoSi2膜37に不純物元素を打込
み、熱処理を施すことにより浅いソース，ドレイン不純
物層拡散層381,382が形成される。最後にこの基板１上
を絶縁膜39で覆いコンタクトホールを開けて取出し電極
40を形成して完成する（第13図（ｃ））。
この方法で実際にMOS電界効果トランジスタを形成す
ると、厚さ150nm程度の薄いシリサイド膜が形成でき、
そのシート抵抗は１〜３Ω／□という低い値となる。し
かしながらこの方法でＰ型不純物拡散層を形成するため
にボロン（Ｂ）などのように砒素（As）に比べて拡散係
数の大きい元素を用いてゲート長の短いMOS電界効果ト
ランジスタを製造しようとすると以下のような問題が生
じる。
ると、厚さ150nm程度の薄いシリサイド膜が形成でき、
そのシート抵抗は１〜３Ω／□という低い値となる。し
かしながらこの方法でＰ型不純物拡散層を形成するため
にボロン（Ｂ）などのように砒素（As）に比べて拡散係
数の大きい元素を用いてゲート長の短いMOS電界効果ト
ランジスタを製造しようとすると以下のような問題が生
じる。
Siに対するＢの固溶度は1100℃以上では他の元素より
一般に高い。しかし上記の方法で浅いＰ型不純物拡散層
を形成するためには、Ｂをイオン注入した後、850℃前
後の低い温度で熱処理しなければならず、このためSiに
対するＢの固溶度が低下する。この結果、シリサイド膜
とSi基板との界面のキャリア濃度は５×1019cm-3以下の
低い値となり、Ｐ型不純物拡散層とのコンタクト抵抗率
は１×10-4Ω・cm2以上の極めて大きな値となる。これ
では基板拡散層と取出し電極と間で良好な電気的接触を
取ることが不可能であった。その理由は、プロセス温度
が900℃以下の低温になるとSi中のＢの固溶度が1020cm
-3以下になるので、電極−Si界面のショットキー障壁が
コンタクト抵抗を支配するようになるからである。電界
放出トンネル理論によればショットキー障壁を0.05V下
げただけでコンタクト抵抗が１桁近くも低下することが
予想される。
一般に高い。しかし上記の方法で浅いＰ型不純物拡散層
を形成するためには、Ｂをイオン注入した後、850℃前
後の低い温度で熱処理しなければならず、このためSiに
対するＢの固溶度が低下する。この結果、シリサイド膜
とSi基板との界面のキャリア濃度は５×1019cm-3以下の
低い値となり、Ｐ型不純物拡散層とのコンタクト抵抗率
は１×10-4Ω・cm2以上の極めて大きな値となる。これ
では基板拡散層と取出し電極と間で良好な電気的接触を
取ることが不可能であった。その理由は、プロセス温度
が900℃以下の低温になるとSi中のＢの固溶度が1020cm
-3以下になるので、電極−Si界面のショットキー障壁が
コンタクト抵抗を支配するようになるからである。電界
放出トンネル理論によればショットキー障壁を0.05V下
げただけでコンタクト抵抗が１桁近くも低下することが
予想される。
従ってＰ型不純物拡散層とシリサイド膜とのコンタク
ト抵抗率を低減させるには、シリサイド膜の材料金属と
してＰ型不純物層に対してショットキー障壁が低い金属
を使用すれば良い。このような材料としてCoの代りにNi
を用いて従来例と同様の方法で製造したMOS電界効果ト
ランジスタの電気的特性を評価した。それによるとＰ型
不純物層とNiシリサイド膜とのコンタクト抵抗率が約２
×10-6Ω・cm2に低減することが確認された。しかしNi
を用いて形成した100nm以下の薄いシリサイド膜は850℃
以上の温度の環境下では凝集現象が発生しやすくなるの
で、膜厚分布が不均一になり、場合によっては膜が不連
続になる。その結果、製造工程で生じるプロセス温度の
揺らぎの許容範囲が狭くなるので高い信頼性でもって超
微細LSIを製造するのが困難になるという問題があっ
た。
ト抵抗率を低減させるには、シリサイド膜の材料金属と
してＰ型不純物層に対してショットキー障壁が低い金属
を使用すれば良い。このような材料としてCoの代りにNi
を用いて従来例と同様の方法で製造したMOS電界効果ト
ランジスタの電気的特性を評価した。それによるとＰ型
不純物層とNiシリサイド膜とのコンタクト抵抗率が約２
×10-6Ω・cm2に低減することが確認された。しかしNi
を用いて形成した100nm以下の薄いシリサイド膜は850℃
以上の温度の環境下では凝集現象が発生しやすくなるの
で、膜厚分布が不均一になり、場合によっては膜が不連
続になる。その結果、製造工程で生じるプロセス温度の
揺らぎの許容範囲が狭くなるので高い信頼性でもって超
微細LSIを製造するのが困難になるという問題があっ
た。
（発明が解決しようとする課題） 以上のように従来のサリサイド法による半導体装置製
造では不純物層拡散層の深さを0.1μｍ以下にすると基
板拡散層と取出し電極とのコンタクト抵抗率が高くなり
良好な電気的接合を行うことが困難であった。また、コ
ンタクト抵抗率を下げるためにショットキー障壁高さの
低い金属のシリサイド膜を用いるとシリサイド膜の耐熱
性が低下するという問題が生じる。
造では不純物層拡散層の深さを0.1μｍ以下にすると基
板拡散層と取出し電極とのコンタクト抵抗率が高くなり
良好な電気的接合を行うことが困難であった。また、コ
ンタクト抵抗率を下げるためにショットキー障壁高さの
低い金属のシリサイド膜を用いるとシリサイド膜の耐熱
性が低下するという問題が生じる。
本発明は、耐熱性を低下させることなくコンタクト抵
抗率の低減を図ったサリサイド構造の半導体装置を提供
することを目的としている。
抗率の低減を図ったサリサイド構造の半導体装置を提供
することを目的としている。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明に係る半導体装置
は、第１導電型の半導体基板と、この基板の表面に選択
的に形成された第２導電型の不純物層と、この不純物層
に自己整合されてその表面に形成された前記基板の構成
元素を含む金属化合物層とを有する半導体装置におい
て、前記金属化合物層は、第１および第２の金属元素を
含み、前記第１の金属元素と前記基板の構成元素により
形成される第１の化合物の前記基板に対するショットキ
ー障壁の高さは、前記第２の金属元素と前記基板の構成
元素により形成される第２の化合物のそれより低くな
り、かつ前記第１の化合物の融点は前記第２の化合物の
それより低くなるように、前記第１の金属元素と第２の
金属元素が選択され、かつ前記金属化合物層中の第１の
金属元素および第２の金属元素の分布は、前記第１の金
属元素が前記基板と前記金属化合物層との界面側で過剰
になり、かつ前記第２の金属元素のそれが前記金属化合
物層の表面側で過剰になるように設定されたことを特徴
とする。
は、第１導電型の半導体基板と、この基板の表面に選択
的に形成された第２導電型の不純物層と、この不純物層
に自己整合されてその表面に形成された前記基板の構成
元素を含む金属化合物層とを有する半導体装置におい
て、前記金属化合物層は、第１および第２の金属元素を
含み、前記第１の金属元素と前記基板の構成元素により
形成される第１の化合物の前記基板に対するショットキ
ー障壁の高さは、前記第２の金属元素と前記基板の構成
元素により形成される第２の化合物のそれより低くな
り、かつ前記第１の化合物の融点は前記第２の化合物の
それより低くなるように、前記第１の金属元素と第２の
金属元素が選択され、かつ前記金属化合物層中の第１の
金属元素および第２の金属元素の分布は、前記第１の金
属元素が前記基板と前記金属化合物層との界面側で過剰
になり、かつ前記第２の金属元素のそれが前記金属化合
物層の表面側で過剰になるように設定されたことを特徴
とする。
（作用） 本発明によれば、金属化合物層と不純物拡散層との界
面のショットキー障壁の高さが低くなり、かつ金属化合
物層の基板表面側の融点が高くなる。したがって耐熱性
を低下させることなく基板拡散層と取出し電極とのコン
タクト抵抗率を下げることができる。
面のショットキー障壁の高さが低くなり、かつ金属化合
物層の基板表面側の融点が高くなる。したがって耐熱性
を低下させることなく基板拡散層と取出し電極とのコン
タクト抵抗率を下げることができる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。第１図（ａ）〜（ｆ）は、本発明をMOSトランジス
タに適用した第１実施例の製造工程を示す工程断面図で
ある。先ず、第１図（ａ）に示すように（100）を主面
とするｎ型Si基板１の表面に熱酸化によって素子分離用
の厚さ800nmのフィールド酸化膜２を形成する。この酸
化膜２により形成された素子形成領域に厚さ10nmのゲー
ト酸化膜3,厚さ150nmのシリコン多結晶層4,厚さ150nmの
珪化タングステン（WSi2.8）層５およびCVD−SiO2膜６
を順次堆積して積層膜を設け、この積層膜をエッチング
してゲート電極を形成する。さらにこの基板１表面に厚
さ150nmのCVD−SiO2膜を設けてこれを異方性エッチング
等により加工してゲート電極の側面にSiO2膜７を形成す
る。次に第１図（ｂ）に示すように厚さ20nmのNiとCoと
の合金膜８を基板全面にスパッタリング法等で形成す
る。この時の合金膜８中のNiとCoとの組成比は一様であ
り、原子数組成比ｒは1:1であることが確認された。こ
の後、窒素雰囲気中で650℃、30分のアニールを行い第
１図（ｃ）に示されるような厚さ70nm程度のNi−Co合金
シリサイド膜９を形成する。この時に形成されたNi−Co
合金シリサイド膜９中の金属に対するシリコンの原子数
組成比ｒは２であった。次いで未反応のNi−Co合金膜８
をHClとH2O2とH2Oとの比が1:1:6の混合水溶液を用いた
ウエットエッチングにより常温で除去してソース，ドレ
イン領域に厚さ約70nmのNi−Co合金シリサイド膜９を自
己整合的に形成する。この後、第１図（ｄ）に示すよう
にＢイオンを加速エネルギー25keV、ドーズ量１×1016c
m-2でもってNi−Co合金シリサイド膜９中に注入する。
この時のＢイオンの飛程は約50nmであった。次いで、Si
基板１の表面に約300nmのSiO2膜10をCVD法を用いて堆積
した後、1050℃でもって20秒間のランプアニールを行な
いソース，ドレイン拡散層111,112を形成する（第１図
（ｅ））。最後に層間絶縁膜として厚さ0.7μｍのCVD−
SiO2膜10をSi基板１表面に堆積して、コンタクトホール
を開けてTiN膜131とAl・Si合金131との積層膜の電極13
を配設してMOSトランジスタが完成する（第１図
（ｆ））。
る。第１図（ａ）〜（ｆ）は、本発明をMOSトランジス
タに適用した第１実施例の製造工程を示す工程断面図で
ある。先ず、第１図（ａ）に示すように（100）を主面
とするｎ型Si基板１の表面に熱酸化によって素子分離用
の厚さ800nmのフィールド酸化膜２を形成する。この酸
化膜２により形成された素子形成領域に厚さ10nmのゲー
ト酸化膜3,厚さ150nmのシリコン多結晶層4,厚さ150nmの
珪化タングステン（WSi2.8）層５およびCVD−SiO2膜６
を順次堆積して積層膜を設け、この積層膜をエッチング
してゲート電極を形成する。さらにこの基板１表面に厚
さ150nmのCVD−SiO2膜を設けてこれを異方性エッチング
等により加工してゲート電極の側面にSiO2膜７を形成す
る。次に第１図（ｂ）に示すように厚さ20nmのNiとCoと
の合金膜８を基板全面にスパッタリング法等で形成す
る。この時の合金膜８中のNiとCoとの組成比は一様であ
り、原子数組成比ｒは1:1であることが確認された。こ
の後、窒素雰囲気中で650℃、30分のアニールを行い第
１図（ｃ）に示されるような厚さ70nm程度のNi−Co合金
シリサイド膜９を形成する。この時に形成されたNi−Co
合金シリサイド膜９中の金属に対するシリコンの原子数
組成比ｒは２であった。次いで未反応のNi−Co合金膜８
をHClとH2O2とH2Oとの比が1:1:6の混合水溶液を用いた
ウエットエッチングにより常温で除去してソース，ドレ
イン領域に厚さ約70nmのNi−Co合金シリサイド膜９を自
己整合的に形成する。この後、第１図（ｄ）に示すよう
にＢイオンを加速エネルギー25keV、ドーズ量１×1016c
m-2でもってNi−Co合金シリサイド膜９中に注入する。
この時のＢイオンの飛程は約50nmであった。次いで、Si
基板１の表面に約300nmのSiO2膜10をCVD法を用いて堆積
した後、1050℃でもって20秒間のランプアニールを行な
いソース，ドレイン拡散層111,112を形成する（第１図
（ｅ））。最後に層間絶縁膜として厚さ0.7μｍのCVD−
SiO2膜10をSi基板１表面に堆積して、コンタクトホール
を開けてTiN膜131とAl・Si合金131との積層膜の電極13
を配設してMOSトランジスタが完成する（第１図
（ｆ））。
以上のようにして形成されたMOSトランジスタのNi−C
o合金シリサイド膜９中のNi、Co元素の深さ方向の密度
分布を調べた。第２図はこれをAES（Auger電子分光）法
で評価した結果を示す図である。これからNiは基板側
に、Coは表面側に多く分布してることが分かる。さら
に、SIMS分析の結果、ソース，ドレイン拡散層111,112
は厚さ約0.1μｍ、界面不純物濃度が３×1019〜８×10
19cm-3のP+型不純物拡散層であること確認された。また
Ni−Co合金シリサイド膜９とソース，ドレイン拡散層11
1,112とのコンタクト抵抗を１μm2の接触面積で測定し
たところ23Ωであった。
o合金シリサイド膜９中のNi、Co元素の深さ方向の密度
分布を調べた。第２図はこれをAES（Auger電子分光）法
で評価した結果を示す図である。これからNiは基板側
に、Coは表面側に多く分布してることが分かる。さら
に、SIMS分析の結果、ソース，ドレイン拡散層111,112
は厚さ約0.1μｍ、界面不純物濃度が３×1019〜８×10
19cm-3のP+型不純物拡散層であること確認された。また
Ni−Co合金シリサイド膜９とソース，ドレイン拡散層11
1,112とのコンタクト抵抗を１μm2の接触面積で測定し
たところ23Ωであった。
次にNi−Co合金シリサイド膜９の代わりにCoシリサイ
ド膜を形成した後にコンタクト抵抗率を評価した結果、
その値は１μm2の接触面積で1000Ω以上となり、Coシリ
サイド膜を用いたMOSトランジスタは正常な動作を示さ
なかった。
ド膜を形成した後にコンタクト抵抗率を評価した結果、
その値は１μm2の接触面積で1000Ω以上となり、Coシリ
サイド膜を用いたMOSトランジスタは正常な動作を示さ
なかった。
次に耐熱性を評価するために、Ni−Co合金シリサイド
膜、Niシリサイド膜、Coシリサイド膜をN2雰囲気中でRT
A（Rapid Thermal Anneal）を行なった。第３図はその
結果を示す図である。これよりNiシリサイド膜では850
℃以上で急に抵抗値が増加し十分な耐熱性がないことが
分かる。一方、Ni−Co合金シリサイド膜およびCoシリサ
イド膜は950℃まで抵抗値が変化せず、高い耐熱性を備
えていることが分かる。
膜、Niシリサイド膜、Coシリサイド膜をN2雰囲気中でRT
A（Rapid Thermal Anneal）を行なった。第３図はその
結果を示す図である。これよりNiシリサイド膜では850
℃以上で急に抵抗値が増加し十分な耐熱性がないことが
分かる。一方、Ni−Co合金シリサイド膜およびCoシリサ
イド膜は950℃まで抵抗値が変化せず、高い耐熱性を備
えていることが分かる。
次に上記実施例とは異なる原子数組成比ｒ（Co/（Ni
＋Co））のNi−Co合金膜を用いたMOSトランジスタを製
造して同様の評価を行なった。第４図は１μm2の接触面
に対するNi−Co合金シリサイド膜とソース，ドレイン拡
散層とのコンタクト抵抗を評価した結果を示す図であ
る。これより原子数組成比ｒを変化させてもコンタクト
抵抗はほとんど変化せずNiSi2単層膜のそれと良く一致
していることが分かった。
＋Co））のNi−Co合金膜を用いたMOSトランジスタを製
造して同様の評価を行なった。第４図は１μm2の接触面
に対するNi−Co合金シリサイド膜とソース，ドレイン拡
散層とのコンタクト抵抗を評価した結果を示す図であ
る。これより原子数組成比ｒを変化させてもコンタクト
抵抗はほとんど変化せずNiSi2単層膜のそれと良く一致
していることが分かった。
第５図はＰ型SiとNi−Co合金膜とのショットキー障壁
高さの原子数組成比ｒ依存性を測定した結果である。こ
れからショットキー障壁高さの原子数組成比ｒの依存性
を示すグラフは第４図に示されるコンタクト抵抗のそれ
と形が似ることが分かる。以上のことからNi−Co合金シ
リサイド膜は、Ni−Co合金膜の原子数組成比ｒにかわら
ずＰ型不純物層との界面ではNi過剰となると考えられ
る。
高さの原子数組成比ｒ依存性を測定した結果である。こ
れからショットキー障壁高さの原子数組成比ｒの依存性
を示すグラフは第４図に示されるコンタクト抵抗のそれ
と形が似ることが分かる。以上のことからNi−Co合金シ
リサイド膜は、Ni−Co合金膜の原子数組成比ｒにかわら
ずＰ型不純物層との界面ではNi過剰となると考えられ
る。
第６図は原子数組成比ｒに対するNi−Co合金シリサイ
ド膜の耐熱性を示す図である。これよりｒが0.05でもNi
−Co合金シリサイド膜の耐熱性はNiシリサイド膜より50
℃以上高いことが分かる。これはNi−Co合金シリサイド
膜の表面近傍に多くのCoが分布するため界面近傍に多く
分布するNiの凝集性が抑制されるからである。同様の効
果はNi2Si2膜とCoSi2膜との積層膜を形成することでも
得られる。しかしこのような完全二層膜の積層膜ではNi
とCoの深さ方向の分布の変化は、急峻であり、ストレス
が大きい。これに対して本実施例ではNiとCoとの深さ方
向に対する密度分布の変化が第２図ように連続的である
ためストレスがなく、さらに界面近傍にもCoが存在する
ので十分な耐熱性が得られる。
ド膜の耐熱性を示す図である。これよりｒが0.05でもNi
−Co合金シリサイド膜の耐熱性はNiシリサイド膜より50
℃以上高いことが分かる。これはNi−Co合金シリサイド
膜の表面近傍に多くのCoが分布するため界面近傍に多く
分布するNiの凝集性が抑制されるからである。同様の効
果はNi2Si2膜とCoSi2膜との積層膜を形成することでも
得られる。しかしこのような完全二層膜の積層膜ではNi
とCoの深さ方向の分布の変化は、急峻であり、ストレス
が大きい。これに対して本実施例ではNiとCoとの深さ方
向に対する密度分布の変化が第２図ように連続的である
ためストレスがなく、さらに界面近傍にもCoが存在する
ので十分な耐熱性が得られる。
第７図は第２の実施例のMOSトランジスタの製造工程
を示す工程断面図である。先ず、第７図（ａ）に示すよ
うにフィールド酸化膜２およびゲート電極３〜７が形成
される。次に１×10-5Paの到達真空度の真空装置内にAr
を導入した真空装置を圧力0.5〜2Paに設定してSi基板１
表面に厚さ10nmのNi膜14、厚さ10nmのCo膜15を順次堆積
する。この工程は真空中で連続的に行なわれるので自然
酸化膜はNi膜14とCo膜15との界面には成長し難くなって
いる（第７図（ｂ））。この後、第１の実施例と同様に
窒素雰囲気中で650℃、30時間のアニールを行ない約70n
mのNi−Co合金シリサイド膜９を形成する。次いで未反
応のNi−Co積層膜16がHClとH2O2とH2Oとの比が1:1:6の
混合水溶液を用いたウエットエッチングにより除去され
てソース領域、ドレイン領域に厚さ約70nmのNi−Co合金
シリサイド膜９が自己整合的に形成される。この時形成
されたNi−Co合金シリサイド膜９の金属に対するシリコ
ンの原子数比は２であった（第７図（ｃ））。この後、
加速エネルギー電圧25keV,ドーズ量１×1016cm-2でもっ
てＢイオンをNi−Co合金シリサイド膜９中に注入する
（第７図（ｄ））。そしてこのSi基板１の表面全体にCV
D法により約300nmのSiO2膜10を堆積させ後、1050℃、20
秒間のランプアニールを行なう（第７図（ｅ））。最後
に層間絶縁膜として厚さ0.7μｍのCVD−SiO2膜12を基板
１表面に堆積した後、ソース領域とドレイン領域上にコ
ンタクトホールを開けてTiN膜131とAl・Si合金132との
積層膜の電極13を配設してMOSトランジスタが完成する
（第７図（ｆ））。
を示す工程断面図である。先ず、第７図（ａ）に示すよ
うにフィールド酸化膜２およびゲート電極３〜７が形成
される。次に１×10-5Paの到達真空度の真空装置内にAr
を導入した真空装置を圧力0.5〜2Paに設定してSi基板１
表面に厚さ10nmのNi膜14、厚さ10nmのCo膜15を順次堆積
する。この工程は真空中で連続的に行なわれるので自然
酸化膜はNi膜14とCo膜15との界面には成長し難くなって
いる（第７図（ｂ））。この後、第１の実施例と同様に
窒素雰囲気中で650℃、30時間のアニールを行ない約70n
mのNi−Co合金シリサイド膜９を形成する。次いで未反
応のNi−Co積層膜16がHClとH2O2とH2Oとの比が1:1:6の
混合水溶液を用いたウエットエッチングにより除去され
てソース領域、ドレイン領域に厚さ約70nmのNi−Co合金
シリサイド膜９が自己整合的に形成される。この時形成
されたNi−Co合金シリサイド膜９の金属に対するシリコ
ンの原子数比は２であった（第７図（ｃ））。この後、
加速エネルギー電圧25keV,ドーズ量１×1016cm-2でもっ
てＢイオンをNi−Co合金シリサイド膜９中に注入する
（第７図（ｄ））。そしてこのSi基板１の表面全体にCV
D法により約300nmのSiO2膜10を堆積させ後、1050℃、20
秒間のランプアニールを行なう（第７図（ｅ））。最後
に層間絶縁膜として厚さ0.7μｍのCVD−SiO2膜12を基板
１表面に堆積した後、ソース領域とドレイン領域上にコ
ンタクトホールを開けてTiN膜131とAl・Si合金132との
積層膜の電極13を配設してMOSトランジスタが完成する
（第７図（ｆ））。
以上のようにして形成されたNi−Co合金シリサイド膜
９中のNi、Co元素の深さ方向の密度分布，コンタクト抵
抗率と耐熱性を調べた。その結果、第１の実施例と同様
にNi−Co合金シリサイド膜９中のNi,Coの分布はそれぞ
れ基板界面側、表面側に多いことが確認された。またNi
膜とCo膜との堆積順序を逆にして上記の方法で製造され
たMOSトランジスタにおいてもNi−Co合金シリサイド膜
中のNi、Co元素の深さ方向の分布は第１の実施例のそれ
と同様であることが確認された。
９中のNi、Co元素の深さ方向の密度分布，コンタクト抵
抗率と耐熱性を調べた。その結果、第１の実施例と同様
にNi−Co合金シリサイド膜９中のNi,Coの分布はそれぞ
れ基板界面側、表面側に多いことが確認された。またNi
膜とCo膜との堆積順序を逆にして上記の方法で製造され
たMOSトランジスタにおいてもNi−Co合金シリサイド膜
中のNi、Co元素の深さ方向の分布は第１の実施例のそれ
と同様であることが確認された。
このようにNi−Co積層膜の堆積方法、堆積順序によら
ず形成されたNi−Co合金シリサイド膜中の金属分布が同
一の分布を示す理由は次のように考えられる。Ni膜をSi
基板上に堆積した後にアニールする工程において、アニ
ール温度の上昇に伴い相転移は一般にNi2Si,NiSi,NiSi2
の順に起こり、CoをSi上に形成した後にアニールする工
程においては一般にアニール温度の上昇に伴いCo2Si,Co
Si,CoSi2の順に相転移が起こる。またNi2Si,NiSi,NiSi2
の形成温度は、それぞれCo2Si,CoSi,CoSi2の形成温度よ
り低い。例えば、Ni/Si系の初期反応相であるNi2SiはNi
/Si系を100〜200℃で加熱すると形成されるが、Co2Siは
Co/Si系を350℃以上で加熱しないと形成されない。これ
は一般にシリサイド形成温度がNi/Si系の方がCo/Si系の
それより低いからである。したがって、Ni−Co合金膜を
アニールした場合は、Ni,Coが共存しているSi基板表面
ではまずSiとNiとの反応が優先的に進むので界面近傍に
Niが多く、表面側にCoが多く分布することになる。他
方、Co−Ni積層膜をアニールすると温度の上昇に伴い、
NiがSiと接触する場合には当然Si界面近傍がNi過剰、Si
表面側がCo過剰となり、CoがSiと接触する場合にはNi−
Co間で生じる化学ポテンシャルの勾配により相互拡散が
進みNiがSi界面に集合してSi界面近傍がNi過剰、Si表面
側がCo過剰となりNi−Co合金膜の場合と同様のNi−Co分
布を示す。
ず形成されたNi−Co合金シリサイド膜中の金属分布が同
一の分布を示す理由は次のように考えられる。Ni膜をSi
基板上に堆積した後にアニールする工程において、アニ
ール温度の上昇に伴い相転移は一般にNi2Si,NiSi,NiSi2
の順に起こり、CoをSi上に形成した後にアニールする工
程においては一般にアニール温度の上昇に伴いCo2Si,Co
Si,CoSi2の順に相転移が起こる。またNi2Si,NiSi,NiSi2
の形成温度は、それぞれCo2Si,CoSi,CoSi2の形成温度よ
り低い。例えば、Ni/Si系の初期反応相であるNi2SiはNi
/Si系を100〜200℃で加熱すると形成されるが、Co2Siは
Co/Si系を350℃以上で加熱しないと形成されない。これ
は一般にシリサイド形成温度がNi/Si系の方がCo/Si系の
それより低いからである。したがって、Ni−Co合金膜を
アニールした場合は、Ni,Coが共存しているSi基板表面
ではまずSiとNiとの反応が優先的に進むので界面近傍に
Niが多く、表面側にCoが多く分布することになる。他
方、Co−Ni積層膜をアニールすると温度の上昇に伴い、
NiがSiと接触する場合には当然Si界面近傍がNi過剰、Si
表面側がCo過剰となり、CoがSiと接触する場合にはNi−
Co間で生じる化学ポテンシャルの勾配により相互拡散が
進みNiがSi界面に集合してSi界面近傍がNi過剰、Si表面
側がCo過剰となりNi−Co合金膜の場合と同様のNi−Co分
布を示す。
次にCo−Ni積層膜のコンタクト抵抗率を評価した結
果、第４図に示した１μm2の接触面に対するコンタクト
抵抗特性と同一の傾向を示すことを確認したした。また
耐熱性に関しては一般にNiSi2,CoSi2の二つの相は同じ
面心立方格子構造をしているので、Ni−Co合金シリサイ
ド膜中の金属（Ni＋Co）とSiとの原子数組成比ｒ（Si/
金属）が２の場合にはNi過剰層近傍のCo過剰層との結合
は結晶としては完全に連続的であり境界が存在しない。
この結果、Ni−Co合金シリサイド膜全体がCoSi2膜のよ
うな高い耐熱性を有することが可能となる。
果、第４図に示した１μm2の接触面に対するコンタクト
抵抗特性と同一の傾向を示すことを確認したした。また
耐熱性に関しては一般にNiSi2,CoSi2の二つの相は同じ
面心立方格子構造をしているので、Ni−Co合金シリサイ
ド膜中の金属（Ni＋Co）とSiとの原子数組成比ｒ（Si/
金属）が２の場合にはNi過剰層近傍のCo過剰層との結合
は結晶としては完全に連続的であり境界が存在しない。
この結果、Ni−Co合金シリサイド膜全体がCoSi2膜のよ
うな高い耐熱性を有することが可能となる。
上記実施例ではNi/Co合金シリサイド膜９を形成した
後にポストドーピング法を用いて浅いソース，ドレイン
拡散層111,112を形成したが、浅いソース，ドレイン拡
散層111,112を形成した後にNi−Co合金シリサイド膜９
を形成しても同様の効果が得られることはいうまでもな
い。
後にポストドーピング法を用いて浅いソース，ドレイン
拡散層111,112を形成したが、浅いソース，ドレイン拡
散層111,112を形成した後にNi−Co合金シリサイド膜９
を形成しても同様の効果が得られることはいうまでもな
い。
第８図は第３の実施例のMOSトランジスタの製造工程
を示す工程断面図である。先ず、第８図（ａ）に示すよ
うにフィールド酸化膜２およびゲート電極３〜７が形成
される。次にGeイオンを加速エネルギー200keV、ドーズ
量１×1015cm-2の条件でSi基板１中に打ち込んでSi基板
１表面をプリアモルファス化する。そしてBF2を加速エ
ネルギー25keV、ドーズ量５×1015cm-2でイオン注入し
た後、1050℃,20秒のアニールを行なうことにより0.1μ
ｍの浅いP+型のソース，ドレイン拡散層111,112を形成
する（第８図（ｂ））。次にこのSi基板１は第９図に示
すようなCVD装置の試料導入室20に搬入され、この室20
内の圧力が排気ポンプにより減圧された後に、前処理室
21に搬入される。ここで前処理室21内は1Torrに減圧さ
れてSF6とH2Oを原料ガスとしたプラズマ放電で生じた活
性種が導入され、Si基板１の裏面は赤外線ランプ22によ
り100℃に加熱され、他方、Si基板１の表面には紫外線
ランプ23aにより紫外光が照射される。活性種はSi基板
１の表面のSiO2と反応してSO3HFを形成するのでSiO2が
高速でエッチング除去される。この結果、Si基板１上の
自然酸化膜が除去されてＦでターミネートされた清浄な
Si表面が得られる。この自然酸化膜除去は、HF蒸気を用
いた処理によっても良い。このSi基板１は成長室24に搬
入されて赤外線ヒータ25より裏面が700℃に加熱され
る。この後、成長室24にはガス供給部27からのNi（C
6H5）２ガス,Co（C6H5）２ガスおよびSiH4ガスの混合気
体が圧力0.1Torrでノズル26から供給される。この時のN
i（C6H5）２ガス,Co（C6H5）２ガスの流量（Co（C6H5）
2/Ni（C6H5）２）は第10図に示すように堆積膜厚と共に
変化させた。これにより厚さ約70nmのNi−Co合金シリサ
イド膜９がSi基板１表面のSi露出部分に自己整合的に形
成された（第８図（ｃ））。この後、第２の実施例と同
様の過程を経てMOSトランジスタが完成する。
を示す工程断面図である。先ず、第８図（ａ）に示すよ
うにフィールド酸化膜２およびゲート電極３〜７が形成
される。次にGeイオンを加速エネルギー200keV、ドーズ
量１×1015cm-2の条件でSi基板１中に打ち込んでSi基板
１表面をプリアモルファス化する。そしてBF2を加速エ
ネルギー25keV、ドーズ量５×1015cm-2でイオン注入し
た後、1050℃,20秒のアニールを行なうことにより0.1μ
ｍの浅いP+型のソース，ドレイン拡散層111,112を形成
する（第８図（ｂ））。次にこのSi基板１は第９図に示
すようなCVD装置の試料導入室20に搬入され、この室20
内の圧力が排気ポンプにより減圧された後に、前処理室
21に搬入される。ここで前処理室21内は1Torrに減圧さ
れてSF6とH2Oを原料ガスとしたプラズマ放電で生じた活
性種が導入され、Si基板１の裏面は赤外線ランプ22によ
り100℃に加熱され、他方、Si基板１の表面には紫外線
ランプ23aにより紫外光が照射される。活性種はSi基板
１の表面のSiO2と反応してSO3HFを形成するのでSiO2が
高速でエッチング除去される。この結果、Si基板１上の
自然酸化膜が除去されてＦでターミネートされた清浄な
Si表面が得られる。この自然酸化膜除去は、HF蒸気を用
いた処理によっても良い。このSi基板１は成長室24に搬
入されて赤外線ヒータ25より裏面が700℃に加熱され
る。この後、成長室24にはガス供給部27からのNi（C
6H5）２ガス,Co（C6H5）２ガスおよびSiH4ガスの混合気
体が圧力0.1Torrでノズル26から供給される。この時のN
i（C6H5）２ガス,Co（C6H5）２ガスの流量（Co（C6H5）
2/Ni（C6H5）２）は第10図に示すように堆積膜厚と共に
変化させた。これにより厚さ約70nmのNi−Co合金シリサ
イド膜９がSi基板１表面のSi露出部分に自己整合的に形
成された（第８図（ｃ））。この後、第２の実施例と同
様の過程を経てMOSトランジスタが完成する。
この時のNi−Co合金シリサイド膜９中の深さ方向のNi
−Co分布を調べたところ第１の実施例のそれと同様であ
った。また、コンタクト抵抗および耐熱性も第1,第２の
実施例と同様に良好であることが分かった。さらにま
た、Ni−Co合金シリサイド膜９は850〜900℃で１〜２時
間のアニールを行なっても凝集を起こさず熱的に安定で
あった。次にNi−Co合金シリサイド膜９とソース，ドレ
イン拡散層111,112との界面形状を詳細に評価した結
果、Ni−Co合金シリサイド膜９の形成に伴うソース，ド
レイン拡散層111,112への浸食は認められずしかも界面
の凹凸は50Å以下に押さえられており、Ni−Co合金シリ
サイド膜９は界面において良好なエピタキシャル成長を
呈していることが確認された。この実施例において、Ni
（C6H5）２ガス,Co（C6H5）２ガスおよびSiH4ガスの流
量比は第10図に限定されるものではなく、珪化合金層５
中の金属分布が所望の耐熱性を得られる範囲内で調整可
能である。
−Co分布を調べたところ第１の実施例のそれと同様であ
った。また、コンタクト抵抗および耐熱性も第1,第２の
実施例と同様に良好であることが分かった。さらにま
た、Ni−Co合金シリサイド膜９は850〜900℃で１〜２時
間のアニールを行なっても凝集を起こさず熱的に安定で
あった。次にNi−Co合金シリサイド膜９とソース，ドレ
イン拡散層111,112との界面形状を詳細に評価した結
果、Ni−Co合金シリサイド膜９の形成に伴うソース，ド
レイン拡散層111,112への浸食は認められずしかも界面
の凹凸は50Å以下に押さえられており、Ni−Co合金シリ
サイド膜９は界面において良好なエピタキシャル成長を
呈していることが確認された。この実施例において、Ni
（C6H5）２ガス,Co（C6H5）２ガスおよびSiH4ガスの流
量比は第10図に限定されるものではなく、珪化合金層５
中の金属分布が所望の耐熱性を得られる範囲内で調整可
能である。
第11図は第４の実施例のMOSトランジスタの製造工程
を示す工程断面図である。先ず、第11図（ａ），（ｂ）
に示すようにフィールド酸化膜2,ゲート電極３部の形
成,0.1μｍの浅いP+型のソース，ドレイン拡散層111,11
2の形成後、CVD装置に搬入されSi基板１表面の自然酸化
膜が除去されるまでの工程は第３の実施例と同様であ
る。次にSi基板１を第９図に示される成長室24内に搬入
させ、Si基板１を600℃に加熱し、この室内24に流量1.5
SCCMのSi2H6ガスと1000SCCMのH2ガスとを導入すると共
にSi基板１に紫外線ランプ23bにより出力1.2W/cm2の紫
外光を照射する。これにより基板１表面のSi露出部分の
みに厚さ70nmのSi膜17が選択的に形成される。次いで基
板１温度を400℃に下げて、成長室24内に流量5SCCM,圧
力0.1TorrのNi（C6H5）２ガスと圧力0.1のH2ガスとの混
合ガスを導入し、Si膜17部分のみに厚さ10nmのNi膜14を
選択的に堆積させる。この後、Ni（C6H5）２ガスの導入
を停止してその代わりに流量5SCCM,圧力0.1TorrのCo（C
6H5）２ガスおよび流量5SCCM,圧力0.1のH2ガスとを導入
してCo膜15をNi膜14上のみに選択的に堆積させる。そし
て窒素雰囲気中で650℃、30分のアニールが行われ約70n
mのNi−Co合金シリサイド膜９が自己整合的に形成され
る（第11図（ｄ））。また、選択的に形成されたNi膜1
4,Co膜15は選択的に形成されたSi17と反応をするため、
Ni−Co合金シリサイド膜９によるソース，ドレイン拡散
層111,112への侵食は認められなかった。この後、第１
実施例と同様の過程を経てMOSトランジスタが完成する
（第11図（ｅ））。
を示す工程断面図である。先ず、第11図（ａ），（ｂ）
に示すようにフィールド酸化膜2,ゲート電極３部の形
成,0.1μｍの浅いP+型のソース，ドレイン拡散層111,11
2の形成後、CVD装置に搬入されSi基板１表面の自然酸化
膜が除去されるまでの工程は第３の実施例と同様であ
る。次にSi基板１を第９図に示される成長室24内に搬入
させ、Si基板１を600℃に加熱し、この室内24に流量1.5
SCCMのSi2H6ガスと1000SCCMのH2ガスとを導入すると共
にSi基板１に紫外線ランプ23bにより出力1.2W/cm2の紫
外光を照射する。これにより基板１表面のSi露出部分の
みに厚さ70nmのSi膜17が選択的に形成される。次いで基
板１温度を400℃に下げて、成長室24内に流量5SCCM,圧
力0.1TorrのNi（C6H5）２ガスと圧力0.1のH2ガスとの混
合ガスを導入し、Si膜17部分のみに厚さ10nmのNi膜14を
選択的に堆積させる。この後、Ni（C6H5）２ガスの導入
を停止してその代わりに流量5SCCM,圧力0.1TorrのCo（C
6H5）２ガスおよび流量5SCCM,圧力0.1のH2ガスとを導入
してCo膜15をNi膜14上のみに選択的に堆積させる。そし
て窒素雰囲気中で650℃、30分のアニールが行われ約70n
mのNi−Co合金シリサイド膜９が自己整合的に形成され
る（第11図（ｄ））。また、選択的に形成されたNi膜1
4,Co膜15は選択的に形成されたSi17と反応をするため、
Ni−Co合金シリサイド膜９によるソース，ドレイン拡散
層111,112への侵食は認められなかった。この後、第１
実施例と同様の過程を経てMOSトランジスタが完成する
（第11図（ｅ））。
この第４の実施例においても、第１〜３の実施例と同
様の良好なFET特性を示すことが確認された。
様の良好なFET特性を示すことが確認された。
第12図は第５の実施例である。この実施例が先の実施
例と異なる点は第８図（ｃ）または第11図（ｄ）までの
工程を経た後に、CVD−SiO2膜12をSi基板１表面に堆積
してコンタクトホールを開けて電極を配設する代わりに
直接タングステン層の電極18等を設けた点である。
例と異なる点は第８図（ｃ）または第11図（ｄ）までの
工程を経た後に、CVD−SiO2膜12をSi基板１表面に堆積
してコンタクトホールを開けて電極を配設する代わりに
直接タングステン層の電極18等を設けた点である。
本発明は上記実施例に限られない。例えば第４の実施
例では珪化合金層５を形成する際にNi膜14,Co膜15を堆
積した後に熱処理を行なったが、Ni膜14およびCo膜15の
形成と熱処理とを同時に行なっても良い。
例では珪化合金層５を形成する際にNi膜14,Co膜15を堆
積した後に熱処理を行なったが、Ni膜14およびCo膜15の
形成と熱処理とを同時に行なっても良い。
第3,第4,第５の実施例において、Si供給源,Ni原料ガ
ス,Co原料ガスは、それぞれSiH4,Ni（C6H5）2,Co（C
6H5）２に限定されるものではない。例えばSi供給源と
してSiH2Cl2、Ni,Co原料ガスとしてNiCl2,NiBr2,Ni（C2
H3O2）2,NiF2,Ni（NO3）2,NiSO4,CoBr2,Co（C2H3O2）2,
CoCO3,CoF2,Co（NO3）2,CoSO4,CoCl2,Ni（Co）4,NiCo3
等のNi塩、Co塩を蒸発，分解，昇華させた原料ガスを用
いることが可能である。また、Ni,Coの組成比は第1,第
２の実施例の場合と同様に適宜変更可能である。
ス,Co原料ガスは、それぞれSiH4,Ni（C6H5）2,Co（C
6H5）２に限定されるものではない。例えばSi供給源と
してSiH2Cl2、Ni,Co原料ガスとしてNiCl2,NiBr2,Ni（C2
H3O2）2,NiF2,Ni（NO3）2,NiSO4,CoBr2,Co（C2H3O2）2,
CoCO3,CoF2,Co（NO3）2,CoSO4,CoCl2,Ni（Co）4,NiCo3
等のNi塩、Co塩を蒸発，分解，昇華させた原料ガスを用
いることが可能である。また、Ni,Coの組成比は第1,第
２の実施例の場合と同様に適宜変更可能である。
以上のようにして本実施例によれば、Si基板１と電極
との電気的接続はSi基板側ではショットキー障壁高が低
くSi表面側では耐熱性が高いNi−Co合金シリサイド膜を
介して行われるのでソース，ドレイ拡散層が0.1μｍ以
下になってもSi基板と電極との間ので良好な電気的接続
を行うことができる。その結果、MOS電界効果トランジ
スタの微細化が可能になり高集積度の半導体装置を提供
することができる。
との電気的接続はSi基板側ではショットキー障壁高が低
くSi表面側では耐熱性が高いNi−Co合金シリサイド膜を
介して行われるのでソース，ドレイ拡散層が0.1μｍ以
下になってもSi基板と電極との間ので良好な電気的接続
を行うことができる。その結果、MOS電界効果トランジ
スタの微細化が可能になり高集積度の半導体装置を提供
することができる。
なお、上記実施例ではいずれもシリサイドの金属の組
み合わせとしてNiとCoとを選んだが本発明はもちろんこ
れらの金属の組み合わせに限定されるものではない。こ
の組み合わせ例を第１表に示した。
み合わせとしてNiとCoとを選んだが本発明はもちろんこ
れらの金属の組み合わせに限定されるものではない。こ
の組み合わせ例を第１表に示した。
NiとCoとの組み合わせ（組み合わせ例Ａ）で形成され
たシリサイド合金膜のようにSi基板側ではショットキー
障壁高が低くなり、Si表面側では耐熱性が高くなる金属
の組み合わせ、例えば組み合わせ例B,C,D等でも良い。
この場合にも組み合わせ例Ａと全く同様の効果が期待さ
れる。
たシリサイド合金膜のようにSi基板側ではショットキー
障壁高が低くなり、Si表面側では耐熱性が高くなる金属
の組み合わせ、例えば組み合わせ例B,C,D等でも良い。
この場合にも組み合わせ例Ａと全く同様の効果が期待さ
れる。
半導体基板はSiに限るものではなく、他のIV族半導体
例えばGeや、化合物半導体例えばGaAs,InP等でも構わな
い。
例えばGeや、化合物半導体例えばGaAs,InP等でも構わな
い。
［発明の効果］ 以上述べたように本発明によれば、コンタクト抵抗率
が低くて耐熱性の高いシリサイド膜を備えたサリサイド
構造の半導体装置を得ることができる。
が低くて耐熱性の高いシリサイド膜を備えたサリサイド
構造の半導体装置を得ることができる。
第１図は第１の実施例のMOSトランジスタ製造工程を示
す工程断面図、第２図はNi−Co合金シリサイド膜中のN
i、Co元素の深さ方向の分布を示す図、第３図はNi−Co
合金シリサイド膜の耐熱性を示す図、第４図はNi−Co合
金シリサイド膜のコンタクト抵抗率を示す図、第５図は
Ni−Co合金シリサイド膜のショットキー障壁高を示す
図、第６図はNi−Co合金シリサイド膜の耐熱性を示す
図、第７図は第２の実施例のMOSトランジスタの製造工
程を示す工程断面図、第８図は第３の実施例のMOSトラ
ンジスタの製造工程を示す工程断面図、第９図は第3,第
４の実施例に係るCVD装置を模式的に示した概略構成
図、第10図は原料ガスの流量を示す図、第11図は第４の
実施例のMOSトランジスタの製造工程を示す工程断面
図、第12図は第５の実施例のMOSトランジスタの断面
図，第13図は従来のMOSトランジスタの製造工程を示す
工程断面図である。 １……ｎ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……シリコン多結晶層、５……珪
化タングステン（WSi2.8）層、6,7,12……CVD−SiO
2膜、８……Ni−Co合金膜、９……Ni−Co合金シリサイ
ド膜、10……SiO2膜、111……ソース拡散層、112……ド
レイン拡散層、131……TiN膜、132……Al・Si合金、14
……Ni膜、15……Co膜、16……Ni−Co積層膜、17……Si
層、18……タングステン電極、20……試料導入室、21…
…前処理室、22……赤外線ランプ、23a,23b……紫外線
ランプ、24……成長室、25……赤外線ヒータ、26……ノ
ズル、27……ガス供給部。
す工程断面図、第２図はNi−Co合金シリサイド膜中のN
i、Co元素の深さ方向の分布を示す図、第３図はNi−Co
合金シリサイド膜の耐熱性を示す図、第４図はNi−Co合
金シリサイド膜のコンタクト抵抗率を示す図、第５図は
Ni−Co合金シリサイド膜のショットキー障壁高を示す
図、第６図はNi−Co合金シリサイド膜の耐熱性を示す
図、第７図は第２の実施例のMOSトランジスタの製造工
程を示す工程断面図、第８図は第３の実施例のMOSトラ
ンジスタの製造工程を示す工程断面図、第９図は第3,第
４の実施例に係るCVD装置を模式的に示した概略構成
図、第10図は原料ガスの流量を示す図、第11図は第４の
実施例のMOSトランジスタの製造工程を示す工程断面
図、第12図は第５の実施例のMOSトランジスタの断面
図，第13図は従来のMOSトランジスタの製造工程を示す
工程断面図である。 １……ｎ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……シリコン多結晶層、５……珪
化タングステン（WSi2.8）層、6,7,12……CVD−SiO
2膜、８……Ni−Co合金膜、９……Ni−Co合金シリサイ
ド膜、10……SiO2膜、111……ソース拡散層、112……ド
レイン拡散層、131……TiN膜、132……Al・Si合金、14
……Ni膜、15……Co膜、16……Ni−Co積層膜、17……Si
層、18……タングステン電極、20……試料導入室、21…
…前処理室、22……赤外線ランプ、23a,23b……紫外線
ランプ、24……成長室、25……赤外線ヒータ、26……ノ
ズル、27……ガス供給部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (2)
- 【請求項１】第１導電型の半導体基板と、この基板の表
面に選択的に形成された第２導電型の不純物層と、この
不純物層に自己整合されてその表面に形成された前記基
板の構成元素を含む金属化合物層とを有する半導体装置
において、 前記金属化合物層は、第１および第２の金属元素を含
み、前記第１の金属元素と前記基板の構成元素により形
成される第１の化合物の前記基板に対するショットキー
障壁の高さは、前記第２の金属元素と前記基板の構成元
素により形成される第２の化合物のそれより低くなり、
かつ前記第１の化合物の融点は前記第２の化合物のそれ
より低くなるように、前記第１の金属元素と第２の金属
元素が選択され、かつ前記金属化合物層中の第１の金属
元素および第２の金属元素の分布は、前記第１の金属元
素が前記基板と前記金属化合物層との界面側で過剰にな
り、かつ前記第２の金属元素のそれが前記金属化合物層
の表面側で過剰になるように設定されたことを特徴とす
る半導体装置。 - 【請求項２】前記第１の金属元素と前記第２の金属元素
とはお互いに全率固溶体を形成するように選択されたこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4449690A JP2944125B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4449690A JP2944125B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248562A JPH03248562A (ja) | 1991-11-06 |
| JP2944125B2 true JP2944125B2 (ja) | 1999-08-30 |
Family
ID=12693167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4449690A Expired - Fee Related JP2944125B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686274B1 (en) | 1998-09-22 | 2004-02-03 | Renesas Technology Corporation | Semiconductor device having cobalt silicide film in which diffusion of cobalt atoms is inhibited and its production process |
-
1990
- 1990-02-27 JP JP4449690A patent/JP2944125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248562A (ja) | 1991-11-06 |
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|---|---|---|---|
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