JP2943702B2 - バースト通信用のピークホールド回路 - Google Patents
バースト通信用のピークホールド回路Info
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- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バースト信号の通
信に使用し入力信号における電圧の最大値を検出して出
力信号とするためのピークホールド回路に関し、特に、
ＭＯＳ型半導体の集積回路において、わずかな付加手段
により高速のリセット機能と高精度のピークホールド機
能を可能とするバースト通信用のピークホールド回路に
関する。
信に使用し入力信号における電圧の最大値を検出して出
力信号とするためのピークホールド回路に関し、特に、
ＭＯＳ型半導体の集積回路において、わずかな付加手段
により高速のリセット機能と高精度のピークホールド機
能を可能とするバースト通信用のピークホールド回路に
関する。
【０００２】
【従来の技術】従来、バースト通信において、入力信号
の時間的な変化における最大値または最小値を検出し一
定期間にわたり保持しておく際には、短時間のうちに入
力信号レベルに追従できる高速追従性を有し、その値を
自然放電などにより失うことなく維持できる低ホールド
誤差を確保するとともに、直ちに新たな入力信号を検出
できる高速リセット機能をも併せ持つことが重要であ
り、このためのバースト通信用のピークホールド回路が
種々提案されている。
の時間的な変化における最大値または最小値を検出し一
定期間にわたり保持しておく際には、短時間のうちに入
力信号レベルに追従できる高速追従性を有し、その値を
自然放電などにより失うことなく維持できる低ホールド
誤差を確保するとともに、直ちに新たな入力信号を検出
できる高速リセット機能をも併せ持つことが重要であ
り、このためのバースト通信用のピークホールド回路が
種々提案されている。
【０００３】図４は、一般的な従来例の構成を説明する
図である。図４に示す従来例は、入力信号Ｓ１を正相側
の入力端子１に導入し、出力端子２の出力信号を逆相側
に導入する差動増幅器１０と、この差動増幅器１０の出
力を伝達するための順方向のダイオード２０と、伝達さ
れた出力における最大値を保持するためのホールド容量
３０と、この最大値を差動増幅器１０に帰還させつつ出
力信号とするためのバッファ４０からなるピークホール
ド回路である。
図である。図４に示す従来例は、入力信号Ｓ１を正相側
の入力端子１に導入し、出力端子２の出力信号を逆相側
に導入する差動増幅器１０と、この差動増幅器１０の出
力を伝達するための順方向のダイオード２０と、伝達さ
れた出力における最大値を保持するためのホールド容量
３０と、この最大値を差動増幅器１０に帰還させつつ出
力信号とするためのバッファ４０からなるピークホール
ド回路である。
【０００４】このホールド容量３０と並列にリセット信
号Ｓ３により閉じる短絡スイッチ５０を設け、これら短
絡スイッチ５０およびホールド容量３０の反対側は共通
接地されている。従って、通常のピークホールド機能で
は短絡スイッチ５０を開き、入力信号Ｓ１における電圧
の上昇とともにダイオード２０が導通し、ホールド容量
３０に電流が流入を開始して差動増幅器の出力と電圧が
等しくなるまで充電を続ける。また、このホールド容量
３０の電圧は、バッファ４０によりアースに対する電圧
として検出されピークホールド回路の出力信号となる。
号Ｓ３により閉じる短絡スイッチ５０を設け、これら短
絡スイッチ５０およびホールド容量３０の反対側は共通
接地されている。従って、通常のピークホールド機能で
は短絡スイッチ５０を開き、入力信号Ｓ１における電圧
の上昇とともにダイオード２０が導通し、ホールド容量
３０に電流が流入を開始して差動増幅器の出力と電圧が
等しくなるまで充電を続ける。また、このホールド容量
３０の電圧は、バッファ４０によりアースに対する電圧
として検出されピークホールド回路の出力信号となる。
【０００５】その後、入力信号Ｓ１の電圧下降とともに
ダイオード２０が遮断され、ホールド容量３０の電荷が
保持されて入力信号Ｓ１の最大値として維持される。一
方、新たな入力信号Ｓ１を検出する際には、リセット信
号Ｓ２の入力により短絡スイッチ５０を閉じてホールド
容量３０の電荷をアースに放電し、その最大値のリセッ
トを行って次の最大値を保持できるようになる。
ダイオード２０が遮断され、ホールド容量３０の電荷が
保持されて入力信号Ｓ１の最大値として維持される。一
方、新たな入力信号Ｓ１を検出する際には、リセット信
号Ｓ２の入力により短絡スイッチ５０を閉じてホールド
容量３０の電荷をアースに放電し、その最大値のリセッ
トを行って次の最大値を保持できるようになる。
【０００６】例えば、低価格・低消費電流とするため短
絡スイッチ５０にＭＯＳ型半導体を使用した場合、その
導通時における抵抗（Ｒ５０）とホールド容量３０の容
量（Ｃ３０）により決定される時定数に従って電荷の放
電が行われる。容量（Ｃ３０）の９９％までが放電する
ために要する時間Ｔは、おおよそ次の式１により求めら
れる。 Ｔ＝５×Ｒ５０×Ｃ３０ ・・・ 式１ つまり、前記の高速リセット機能を実現するためには、
これら導通抵抗（Ｒ５０）および／または容量（Ｃ３
０）を小さくする必要がある。
絡スイッチ５０にＭＯＳ型半導体を使用した場合、その
導通時における抵抗（Ｒ５０）とホールド容量３０の容
量（Ｃ３０）により決定される時定数に従って電荷の放
電が行われる。容量（Ｃ３０）の９９％までが放電する
ために要する時間Ｔは、おおよそ次の式１により求めら
れる。 Ｔ＝５×Ｒ５０×Ｃ３０ ・・・ 式１ つまり、前記の高速リセット機能を実現するためには、
これら導通抵抗（Ｒ５０）および／または容量（Ｃ３
０）を小さくする必要がある。
【０００７】以下、この高速リセット機能について具体
例を用い詳しく検討する。通常、ホールド容量３０の容
量（Ｃ３０）には１０〜１００〔ｐＦ〕程度を使用する
ため、ここでは仮に１０〔ｐＦ〕とする。また、ホール
ド容量３０に保持している電圧を１〔Ｖ〕とし、これを
５０〔ｎ秒〕で放電する場合を考えると式１より抵抗
（Ｒ５０）は１〔ＫΩ〕となる。この導通抵抗Ｒ５０＝
１〔ＫΩ〕を実現するために、例えば、最近の０．７
〔μｍ〕の半導体プロセスではトランジスタサイズとし
て５０〔μｍ〕程度のゲート幅が必要になり、一般に、
その際のゲート・ドレイン間の寄生容量（Ｃ５０）は約
０．００５〔ｐＦ〕である。
例を用い詳しく検討する。通常、ホールド容量３０の容
量（Ｃ３０）には１０〜１００〔ｐＦ〕程度を使用する
ため、ここでは仮に１０〔ｐＦ〕とする。また、ホール
ド容量３０に保持している電圧を１〔Ｖ〕とし、これを
５０〔ｎ秒〕で放電する場合を考えると式１より抵抗
（Ｒ５０）は１〔ＫΩ〕となる。この導通抵抗Ｒ５０＝
１〔ＫΩ〕を実現するために、例えば、最近の０．７
〔μｍ〕の半導体プロセスではトランジスタサイズとし
て５０〔μｍ〕程度のゲート幅が必要になり、一般に、
その際のゲート・ドレイン間の寄生容量（Ｃ５０）は約
０．００５〔ｐＦ〕である。
【０００８】
【発明が解決しようとする課題】しかし、従来のバース
ト通信用のピークホールド回路を使用し、ＭＯＳ型半導
体の集積回路において高速リセット機能を実現しようと
する際には次に述べる問題点があった。第１に、リセッ
ト信号を解除する時に、寄生容量（Ｃ５０）を充電する
ためホールド容量３０から引き抜かれる電荷（Ｑ５０）
は、次の式２から求められ、電源ＶDDが５〔Ｖ〕であれ
ば０．０２５×１０-12 〔Ｃ〕となる。 Ｑ５０＝Ｃ５０×ＶDD＝ 0.005×10-12 × 5 ・・・ 式２
ト通信用のピークホールド回路を使用し、ＭＯＳ型半導
体の集積回路において高速リセット機能を実現しようと
する際には次に述べる問題点があった。第１に、リセッ
ト信号を解除する時に、寄生容量（Ｃ５０）を充電する
ためホールド容量３０から引き抜かれる電荷（Ｑ５０）
は、次の式２から求められ、電源ＶDDが５〔Ｖ〕であれ
ば０．０２５×１０-12 〔Ｃ〕となる。 Ｑ５０＝Ｃ５０×ＶDD＝ 0.005×10-12 × 5 ・・・ 式２
【０００９】従って、ホールド容量３０に電荷（Ｑ３
０）が蓄積される際、この電荷（Ｑ３０）に対する前記
のホールド誤差Ｅは次の式３により得られる。例えば、
ホールド容量３０が保持する最少電圧を１０〔ｍＶ〕と
すると、その際に蓄積されている電荷が０．１×１０-1
2 クーロンであるため、ホールド誤差Ｅは最大で２５％
であり無視できない程度になる。 Ｅ＝Ｑ５０／Ｑ３０＝ 0.025×10-12/ 0.1×10-12 ・・・ 式３
０）が蓄積される際、この電荷（Ｑ３０）に対する前記
のホールド誤差Ｅは次の式３により得られる。例えば、
ホールド容量３０が保持する最少電圧を１０〔ｍＶ〕と
すると、その際に蓄積されている電荷が０．１×１０-1
2 クーロンであるため、ホールド誤差Ｅは最大で２５％
であり無視できない程度になる。 Ｅ＝Ｑ５０／Ｑ３０＝ 0.025×10-12/ 0.1×10-12 ・・・ 式３
【００１０】第２に、高速リセット機能の実現のため短
絡スイッチ５０の導通抵抗（Ｒ５０）を小さくするに
は、これを構成するＭＯＳ型半導体のトランジスタサイ
ズを大きくする必要があるが、トランジスタサイズを大
きくすると、やはりゲート・ドレイン間の寄生容量（Ｃ
５０）が増大し、この寄生容量（Ｃ５０）によるスイッ
チング時のノイズによりホールド誤差Ｅが大きくなって
しまう。
絡スイッチ５０の導通抵抗（Ｒ５０）を小さくするに
は、これを構成するＭＯＳ型半導体のトランジスタサイ
ズを大きくする必要があるが、トランジスタサイズを大
きくすると、やはりゲート・ドレイン間の寄生容量（Ｃ
５０）が増大し、この寄生容量（Ｃ５０）によるスイッ
チング時のノイズによりホールド誤差Ｅが大きくなって
しまう。
【００１１】本発明は、上記の問題点にかんがみてなさ
れたものであり、集積回路上に形成されるピークホール
ド回路において、わずかな付加手段により高速のリセッ
ト機能と高精度のピークホールド機能を可能とするバー
スト通信用のピークホールド回路の提供を目的とする。
れたものであり、集積回路上に形成されるピークホール
ド回路において、わずかな付加手段により高速のリセッ
ト機能と高精度のピークホールド機能を可能とするバー
スト通信用のピークホールド回路の提供を目的とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
め本発明のバースト通信用のピークホールド回路は、入
力信号を正相側の入力端子に導入し、出力信号を逆相側
に導入する差動増幅器と、この差動増幅器の出力を伝達
するための順方向のダイオードと、この伝達された出力
におけるアースに対する電圧の最大値を保持するための
ホールド容量と、この最大値を差動増幅器に帰還させる
とともに出力信号とするためのバッファを備えるピーク
ホールド回路において、ダイオードと並列に接続され、
第１スイッチング信号により自らを閉じてダイオードを
短絡させるための第１スイッチ手段と、差動増幅器とダ
イオードの間に接続され、第２スイッチング信号により
自らを閉じて接地し、第１スイッチ手段を介してホール
ド容量を短絡させるための第２スイッチ手段を設ける構
成とする。
め本発明のバースト通信用のピークホールド回路は、入
力信号を正相側の入力端子に導入し、出力信号を逆相側
に導入する差動増幅器と、この差動増幅器の出力を伝達
するための順方向のダイオードと、この伝達された出力
におけるアースに対する電圧の最大値を保持するための
ホールド容量と、この最大値を差動増幅器に帰還させる
とともに出力信号とするためのバッファを備えるピーク
ホールド回路において、ダイオードと並列に接続され、
第１スイッチング信号により自らを閉じてダイオードを
短絡させるための第１スイッチ手段と、差動増幅器とダ
イオードの間に接続され、第２スイッチング信号により
自らを閉じて接地し、第１スイッチ手段を介してホール
ド容量を短絡させるための第２スイッチ手段を設ける構
成とする。
【００１３】このピークホールド回路によれば、第１ス
イッチ手段が第１スイッチング信号により自らを閉じて
ダイオードが短絡され、第２スイッチ手段が第２スイッ
チング信号により自らを閉じて接地し、第１スイッチ手
段を介してホールド容量が短絡される。
イッチ手段が第１スイッチング信号により自らを閉じて
ダイオードが短絡され、第２スイッチ手段が第２スイッ
チング信号により自らを閉じて接地し、第１スイッチ手
段を介してホールド容量が短絡される。
【００１４】請求項２記載のバースト通信用のピークホ
ールド回路は、リセット信号を導入して第１および第２
スイッチング信号を形成し、第１スイッチ手段と第２ス
イッチ手段にそれぞれ送出するためのタイミング発生手
段を設ける構成とする。このピークホールド回路によれ
ば、タイミング発生手段によりリセット信号が導入され
て第１および第２スイッチング信号が形成され、第１ま
たは第２スイッチ手段にそれぞれ送出される。
ールド回路は、リセット信号を導入して第１および第２
スイッチング信号を形成し、第１スイッチ手段と第２ス
イッチ手段にそれぞれ送出するためのタイミング発生手
段を設ける構成とする。このピークホールド回路によれ
ば、タイミング発生手段によりリセット信号が導入され
て第１および第２スイッチング信号が形成され、第１ま
たは第２スイッチ手段にそれぞれ送出される。
【００１５】請求項３記載のバースト通信用のピークホ
ールド回路は、リセット信号を遅延させて第１スイッチ
ング信号とするための第１遅延回路と、リセット信号を
遅延させて第２スイッチング信号とするための第２遅延
回路をタイミング発生手段に設ける構成とする。このピ
ークホールド回路によれば、リセット信号が遅延されて
第１遅延回路により第１スイッチング信号とされ、第２
遅延回路により第２スイッチング信号とされる。
ールド回路は、リセット信号を遅延させて第１スイッチ
ング信号とするための第１遅延回路と、リセット信号を
遅延させて第２スイッチング信号とするための第２遅延
回路をタイミング発生手段に設ける構成とする。このピ
ークホールド回路によれば、リセット信号が遅延されて
第１遅延回路により第１スイッチング信号とされ、第２
遅延回路により第２スイッチング信号とされる。
【００１６】請求項４記載のバースト通信用のピークホ
ールド回路は、前記タイミング発生回路が、第１スイッ
チング信号の終期を先行させ第２スイッチング信号の終
期を遅らせて送出する構成とする。このピークホールド
回路によれば、第１スイッチング信号の終期が先行され
第２スイッチング信号の終期が遅れて送出される。
ールド回路は、前記タイミング発生回路が、第１スイッ
チング信号の終期を先行させ第２スイッチング信号の終
期を遅らせて送出する構成とする。このピークホールド
回路によれば、第１スイッチング信号の終期が先行され
第２スイッチング信号の終期が遅れて送出される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省く。図１は、本発明の実施形態の構成を概略的に説明
する図である。この実施形態は、ダイオード２０を短絡
するための第１スイッチ手段５１と、第１スイッチ手段
５１を介してホールド容量３０を放電させるための第２
スイッチ手段５２を設ける。
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省く。図１は、本発明の実施形態の構成を概略的に説明
する図である。この実施形態は、ダイオード２０を短絡
するための第１スイッチ手段５１と、第１スイッチ手段
５１を介してホールド容量３０を放電させるための第２
スイッチ手段５２を設ける。
【００１８】また、第１および第２スイッチ手段５１，
５２の制御タイミングを形成するためのタイミング発生
手段６０を設け、新たなバースト通信用のピークホール
ド回路を構成する他は、図４における従来例と同様であ
る。タイミング発生手段６０は、リセット信号Ｓ２を導
入して第１スイッチング信号Ｓ３および第２スイッチン
グ信号Ｓ４を形成し、第１，第２スイッチ手段５１，５
２にそれぞれ送出している。
５２の制御タイミングを形成するためのタイミング発生
手段６０を設け、新たなバースト通信用のピークホール
ド回路を構成する他は、図４における従来例と同様であ
る。タイミング発生手段６０は、リセット信号Ｓ２を導
入して第１スイッチング信号Ｓ３および第２スイッチン
グ信号Ｓ４を形成し、第１，第２スイッチ手段５１，５
２にそれぞれ送出している。
【００１９】第１スイッチ手段５１は、ダイオード２０
と並列に接続され、第１スイッチング信号Ｓ３により自
らを閉じてダイオード２０を短絡させる。第２スイッチ
手段５２は、差動増幅器１０とダイオード２０の間に接
続され、第２スイッチング信号Ｓ４により自らを閉じて
接地し、第１スイッチ手段５１を介してホールド容量３
０を短絡させる。
と並列に接続され、第１スイッチング信号Ｓ３により自
らを閉じてダイオード２０を短絡させる。第２スイッチ
手段５２は、差動増幅器１０とダイオード２０の間に接
続され、第２スイッチング信号Ｓ４により自らを閉じて
接地し、第１スイッチ手段５１を介してホールド容量３
０を短絡させる。
【００２０】図２は、図１における各部の作用を説明す
る波形図である。図２に示す入力信号Ｓ１は、その電圧
値を時間とともに変化させるバースト通信におけるアナ
ログ信号である。一方、リセット信号Ｓ２は、低レベル
値の論理“Ｌ”と高レベル値の論理“Ｈ”をとり、論理
“Ｌ”である場合は、第１および第２スイッチング信号
Ｓ３，Ｓ４を時刻Ｔ１に至るまでともに論理“Ｌ”とし
て出力する。従って、それまで第１および第２スイッチ
手段５１，５２はいずれも非導通の状態になり、この新
たなピークホールド回路は従来例と同様にピークホール
ド機能を発揮することができる。
る波形図である。図２に示す入力信号Ｓ１は、その電圧
値を時間とともに変化させるバースト通信におけるアナ
ログ信号である。一方、リセット信号Ｓ２は、低レベル
値の論理“Ｌ”と高レベル値の論理“Ｈ”をとり、論理
“Ｌ”である場合は、第１および第２スイッチング信号
Ｓ３，Ｓ４を時刻Ｔ１に至るまでともに論理“Ｌ”とし
て出力する。従って、それまで第１および第２スイッチ
手段５１，５２はいずれも非導通の状態になり、この新
たなピークホールド回路は従来例と同様にピークホール
ド機能を発揮することができる。
【００２１】続いて、リセット信号Ｓ２を論理“Ｈ”と
し、本発明による新たなリセット機能を遂行する場合に
ついて述べる。時刻Ｔ１において第１および第２スイッ
チング信号Ｓ３，Ｓ４が論理“Ｈ”に切り替わるため、
第１および第２スイッチ手段５１，５１はいずれも導通
した状態になり、従って、ホールド容量３０は第１およ
び第２スイッチ手段５１，５１を介して接地をされ、直
ちに放電が開始されて急速に電位が低下する。
し、本発明による新たなリセット機能を遂行する場合に
ついて述べる。時刻Ｔ１において第１および第２スイッ
チング信号Ｓ３，Ｓ４が論理“Ｈ”に切り替わるため、
第１および第２スイッチ手段５１，５１はいずれも導通
した状態になり、従って、ホールド容量３０は第１およ
び第２スイッチ手段５１，５１を介して接地をされ、直
ちに放電が開始されて急速に電位が低下する。
【００２２】ここで、タイミング発生手段６０には、リ
セット信号Ｓ２の終期を遅延させて第１スイッチング信
号Ｓ３とするための第１遅延回路６１と、リセット信号
Ｓ２の終期を遅延させて第２スイッチング信号Ｓ４とす
るための第２遅延回路６２を設ける。また、第１スイッ
チング信号Ｓ３の終期を先行させ第２スイッチング信号
Ｓ４の終期を遅らせて送出する。
セット信号Ｓ２の終期を遅延させて第１スイッチング信
号Ｓ３とするための第１遅延回路６１と、リセット信号
Ｓ２の終期を遅延させて第２スイッチング信号Ｓ４とす
るための第２遅延回路６２を設ける。また、第１スイッ
チング信号Ｓ３の終期を先行させ第２スイッチング信号
Ｓ４の終期を遅らせて送出する。
【００２３】従って、第１遅延回路６１による遅延時間
が経過し時刻Ｔ２に達すると、第１スイッチング信号Ｓ
３が論理“Ｌ”に切り替わるためホールド容量３０の放
電速度が緩やかになり、出力信号もなだらかとなり最終
的に時刻Ｔ３に達して全ての電荷の放電を終了する。続
いて、第２遅延回路６２による遅延時間が経過し時刻Ｔ
４に達すると、第２スイッチング信号Ｓ４も論理“Ｌ”
に切り替わるため、この新たなピークホールド回路は再
び前記のピークホールド機能を回復することができる。
が経過し時刻Ｔ２に達すると、第１スイッチング信号Ｓ
３が論理“Ｌ”に切り替わるためホールド容量３０の放
電速度が緩やかになり、出力信号もなだらかとなり最終
的に時刻Ｔ３に達して全ての電荷の放電を終了する。続
いて、第２遅延回路６２による遅延時間が経過し時刻Ｔ
４に達すると、第２スイッチング信号Ｓ４も論理“Ｌ”
に切り替わるため、この新たなピークホールド回路は再
び前記のピークホールド機能を回復することができる。
【００２４】
【実施例】図３は、図１における各部の構成を説明する
図である。図３に示す構成では、差動回路の入力段と増
幅回路の出力段からなる差動増幅器１０と、Ｎチャネル
ＭＯＳ型ＦＥＴからなる第１および第２スイッチング手
段５１，５２（以下、省略してそれぞれ第１，第２ＦＥ
Ｔ５１，５２という）と、ソースフォロワのＮチャネル
ＭＯＳ型ＦＥＴからなるバッファ４０を有している。
図である。図３に示す構成では、差動回路の入力段と増
幅回路の出力段からなる差動増幅器１０と、Ｎチャネル
ＭＯＳ型ＦＥＴからなる第１および第２スイッチング手
段５１，５２（以下、省略してそれぞれ第１，第２ＦＥ
Ｔ５１，５２という）と、ソースフォロワのＮチャネル
ＭＯＳ型ＦＥＴからなるバッファ４０を有している。
【００２５】この差動回路の入力段は、入力端子１を正
相側に接続して入力信号Ｓ１を導入し、バッファ４０の
出力端子２を逆相側に接続して出力信号を導入する。ま
た、増幅回路の出力段は、ソース接地されて所定のバイ
アス電位がゲートに印加されるＮチャネルのＭＯＳ型Ｆ
ＥＴ１１（以下、省略して第３ＦＥＴ１１という）と、
電源ＶDDに接続されるＰチャネルのＭＯＳ型ＦＥＴ１２
を有する。
相側に接続して入力信号Ｓ１を導入し、バッファ４０の
出力端子２を逆相側に接続して出力信号を導入する。ま
た、増幅回路の出力段は、ソース接地されて所定のバイ
アス電位がゲートに印加されるＮチャネルのＭＯＳ型Ｆ
ＥＴ１１（以下、省略して第３ＦＥＴ１１という）と、
電源ＶDDに接続されるＰチャネルのＭＯＳ型ＦＥＴ１２
を有する。
【００２６】ここで、第１，第２ＦＥＴ５１，５２のト
ランジスタサイズについて考察する。第１，第２ＦＥＴ
５１，５２の導通抵抗をそれぞれ抵抗（Ｒ５１およびＲ
５２）とし、従来例と同様の容量（Ｃ３０）、放電時間
Ｔとすれば、従来例の式１から次の式４による関係が求
められる。 Ｒ５０＝Ｒ５１＋Ｒ５２ ・・・ 式４
ランジスタサイズについて考察する。第１，第２ＦＥＴ
５１，５２の導通抵抗をそれぞれ抵抗（Ｒ５１およびＲ
５２）とし、従来例と同様の容量（Ｃ３０）、放電時間
Ｔとすれば、従来例の式１から次の式４による関係が求
められる。 Ｒ５０＝Ｒ５１＋Ｒ５２ ・・・ 式４
【００２７】従って、抵抗（Ｒ５１）を抵抗（Ｒ５０）
の１０％である１００〔Ω〕とし、抵抗（Ｒ５２）を残
りの９００〔Ω〕とすれば、従来例と同様の放電時間Ｔ
＝５０〔ｎ秒〕が得られる。この場合、第１および第２
ＦＥＴ５１，５２のトランジスタサイズは、従来例と同
様の０．７〔μｍ〕の半導体プロセスにおいて、それぞ
れ５００〔μｍ〕と５５〔μｍ〕程度のゲート幅が必要
になる。
の１０％である１００〔Ω〕とし、抵抗（Ｒ５２）を残
りの９００〔Ω〕とすれば、従来例と同様の放電時間Ｔ
＝５０〔ｎ秒〕が得られる。この場合、第１および第２
ＦＥＴ５１，５２のトランジスタサイズは、従来例と同
様の０．７〔μｍ〕の半導体プロセスにおいて、それぞ
れ５００〔μｍ〕と５５〔μｍ〕程度のゲート幅が必要
になる。
【００２８】第１および第２遅延回路６１，６２は、Ｐ
チャネルおよびＮチャネルの２つのＭＯＳ型ＦＥＴを直
列にした反転回路６３からなる入力段と、前記の遅延時
間を設定するためのＮチャネルのＭＯＳ型ＦＥＴに直列
抵抗及び遅延容量からなる中間反転回路６４，６５と、
２つの反転回路６３を直列にした出力段をそれぞれ有し
ている。
チャネルおよびＮチャネルの２つのＭＯＳ型ＦＥＴを直
列にした反転回路６３からなる入力段と、前記の遅延時
間を設定するためのＮチャネルのＭＯＳ型ＦＥＴに直列
抵抗及び遅延容量からなる中間反転回路６４，６５と、
２つの反転回路６３を直列にした出力段をそれぞれ有し
ている。
【００２９】従って、第１遅延回路６１による遅延時間
は、直列抵抗の抵抗（Ｒ６４）および遅延容量の容量
（Ｃ６４）の時定数により設定され、仮に、抵抗（Ｒ６
４）を１０〔ＫΩ〕、容量（Ｃ６４）を１〔ＰＦ〕とす
れば１０〔ｎ秒〕が得られる。同様に、第２遅延回路６
２による遅延時間は、直列抵抗の抵抗（Ｒ６５）を１５
〔ＫΩ〕、遅延容量の容量（Ｃ６５）を１〔ＰＦ〕とす
れば１５〔ｎ秒〕となり、第１遅延回路６１に対して５
〔ｎ秒〕の時間差をとることができる。
は、直列抵抗の抵抗（Ｒ６４）および遅延容量の容量
（Ｃ６４）の時定数により設定され、仮に、抵抗（Ｒ６
４）を１０〔ＫΩ〕、容量（Ｃ６４）を１〔ＰＦ〕とす
れば１０〔ｎ秒〕が得られる。同様に、第２遅延回路６
２による遅延時間は、直列抵抗の抵抗（Ｒ６５）を１５
〔ＫΩ〕、遅延容量の容量（Ｃ６５）を１〔ＰＦ〕とす
れば１５〔ｎ秒〕となり、第１遅延回路６１に対して５
〔ｎ秒〕の時間差をとることができる。
【００３０】次に、作用について述べる。通常のピーク
ホールド機能を遂行した後、入力信号Ｓ１が無くなって
第４ＦＥＴ１２が遮断され、一方、リセット信号Ｓ２を
論理“Ｈ”に切り替えることによりリセット機能の開始
を指示する。
ホールド機能を遂行した後、入力信号Ｓ１が無くなって
第４ＦＥＴ１２が遮断され、一方、リセット信号Ｓ２を
論理“Ｈ”に切り替えることによりリセット機能の開始
を指示する。
【００３１】この切り替えにより第１および第２ＦＥＴ
５１，５２が導通状態になり、第３ＦＥＴ１１は引き続
き導通状態を維持する。従って、ホールド容量３０に充
電された電荷の放電が開始され、第２および第３ＦＥＴ
５１，１１による合成抵抗を介して差動増幅器１０の出
力電圧は急速に低下する。
５１，５２が導通状態になり、第３ＦＥＴ１１は引き続
き導通状態を維持する。従って、ホールド容量３０に充
電された電荷の放電が開始され、第２および第３ＦＥＴ
５１，１１による合成抵抗を介して差動増幅器１０の出
力電圧は急速に低下する。
【００３２】続いて、このリセット機能の解除について
述べる。リセット機能の解除は、第１遅延回路６１が第
１スイッチング信号Ｓ３を論理“Ｌ”に切り替えて開始
され、先ず第１ＦＥＴ５１が先行して遮断される。ここ
で、第２ＦＥＴ５２は導通状態であり利得１のバッファ
回路として作用するため、第１ＦＥＴ５１のスイッチン
グにより生じるノイズを抑制しホールド誤差に影響を与
えることはない。
述べる。リセット機能の解除は、第１遅延回路６１が第
１スイッチング信号Ｓ３を論理“Ｌ”に切り替えて開始
され、先ず第１ＦＥＴ５１が先行して遮断される。ここ
で、第２ＦＥＴ５２は導通状態であり利得１のバッファ
回路として作用するため、第１ＦＥＴ５１のスイッチン
グにより生じるノイズを抑制しホールド誤差に影響を与
えることはない。
【００３３】この後、第３ＦＥＴ１１による緩やかな放
電が続き、その他の各動作点も通常のピークホールド機
能に必要な状態に向かい、また、第２ＦＥＴ５２のソー
ス・ドレイン間の電位（Ｖ５２）は、１．８〔Ｖ〕程度
になる。続いて、第２遅延回路６２が第２スイッチング
信号Ｓ４を論理“Ｌ”に切り替えることにより、第１Ｆ
ＥＴ５１に遅れて第２ＦＥＴ５２が遮断される。ここ
で、ホールド容量の容量（Ｃ３０）に接続された第２Ｆ
ＥＴ５２のドレインとゲート間の電位（Ｖ５３）は３．
２〔Ｖ〕程度であり、電位（Ｖ５２）は電位（Ｖ５３）
の６０％以下となるため、第２ＦＥＴ５２が遮断される
際の電荷の移動も６０％以下となりホールド誤差を低減
できる。
電が続き、その他の各動作点も通常のピークホールド機
能に必要な状態に向かい、また、第２ＦＥＴ５２のソー
ス・ドレイン間の電位（Ｖ５２）は、１．８〔Ｖ〕程度
になる。続いて、第２遅延回路６２が第２スイッチング
信号Ｓ４を論理“Ｌ”に切り替えることにより、第１Ｆ
ＥＴ５１に遅れて第２ＦＥＴ５２が遮断される。ここ
で、ホールド容量の容量（Ｃ３０）に接続された第２Ｆ
ＥＴ５２のドレインとゲート間の電位（Ｖ５３）は３．
２〔Ｖ〕程度であり、電位（Ｖ５２）は電位（Ｖ５３）
の６０％以下となるため、第２ＦＥＴ５２が遮断される
際の電荷の移動も６０％以下となりホールド誤差を低減
できる。
【００３４】なお、本発明は前述の実施形態にのみ限定
されるものではなく、バースト通信用のピークホールド
回路は入力信号Ｓ１の最小値を検出して出力するもので
もよく、その他、本発明の要旨を逸脱しない範囲で種々
の変更を加え得ることは勿論である。
されるものではなく、バースト通信用のピークホールド
回路は入力信号Ｓ１の最小値を検出して出力するもので
もよく、その他、本発明の要旨を逸脱しない範囲で種々
の変更を加え得ることは勿論である。
【００３５】
【発明の効果】以上述べたように、本発明によるバース
ト通信用のピークホールド回路には次の効果がある。第
１に、リセット機能においてホールド容量を放電する際
に、大きなゲート幅で導通抵抗が小さい第１スイッチ手
段により従来と同様の急速な放電を開始するとともに、
第１スイッチ手段と直列の第２スイッチ手段を設け、第
２スイッチ手段を導通させたまま第１スイッチ手段を先
行して遮断し、第２スイッチ手段による利得１のバッフ
ァ作用により、第１スイッチ手段の遮断時に生じるノイ
ズの影響を抑制してホールド誤差を低減できる。
ト通信用のピークホールド回路には次の効果がある。第
１に、リセット機能においてホールド容量を放電する際
に、大きなゲート幅で導通抵抗が小さい第１スイッチ手
段により従来と同様の急速な放電を開始するとともに、
第１スイッチ手段と直列の第２スイッチ手段を設け、第
２スイッチ手段を導通させたまま第１スイッチ手段を先
行して遮断し、第２スイッチ手段による利得１のバッフ
ァ作用により、第１スイッチ手段の遮断時に生じるノイ
ズの影響を抑制してホールド誤差を低減できる。
【００３６】第２に、第２スイッチ手段のゲート幅を小
さめにしてゲート・ドレイン間の寄生容量を小さくする
とともに、第２スイッチ手段のソース・ドレイン間の電
位がゲート・ドレイン間の電位に比べて小さくなるた
め、第１スイッチ手段の遮断に遅れて第２スイッチ手段
を後から遮断することにより、第２スイッチ手段が遮断
される際の電荷の移動も減少させホールド誤差を低減で
きる。
さめにしてゲート・ドレイン間の寄生容量を小さくする
とともに、第２スイッチ手段のソース・ドレイン間の電
位がゲート・ドレイン間の電位に比べて小さくなるた
め、第１スイッチ手段の遮断に遅れて第２スイッチ手段
を後から遮断することにより、第２スイッチ手段が遮断
される際の電荷の移動も減少させホールド誤差を低減で
きる。
【００３７】第３に、第１スイッチ手段の遮断後から第
２スイッチ手段を遮断するまで差動増幅器の出力段によ
る緩やかな放電が続くため、その他の各動作点も通常の
ピークホールド機能に必要な状態に向かうとともに、第
２スイッチ手段のソース・ドレイン間の電位がゲート・
ドレイン間の電位に比べて小さく維持される。
２スイッチ手段を遮断するまで差動増幅器の出力段によ
る緩やかな放電が続くため、その他の各動作点も通常の
ピークホールド機能に必要な状態に向かうとともに、第
２スイッチ手段のソース・ドレイン間の電位がゲート・
ドレイン間の電位に比べて小さく維持される。
【００３８】従って、集積回路上に形成されるピークホ
ールド回路において、わずかな付加手段により高速のリ
セット機能と高精度のピークホールド機能を可能とする
バースト通信用のピークホールド回路を提供できるよう
になった。
ールド回路において、わずかな付加手段により高速のリ
セット機能と高精度のピークホールド機能を可能とする
バースト通信用のピークホールド回路を提供できるよう
になった。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の構成を概略的に説
明する図である。
明する図である。
【図２】図２は、図１における各部の作用を説明する波
形図である。
形図である。
【図３】図３は、図１における各部の構成を説明する図
である。
である。
【図４】図４は、一般的な第１従来例の構成を説明する
図である。
図である。
１ 入力端子 ２ 出力端子 １０ 差動増幅器 ２０ ダイオード ３０ ホールド容量 ４０ バッファ ５１ 第１スイッチ手段 ５２ 第２スイッチ手段 ６０ タイミング発生手段 Ｓ１ 入力信号 Ｓ２ リセット信号 Ｓ３ 第１スイッチング信号 Ｓ４ 第２スイッチング信号
Claims (4)
- 【請求項１】 入力信号を正相側の入力端子に導入し、
出力信号を逆相側に導入する差動増幅器と、この差動増
幅器の出力を伝達するための順方向のダイオードと、こ
の伝達された出力におけるアースに対する電圧の最大値
を保持するためのホールド容量と、この最大値を差動増
幅器に帰還させるとともに出力信号とするためのバッフ
ァを備えるピークホールド回路において、 ダイオードと並列に接続され、第１スイッチング信号に
より自らを閉じてダイオードを短絡させるための第１ス
イッチ手段と、 差動増幅器とダイオードの間に接続され、第２スイッチ
ング信号により自らを閉じて接地し、第１スイッチ手段
を介してホールド容量を短絡させるための第２スイッチ
手段を設けることを特徴とするバースト通信用のピーク
ホールド回路。 - 【請求項２】 リセット信号を導入して第１および第２
スイッチング信号を形成し、第１または第２スイッチ手
段にそれぞれ送出するためのタイミング発生手段を設け
る請求項１記載のバースト通信用のピークホールド回
路。 - 【請求項３】 リセット信号を遅延させて第１スイッチ
ング信号とするための第１遅延回路と、リセット信号を
遅延させて第２スイッチング信号とするための第２遅延
回路をタイミング発生手段に設ける請求項２記載のバー
スト通信用のピークホールド回路。 - 【請求項４】 前記タイミング発生回路が、第１スイッ
チング信号の終期を先行させ第２スイッチング信号の終
期を遅らせて送出する請求項１または２記載のバースト
通信用のピークホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186000A JP2943702B2 (ja) | 1996-07-16 | 1996-07-16 | バースト通信用のピークホールド回路 |
| US08/914,067 US5874842A (en) | 1996-07-16 | 1997-07-15 | Sample and hold circuit having quick resetting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186000A JP2943702B2 (ja) | 1996-07-16 | 1996-07-16 | バースト通信用のピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1031040A JPH1031040A (ja) | 1998-02-03 |
| JP2943702B2 true JP2943702B2 (ja) | 1999-08-30 |
Family
ID=16180624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186000A Expired - Fee Related JP2943702B2 (ja) | 1996-07-16 | 1996-07-16 | バースト通信用のピークホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5874842A (ja) |
| JP (1) | JP2943702B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10219327A1 (de) * | 2002-04-30 | 2003-11-20 | Infineon Technologies Ag | Integrierte Schaltung mit einer Abtast-Halte-Einrichtung |
| TWI331445B (en) * | 2007-03-01 | 2010-10-01 | Novatek Microelectronics Corp | Sample-and-hold apparatus and operating method thereof |
| US8362939B2 (en) * | 2008-06-16 | 2013-01-29 | Integrated Device Technology, Inc. | Switched-capacitor pipeline ADC stage |
| CN114729957A (zh) * | 2019-11-29 | 2022-07-08 | 株式会社索思未来 | 电压保持电路、电压监视电路以及半导体集成电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3363113A (en) * | 1965-08-02 | 1968-01-09 | Bell Telephone Labor Inc | Sample and hold circuit using an operational amplifier and a high impedance buffer connected by a switched diode capacitor circuit |
| DE2010171B1 (ja) * | 1970-03-04 | 1971-10-07 | Krone Kg | |
| US3701909A (en) * | 1970-08-17 | 1972-10-31 | Computer Test Corp | Peak and hold system |
| US4445093A (en) * | 1979-09-26 | 1984-04-24 | Toledo Transducers, Inc. | Press cycle monitor |
| GB2119084B (en) * | 1982-04-13 | 1985-06-05 | Rolls Royce | Pyrometer signal processing |
| US4585956A (en) * | 1982-09-29 | 1986-04-29 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
| FR2642213A1 (fr) * | 1989-01-24 | 1990-07-27 | Thomson Composants Militaires | Echantillon-bloqueur precis et rapide |
-
1996
- 1996-07-16 JP JP8186000A patent/JP2943702B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 US US08/914,067 patent/US5874842A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1031040A (ja) | 1998-02-03 |
| US5874842A (en) | 1999-02-23 |
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