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JP2930029B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2930029B2
JP2930029B2 JP8250245A JP25024596A JP2930029B2 JP 2930029 B2 JP2930029 B2 JP 2930029B2 JP 8250245 A JP8250245 A JP 8250245A JP 25024596 A JP25024596 A JP 25024596A JP 2930029 B2 JP2930029 B2 JP 2930029B2
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Nippon Electric Co Ltd
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Publication date
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に、不良の発生したメモリセルブロックの救
済を行うリダンダンシ機能と、このリダンダンシ機能の
使用の有無を判別する回路とを備えた半導体メモリ装置
に関する。
【０００２】
【従来の技術】近年の半導体メモリ装置は、メモリ容量
増加に伴う製造歩留まり向上のため予備のメモリセルに
よるリダンダンシ機能による不良救済を行っている。そ
のため、不良解析時及び製品評価時にリダンダンシ使
用、未使用を判定するロールコール回路を備えている場
合が多い。
【０００３】従来のロールコール回路の一例を図６を用
いて説明する。尚、本例は特開平７−６５５９５号公報
に記載されたものである。このロールコール回路は、ラ
イト・リードバス線対ＷＲＢＴ、ＷＲＢＮ（以下、ＷＲ
ＢＴ／Ｎと記載）のデータを増幅し、Ｉ／Ｏパットにデ
ータを出力するＤｏｕｔブロックＤＯ１と、図示しない
センスアンプブロックからのメモリセルデータをライト
・リードバス線対ＷＲＢＴ／Ｎに送るセンスアンプデー
タ読み出し回路３と、ロールコールテスト時に、ロール
コール判定結果をライト・リードバス線対ＷＲＢＴ／Ｎ
に送るロールコール結果読み出し回路６とが設けられて
いる。
【０００４】また、図示しないＡ１〜Ａｎピンに入力と
して１が与えられればＨｉｇｈ、０が与えられればＬｏ
ｗとなるアドレス信号ＡＤＤ１〜ＡＤＤｎが入力するＲ
ｅｄデコーダ７と、同様にＡ０ピンに与えられる入力に
応じてＨｉｇｈまたはＬｏｗとなるアドレス信号ＡＤＤ
０および上記ＡＤＤ１〜ＡＤＤｎとＲｅｄデコーダ７の
出力ＲＤＳとが入力されるＸデコーダ８と、上記出力Ｒ
ＤＳとアドレス遷移検知回路９（以下、ＡＴＤ回路と称
す）からの出力ＹＲＤとテストモード活性化信号ＴＭと
を入力とするロールコールデコーダ４とが設けられてい
る。
【０００５】上記センスアンプデータ読み出し回路３
は、センスアンプからのデータ対ＲＢＴ、ＲＢＮ（以
下、ＲＢＴ／Ｎと記載）とライト・リードバス線対ＷＲ
ＢＴ／Ｎとの間に設けられたトランスファースイッチと
してのＮ型トランジスタＴ２０、Ｔ２１と、そのゲート
信号を出力するＮＯＲ回路ＮＯ４とから構成されてい
る。このＮＯＲ回路、ＮＯ４には、入力ＢＳＬＢと、上
記ロールコール結果読み出し回路６の出力ＲＣＥとが入
力される。また、ロールコール結果読み出し回路６は、
上記ロールコールデコーダ４の出力ＲＣＳＢとテストモ
ード活性化信号ＴＭとを入力するＮＯＲ回路ＮＯ３と、
その出力ＲＣＥをゲートとし、ＧＮＤとＷＲＢＮとの間
に接続されたトランスファースイッチＮ型トランジスタ
Ｔ１８と、電源線とＷＲＢＴとの間に接続されたトラン
スファースイッチＮ型トランジスタＴ１９とから構成さ
れている。また、上記ＷＲＢＴ／Ｎ対は、ゲートを接地
した十分に能力の小さいＰ型トランジスタＴ７、Ｔ８に
よりなるクランプ回路５により電源にクランプされてい
る。
【０００６】次に動作について説明する。まず、メモリ
セルデータを読み出す時の動作について説明する。テス
トモード活性化信号ＴＭは、ロールコールテスト時のみ
Ｌｏｗとなる信号であるのでＨｉｇｈとなっており、従
って、ＲＣＥはＬｏｗとなっている。このため、入力Ｂ
ＳＬＢがＬｏｗの期間は、Ｎ型トランジスタＴ２０、Ｔ
２１がＯＮとなり、センスアンプデータＲＢＴ／Ｎ対が
ＷＲＢＴ／Ｎ対に送られ、ＤｏｕｔブロックＤＯ１を経
てＩ／Ｏパッドに出力される。この時、ＲＣＥはＬｏｗ
なので、Ｎ型トランジスタＴ１８、Ｔ１９はＯＦＦであ
り、ロールコール結果読み出し回路６からＷＲＢＴ／Ｎ
対にデータが送られることはない。
【０００７】次に、ロールコールテスト時の動作につい
て説明する。ロールコールテスト時は、テストモード活
性化信号ＴＭはＬｏｗとなるので、ＲＣＳＢのレベルに
よって、ＷＲＢＴ／Ｎ対のデータが決まる。もし、ＲＣ
ＳＢがＬｏｗならばＲＣＥはＨｉｇｈとなり、Ｎ型トラ
ンジスタＴ１８、Ｔ１９がＯＮとなり、Ｎ型トランジス
タＴ２０、Ｔ２１はＯＦＦとなる。従ってＷＲＢＴはＨ
ｉｇｈレベル、ＷＲＢＮはＬｏｗレベルとなり、このデ
ータがＤｏｕｔブロックＤＯ１を経てＩ／Ｏパッドに出
力される。逆にＲＣＳＢがＨｉｇｈであれば、Ｎ型トラ
ンジスタＴ１８、Ｔ１９はＯＦＦ、Ｎ型トランジスタＴ
２０、Ｔ２１は入力ＢＳＬＢがＬｏｗの期間にＯＮとな
り、センスアンプデータが、ＷＲＢＳＴ／Ｎ対に送ら
れ、ＤｏｕｔブロックＤＯ１を経てＩ／Ｏパッドに出力
される。
【０００８】また、Ｘデコーダ８は、入力アドレス信号
ＡＤＤ０、ＡＤＤ１〜９により、どのデジット線を選択
するかを決めるデコーダであり、Ｒｅｄデコーダ７は、
リダンダンシデジット線を選択するか、しないかを決め
るデコーダである。またＡＴＤ回路９は、ロールコール
デコーダ４内のダイナミック回路の１ショットプリチャ
ージ信号ＹＲＤを発生させる回路であり、ロールコール
デコーダ４は、ロールコールテスト時に、ロールコール
テスト結果に応じての出力ＲＣＳＢを発生させる回路で
ある。従って、事前にセンスアンプデータＲＢＴがＬｏ
ｗ、ＲＢＮがＨｉｇｈとなるように、メモリセルにデー
タを書き込んでおけば、ＲＣＳＢがＨｉｇｈかＬｏｗか
によって、Ｉ／Ｏパッドに出力されるデータが変わるこ
とになる。
【０００９】そこで、アドレス信号ＡＤＤ１〜９のＨｉ
ｇｈ、Ｌｏｗの組み合わせを変えながら、ロールコール
テストを行うと、Ｉ／Ｏパッドに、その時のアドレス信
号ＡＤＤ１〜９の状態に応じてリダンダンシデジット線
の使用未使用が判定できる。
【００１０】また、ロールコールデコーダ４は、図７に
示すように、１ショットプリチャージ信号ＹＲＤを受け
るインバータＩ６と、Ｉ６の出力をゲートとするＰ型ト
ランジスタＴ１０とテストモード活性化信号ＴＭをゲー
トとするＰ型トランジスタＴ９とが電源線とプリチャー
ジ接点との間に直列接続された回路と、同じくテストモ
ード活性化信号ＴＭをゲートとするＮ型トランジスタＴ
２２がＧＮＤとプリチャージ接点間に設けられた回路
と、さらにＧＮＤとプリチャージ接点間に設けられゲー
トを入力ＲＤＳとするＮ型トランジスタＴ２３と、プリ
チャージ接点のレベルをバッファリングして出力ＲＣＳ
Ｂを得るインバータＩ７、Ｉ８とで構成されている。
【００１１】次に上記ロールコールデコーダ４の動作に
ついて説明する。ロールコールテスト時は、テストモー
ド活性化信号ＴＭはＬｏｗであるので、入力ＹＲＤが１
ショットでＨｉｇｈの期間に、プリチャージ接点は電源
レベルにプリチャージされるが、もし、入力ＲＤＳがＨ
ｉｇｈならば、プリチャージ接点のレベルは、トランジ
スタＴ９、Ｔ１０、Ｔ２３の抵抗分割によって決まる。
このレベルの時に、出力をＨｉｇｈとするレシオとなっ
ているインバータＩ７と、さらにインバータＩ８とで出
力ＲＣＳＢを得る。
【００１２】また、ロールコールテスト時以外は、テス
トモード活性化信号ＴＭはＨｉｇｈであるのでプリチャ
ージ接点は、ＧＮＤレベルに固定される。
【００１３】従って、リダンダンシメモリセルを使用し
ていれば、ＲＤＳは“Ｈｉｇｈ”、未使用であれば、Ｒ
ＤＳは“Ｌｏｗ”となるので、本回路によってリダンダ
ンシ機能の使用の有無を確認することができる。
【００１４】
【発明が解決しようとする課題】以上説明した様に、従
来のアドレス置換による救済を行う半導体メモリ装置に
おいては、外部アドレス入力信号の変化により制御され
るＲＥＤデコーダの出力信号を検知することにより、救
済アドレスを認知することができる。しかしながら、本
発明が適用されるＩ／Ｏ単位に不良の発生したセルプレ
ートを置換する半導体メモリ装置においては、置換され
たＩ／Ｏを一義的に検知し得る信号が存在しないため、
救済Ｉ／Ｏを検知することが困難であるという問題があ
った。
【００１５】そこで、本発明の目的は、リダンダンシ機
能を有する半導体メモリ装置、特にＩ／Ｏ単位に不良の
発生したセルプレート置換するリダンダンシ機能を有す
る半導体メモリ装置において、組立後にリダンダンシの
使用の有無の確認を容易に行うことができるロールコー
ル回路を有する半導体メモリ装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、予備のメモリセルブロック
を含む複数のメモリセルブロックと、上記各メモリセル
ブロックの出力データがデータバス線を通じて入力され
る複数のセンスアンプブロックと、上記データバス線の
接続切り替えを行うことにより上記予備のメモリセルブ
ロックの使用を可能にするスイッチ手段と、複数のヒュ
ーズを選択的に切断することにより上記スイッチ手段の
状態を制御するプログラム回路と、所定のテスト信号と
上記プログラム回路の出力信号との論理をとり、その論
理出力によって上記予備のセルメモリ使用時における不
良発生メモリセルブロック以降のメモリセルブロックと
対応する上記センスアンプブロックの出力が所定の出力
となるように制御するロールコール回路とを設けてい
る。
【００１７】また、第２の発明においては、予備のメモ
リセルブロックを含む複数のメモリセルブロックと、上
記各メモリセルブロックの出力データがデータバス線を
通じて入力される複数のセンスアンプブロックと、上記
各センスアンプブロックの出力がライト・リードバス線
を通じて入力される複数のデータ出力ブロックと、上記
ライト・リードバス線の接続切り替えを行うことにより
上記予備のメモリセルブロック及びそれと対応するセン
スアンプブロックの使用を可能にするスイッチ手段と、
複数のヒューズを選択的に切断することにより上記スイ
ッチ手段の状態を制御するプログラム回路と、所定のテ
スト信号と上記プログラム回路の出力信号との論理をと
り、その論理出力によって上記予備のセルメモリ使用時
における不良発生メモリセルブロック以降のメモリセル
ブロックと対応する上記データ出力ブロックの出力が所
定の出力となるように制御するロールコール回路とを設
けている。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示す。図１においては、複数のセルプレートを
保有し、その各々のセルプレート内にＩ／Ｏ１からＩ／
ＯｎのメモリセルブロックＭ１〜Ｍｎとリダンダンシメ
モリセルブロックＭＲとを有している。またヒューズ回
路１０および低抵抗のヒューズ素子Ｆ１〜Ｆｎ、インバ
ータＩ３とにより構成され、ヒューズの切断の有無によ
り予備のメモリセルとしてのリダンダンシメモリセルの
使用を制御するプログラム回路１と、このプログラム回
路１の出力をゲートとし、上記メモリセルブロックとデ
ータバス線対ＤＢ１〜ＤＢｎとの接続を制御するトラン
スファースイッチとしてのＰ型トランジスタＴ１、Ｔ２
とが設けられている。
【００１９】さらにデータバス線対ＤＢ１〜ＤＢｎのデ
ータを増幅し、図示しないＤｏｕｔブロックに転送する
センスアンプブロックＡ１〜Ａｎと、上記プログラム回
路１の出力とテストモード活性化信号ＴＭとを入力とす
るＮＯＲ回路Ｎ１〜Ｎｎと、上記ＮＯＲ回路Ｎ１〜Ｎｎ
の出力Ｒ１を入力とするインバータＳＩ１〜ＳＩｎとで
構成され、その出力が上記センスアンプブロックＡ１〜
Ａｎ内のＮＡＮＤ回路ＮＡ１とＮＯＲ回路ＮＯ１の入力
となるロールコール回路２とが設けられている。
【００２０】図２は図１のヒューズ回路１０の回路構成
図であり、一方が電源、残りの一方がＮ型トランジスタ
のドレイン及びインバータＩ２のゲートに接続された低
抵抗のヒューズ素子ＦＥ１と、ドレインが上記ヒューズ
素子ＦＥ１とインバータＩ２のゲートに、ソースがＧＮ
Ｄに、ゲートがインバータＩ２の出力に接続された非常
に能力が小さいＮ型トランジスタＴ１１と、上記ヒュー
ズ素子ＦＥ１とＮ型トランジスタＴ１１のドレインにゲ
ートが接続されたインバータＩ２と、インバータＩ２の
出力がゲートに接続されたインバータＩ１とにより構成
されている。
【００２１】図３は図１のセンスアンプブロックＡ１〜
Ａｎの回路構成図であり、センスアンプ回路１１と、上
記センスアンプ回路１１からの１つの出力とロールコー
ル回路２からの出力Ｒ２とをゲートとするＮＡＮＤ回路
ＮＡ１と、上記ＮＡＮＤ回路ＮＡ１の出力と読み出し動
作時にＨｉｇｈとなるＳＥ信号とをゲートとするＮＡＮ
Ｄ回路ＮＡ２と、上記ＮＡＮＤ回路ＮＡ２の出力をゲー
ト、ソースを電源、ドレインを出力ＲＢに接続するＰ型
トランジスタＴ３と、センスアンプ回路１１のもう１つ
の出力とロールコール回路２からの出力Ｒ１をゲートと
するＮＯＲ回路ＮＯ１と、このＮＯＲ回路ＮＯ１の出力
と読み出し動作時に１つのセルプレート内の各Ｉ／Ｏの
センスアンプブロックを活性化するＳＥ信号をゲートと
するＮＡＮＤ回路ＮＡ３と、このＮＡＮＤ回路ＮＡ３の
出力をゲートとするインバータＩ４と、このインバータ
Ｉ４の出力をゲート、ソースをＧＮＤ、ドレインを出力
ＲＢに接続するＮ型トランジスタＴ１２とから構成され
ている。
【００２２】次に図１の回路動作について説明する。ま
ず、通常動作時について説明する。通常動作時におい
て、リダンダンシ未使用の場合は、プログラム回路１内
のヒューズ回路１０は、ヒューズ素子ＦＥ１が切断され
ていないため、インバータＩ２のゲート電位はヒューズ
素子ＦＥ１とＮ型トランジスタＴ１１の抵抗比により決
定されるが、Ｎ型トランジスタＴ１１は非常に能力が小
さいためＨｉｇｈとなり、インバータＩ２、Ｉ１を介し
てＨｉｇｈを出力する。また、プログラム回路１内のヒ
ューズ素子Ｆ１からＦｎも切断されていないため、接点
Ｓ１からＳｎの電位はすべてＨｉｇｈとなる。
【００２３】これにより接点Ｓ１からＳｎをゲート入力
とするＰ型トランジスタＴ２はすべてＯＦＦとなり、接
点Ｓ１からＳｎをゲートとするインバータＩ３の出力は
Ｌｏｗとなる。また上記インバータＩ３の出力をゲート
入力するＰ型トランジスタＴ１はすべてＯＮとなり、Ｉ
／Ｏ１からＩ／ＯｎのメモリセルブロックＭ１からＭｎ
はそれぞれデータバス線対ＤＢ１からＤＢｎと導通状態
となり、選択されたメモリセルのデータがデータバス線
対ＤＢ１〜ＤＢｎを介してセンスアンプブロックＡ１か
らＡｎに転送される。
【００２４】また、通常動作時はテストモード活性化信
号ＴＭがＨｉｇｈとなっているため、ロールコール回路
２は、プログラム回路１内の各接点Ｓ１からＳｎの電位
に関わらず、ＮＯＲ回路Ｎ１〜ＮｎはＲ１にＬｏｗを出
力し、インバータＳＩ１〜ＳＩｎを介してＲ２にはＨｉ
ｇｈを出力し、これを受けるセンスアンプブロックＡ１
〜Ａｎ内のＮＡＮＤ回路ＮＡ１及びＮＯＲ回路ＮＯ１
は、センスアンプ回路１１からのデータをＮＡＮＤ回路
ＮＡ２、ＮＡ３、インバータＩ４を介してリードバス線
ＲＢ１からＲＢｎに転送する。
【００２５】次に、リダンダンシ使用の場合について説
明する。ここでは、Ｉ／ＯｎのメモリセルブロックＭｎ
に不良があった場合について説明する。この場合は、プ
ログラム回路１内のヒューズ回路１０は、ヒューズ素子
ＦＥ１がレーザ光等により切断されているため、インバ
ータＩ２のゲート電位はＮ型トランジスタＴ１１により
Ｌｏｗとなり、インバータＩ２、Ｉ１を介してＬｏｗを
出力する。また、プログラム回路１内のヒューズ素子Ｆ
１〜Ｆｎの内Ｆｎが切断されているため、接点ＳｎはＬ
ｏｗとなるが、他の接点Ｓ１からＳｎ−１は前記リダン
ダンシ未使用時と同様に電源によってＨｉｇｈが保持さ
れる。
【００２６】そして接点Ｓｎをゲートとするインバータ
Ｉ３の出力はＨｉｇｈとなり、上記インバータＩ３の出
力をゲート入力とするＩ／ＯｎのメモリセルブロックＭ
ｎとデータバス線対ＤＢｎ間のＰ型トランジスタＴ１は
ＯＦＦとなり、Ｉ／ＯｎのメモリセルブロックＭｎはデ
ータバス線対ＤＢｎから電気的に切り離される。これと
共に接点Ｓｎをゲートとするリダンダンシメモリセルブ
ロックＭＲとデータバス線対ＤＢｎ間のＰ型トランジス
タＴ２がＯＮとなり、Ｉ／ＯｎのメモリセルブロックＭ
ｎの代わりにデータバス線対ＤＢｎにリダンダンシメモ
リセルブロックＭＲが電気的に接続される。
【００２７】このときＩ／Ｏ１からＩ／Ｏｎ−１のメモ
リセルブロックＭ１〜Ｍｎ−１は前記リダンダンシ未使
用時と同様のため、それぞれデータバス線対ＤＢ１から
ＤＢｎ−１と導通状態となり、選択されたメモリセルの
データがデータバス線対を介してセンスアンプブロック
Ａ１〜Ａｎ−１に転送される。センスアンプブロックＡ
ｎには、前述したようにリダンダンシメモリセルブロッ
クＭＲの選択されたメモリセルのデータがデータバス線
対ＤＢｎを介して転送される。また、通常動作時はテス
トモード活性化信号ＴＭがＨｉｇｈとなっているため、
ロールコール回路２は、プログラム回路１内の各接点Ｓ
１〜Ｓｎの電位に関わらず、ＮＯＲ回路Ｎ１〜ＮｎはＲ
１にＬｏｗを出力し、インバータＳＩ１〜ＳＩｎを介し
てＲ２にはＨｉｇｈを出力し、これを受けるセンスアン
プブロックＡ１〜Ａｎ内のＮＡＮＤ回路ＮＡ１及びＮＯ
Ｒ回路ＮＯ１は、センスアンプ回路１１からのデータを
ＮＡＮＤ回路ＮＡ２、ＮＡ３、インバータＩ４を介して
リードバス線ＲＢ１〜ＲＢｎに転送する。
【００２８】次に、ロールコールテスト時の場合につい
て説明する。ここでも、Ｉ／Ｏｎのメモリセルブロック
Ｍｎに不良があった場合について説明する。まず、各メ
モリセルブロックからセンスアンプブロックへのデータ
の転送については、前述したリダンダンシ使用時と同様
の動作が行われる。ロールコールテスト時の場合はテス
トモード活性化信号ＴＭがＬｏｗとなるため、ロールコ
ール回路２の出力は、プログラム回路１内の各接点Ｓ１
〜Ｓｎの電位により出力が制御される。現状態において
は、接点Ｓ１〜Ｓｎ−１の電位はＨｉｇｈのため、セン
スアンプブロックＡ１〜Ａｎ−１内のＮＡＮＤ回路ＮＡ
１及びＮＯＲ回路ＮＯ１のゲート入力となるＲ２はＨｉ
ｇｈ、Ｒ１はＬｏｗとなり、センスアンプ回路１１から
のデータをそのままリードバス線ＲＢ１からＲＢｎ−１
に転送する。
【００２９】また、接点Ｓｎの電位はＬｏｗのため、接
点Ｓｎ及びテストモード活性化信号ＴＭがゲート入力さ
れるロールコール回路２内のＮＯＲ回路ＮｎはＲ１にＨ
ｉｇｈを出力し、インバータＳＩｎを介してＲ２にＬｏ
ｗを出力する。これを受けてセンスアンプブロックＡｎ
内のＮＡＮＤ回路ＮＡ１はセンスアンプ回路１１からの
データに関わらずＨｉｇｈを出力し、ＮＯＲ回路ＮＯ１
においてもセンスアンプブロックのデータに関わらずＬ
ｏｗを出力する。
【００３０】上記ＮＡＮＤ回路ＮＡ１の出力をゲート入
力するＮＡＮＤ回路ＮＡ２は、ＳＥ信号がＨｉｇｈのた
めＬｏｗを出力し、この出力をゲート入力とするＰ型ト
ランジスタＴ３はＯＮ状態となる。またＮＯＲ回路ＮＯ
１の出力をゲート入力とするＮＡＮＤ回路ＮＡ３はＨｉ
ｇｈを出力し、インバータＩ４を介してゲート入力とす
るＮ型トランジスタＴ１２はＯＦＦ状態となる。これに
よりセンスアンプブロックＡｎはメモリセルからのデー
タに関わらずリードバス線ＲＢｎにＨｉｇｈを転送す
る。
【００３１】このとき、すべてのＩ／ＯにあらかじめＬ
ｏｗデータを書き込んで置くことにより、リダンダンシ
メモリセルブロックＭＲを使用しているセルプレートに
おいては、センスアンプブロックＡ１〜Ａｎ−１はリー
ドバス線ＲＢ１からＲＢｎ−１にＬｏｗを出力し、セン
スアンプブロックＡｎはリードバス線ＲＢｎにＨｉｇｈ
を出力するため、リダンダンシの使用の有無およびＩ／
Ｏの判定が可能となる。
【００３２】上述したように本実施の形態による半導体
メモリ装置は、Ｉ／Ｏ毎のメモリセルブロックＭ１〜Ｍ
ｎ及び予備のメモリセルブロックとしてのリダンダンシ
メモリセルブロックＭＲと、上記メモリセルブロックと
データバス線との電気的接続の切り替えを行う第１、第
２のトランスファースイッチＴ１、Ｔ２の制御をヒュー
ズの切断によって行うプログラム回路１と、特定の条件
時のみ能動レベルとなるテストモード活性化信号ＴＭと
上記プログラム回路の出力信号とを入力とし、上記テス
トモード活性化信号ＴＭが能動レベルでかつリダンダン
シ使用時のみに不良発生Ｉ／Ｏ以降のＩ／Ｏの出力をメ
モリセルのデータに関わらず、固定のデータ出力とする
ようにセンスアンプブロックＡ１〜Ａｎの制御を行うロ
ールコール回路２とを備えている。
【００３３】そして上記メモリセルのデータに関わらず
出力される上記固定のデータを判別することにより、ど
のＩ／Ｏに不良が発生してリダンダンシ機能を使用して
いるかを確認することができる。
【００３４】次に本発明の第２の実施の形態について図
４を参照して説明する。図４において、図示しないＩ／
Ｏ１〜Ｉ／Ｏｎのセンスアンプブロックの出力を転送す
るライトリードバス線ＷＲ１〜ＷＲｎとリダンダンシブ
ロック用のセンスアンプブロックの出力を転送するライ
トリードバス線ＷＲＲとが設けられると共に、ヒューズ
回路１０および低抵抗のヒューズ素子Ｆ１〜Ｆｎ、イン
バータＩ３により構成されヒューズＦ１〜Ｆｎの切断の
有無によりリダンダンシの使用を制御するプログラム回
路１が設けられている。また上記プログラム回路１の出
力をゲートとし、上記ライトリードバス線ＷＲ１〜ＷＲ
ｎとＤｏｕｔブロックＤＯ１〜ＤＯｎ及びＤｉｎブロッ
クＤＩ１〜ＤＩｎとの接続を制御するトランスファース
イッチとしてのＰ型トランジスタＴ４、Ｔ５及びＮ型ト
ランジスタＴ１５、Ｔ１６、ライトリードバス線ＷＲ１
〜ＷＲｎのデータをＩＯパッドＩＯ１〜ＩＯｎに出力す
るＤｏｕｔブロックＤＯ１〜ＤＯｎ及びＩＯパッドＩＯ
１〜ＩＯｎからの書き込みデータをライトリードバス線
ＷＲ１〜ＷＲｎに転送するＤｉｎブロックＤＩ１〜ＤＩ
ｎ、および上記プログラム回路１の出力とテストモード
活性化信号ＴＭとを入力とするＮＯＲ回路Ｎ１〜Ｎｎと
上記ＮＯＲ回路Ｎ１〜Ｎｎの出力を入力とするインバー
タＳＩ１〜ＳＩｎで構成されるロールコール回路２が設
けられている。その出力は上記ＤｏｕｔブロックＤＯ１
〜ＤＯｎ内のＮＡＮＤ回路ＮＡ４とＮＯＲ回路ＮＯ２の
入力となる。
【００３５】またヒューズ回路１０は図２と実質的に同
一構成されている。図５は図４のＤｏｕｔブロックＤＯ
１〜ＤＯｎの回路構成図であり、データアンプ回路１
２、このデータアンプ回路１２からの１つの出力とロー
ルコール回路２からの出力Ｒ２をゲートとするＮＡＮＤ
回路ＮＡ４と、上記ＮＡＮＤ回路ＮＡ４の出力と読み出
し動作時にＨｉｇｈとなるＯＥ信号をゲートとするＮＡ
ＮＤ回路ＮＡ５と、上記ＮＡＮＤ回路ＮＡ５の出力をゲ
ート、ソースを電源、ドレインをＩＯパッドＩＯに接続
するＰ型トランジスタＴ６と、Ｄｏｕｔアンプ回路のも
う１つの出力とロールコール回路２からの出力Ｒ１をゲ
ートとするＮＯＲ回路ＮＯ２と、上記ＮＯＲ回路ＮＯ２
の出力とＯＥ信号をゲートとするＮＡＮＤ回路ＮＡ６、
上記ＮＡＮＤ回路ＮＡ６の出力をゲートとするインバー
タＩ５、上記インバータＩ５の出力をゲート、ソースを
ＧＮＤ、ドレインをＩＯパッドＩＯに接続するＮ型トラ
ンジスタＴ１７から構成されている。
【００３６】次に図４の回路動作について説明する。ま
ず、通常動作時について説明する。通常動作時におい
て、リダンダンシ未使用の場合のプログラム回路１の動
作は前述の図１の場合と同様であり、接点Ｓ１〜Ｓｎの
電位はすべてＨｉｇｈとなる。これにより接点Ｓ１〜Ｓ
ｎをゲート入力とするＰ型トランジスタＴ５はすべてＯ
ＦＦ、Ｎ型トランジスタＴ１５はすべてＯＮとなり、接
点Ｓ１〜ＳｎをゲートとするインバータＩ３の出力はＬ
ｏｗとなる。また上記インバータＩ３の出力をゲート入
力とするＰ型トランジスタＴ４はすべてＯＮ、Ｎ型トラ
ンジスタＴ１６はすべてＯＦＦとなり、ライトリードバ
ス線ＷＲ１〜ＷＲｎはそれぞれＤｏｕｔブロックＤＯ１
〜ＤＯｎ及びＤｉｎブロックＤＩ１〜ＤＩｎと電気的に
導通状態となる。この結果、ライトリードバス線ＷＲ１
〜ＷＲｎのデータがＤｏｕｔブロックＤＯ１〜ＤＯｎに
転送される。
【００３７】また、通常動作時はテストモード活性化信
号ＴＭがＨｉｇｈとなっているため、ロールコール回路
２は、プログラム回路１内の各接点Ｓ１〜Ｓｎの電位に
関わらず、ＮＯＲ回路Ｎ１〜ＮｎはＲ１にＬｏｗを出力
し、インバータＳＩ１〜ＳＩｎを介してＲ２にＨｉｇｈ
を出力する。これを受けるＤｏｕｔブロックＤＯ１〜Ｄ
Ｏｎ内のＮＡＮＤ回路ＮＡ４及びＮＯＲ回路ＮＯ２は、
データアンプ回路１２からのデータをＮＡＮＤ回路ＮＡ
５、ＮＡ６、インバータＩ５を介してＩＯパッドＩＯ１
〜ＩＯｎに転送する。
【００３８】次に、リダンダンシ使用の場合について説
明する。ここでは、Ｉ／Ｏｎに不良があった場合につい
て説明する。この場合のプログラム回路１の動作は前述
の図１の場合と同様であり、接点ＳｎはＬｏｗとなる
が、他の接点Ｓ１〜Ｓｎ−１は電源によってＨｉｇｈが
保持される。接点ＳｎをゲートとするインバータＩ３の
出力はＨｉｇｈとなり、上記インバータＩ３の出力をゲ
ート入力とする、Ｉ／Ｏｎのライトリードバス線ＷＲｎ
とＤｏｕｔブロックＤＯｎ間のＰ型トランジスタＴ４及
び接点ＳｎをゲートとするＮ型トランジスタＴ１５はＯ
ＦＦとなり、Ｉ／Ｏｎのライトリードバス線ＷＲｎはＤ
ｏｕｔブロックＤＯｎから電気的に切り離される。
【００３９】接点Ｓｎをゲートとするリダンダンシ用ラ
イトリードバス線ＷＲＲとＤｏｕｔブロックＤＯｎ間の
Ｐ型トランジスタＴ５及びインバータＩ３の出力をゲー
トとするＮ型トランジスタＴ１６がＯＮとなり、Ｉ／Ｏ
ｎのライトリードバス線ＷＲｎの代わりにＤｏｕｔブロ
ックＤＯｎにリダンダンシ用ライトリードバス線ＷＲＲ
が電気的に接続される。
【００４０】このときＩ／Ｏ１〜Ｉ／Ｏｎ−１のライト
リードバス線ＷＲ１〜ＷＲｎ−１は前記リダンダンシ未
使用時と同様のため、それぞれのＤｏｕｔブロックＤＯ
１〜ＤＯｎ−１と導通状態となり、ライトリードバス線
のデータがＤｏｕｔブロックＤＯ１〜ＤＯｎ−１に転送
される。ＤｏｕｔブロックＤＯｎについては、前述した
ようにリダンダンシ用ライトリードバス線ＷＲＲのデー
タが転送される。
【００４１】また、通常動作時はテストモード活性化信
号ＴＭがＨｉｇｈとなっているため、ロールコール回路
２は、プログラム回路１内の各接点Ｓ１〜Ｓｎの電位に
関わらず、ＮＯＲ回路Ｎ１〜ＮｎはＲ１にＬｏｗを出力
し、インバータＳＩ１〜ＳＩｎを介してＲ２にはＨｉｇ
ｈを出力する。これを受けるＤｏｕｔブロックＤＯ１〜
ＤＯｎ内のＮＡＮＤ回路ＮＡ４及びＮＯＲ回路ＮＯ２
は、データアンプ回路１２からのデータをＮＡＮＤ回路
ＮＡ５、ＮＡ６、インバータＩ５を介してＩＯパッドＩ
Ｏ１からＩＯｎに転送する。
【００４２】次に、ロールコールテスト時の場合につい
て説明する。ここでも、Ｉ／Ｏｎに不良があった場合に
ついて説明する。まず、各ライトリードバス線からＤｏ
ｕｔブロックへのデータの転送については、前述したリ
ダンダンシ使用時と同様の動作が行われる。リダンダン
シ使用の有無を判定する場合はテストモード活性化信号
ＴＭがＬｏｗとなるため、ロールコール回路２の出力
は、プログラム回路１内の各接点Ｓ１〜Ｓｎの電位によ
り出力が制御される。現状態においては、接点Ｓ１〜Ｓ
ｎ−１の電位はＨｉｇｈのため、ＤｏｕｔブロックＤＯ
１〜ＤＯｎ−１内のＮＡＮＤ回路ＮＡ４及びＮＯＲ回路
ＮＯ２のゲート入力となるＲ２はＨｉｇｈ、Ｒ１はＬｏ
ｗとなり、データアンプ回路１２からのデータをそのま
まＩＯパッドＩＯ１〜ＩＯｎ−１に転送する。
【００４３】また、接点Ｓｎの電位はＬｏｗのため、接
点Ｓｎ及びテストモード活性化信号ＴＭがゲート入力さ
れるロールコール回路２内のＮＯＲ回路ＮｎはＲ１にＨ
ｉｇｈを出力し、インバータＳＩｎを介してＲ２にＬｏ
ｗを出力する。これを受けてＤｏｕｔブロックＤＯｎ内
のＮＡＮＤ回路ＮＡ４はデータアンプ回路１２からのデ
ータに関わらずＨｉｇｈを出力し、ＮＯＲ回路ＮＯ２に
おいてもデータアンプ回路１２のデータに関わらずＬｏ
ｗを出力する。
【００４４】上記ＮＡＮＤ回路ＮＡ４の出力をゲート入
力とするＮＡＮＤ回路ＮＡ５は、ＯＥ信号がＨｉｇｈの
ため、Ｌｏｗを出力し、この出力をゲート入力とするＰ
型トランジスタＴ６はＯＮ状態となる。またＮＯＲ回路
ＮＯ２の出力をゲート入力とするＮＡＮＤ回路ＮＡ６は
Ｈｉｇｈを出力し、インバータＩ５を介してゲート入力
するＮ型トランジスタＴ１７はＯＦＦ状態となる。これ
によりＤｏｕｔブロックＤＯｎはライトリードバス線か
らのデータに関わらずＩＯパッドＩＯｎにＨｉｇｈを転
送する。
【００４５】このとき、すべてのＩ／ＯにあらかじめＬ
ｏｗデータを書き込んで置くことにより、Ｄｏｕｔブロ
ックＤＯ１〜ＤＯｎ−１はＩＯパッドＩＯ１〜ＩＯｎ−
１にＬｏｗを出力し、ＤｏｕｔブロックＤＯｎはＩＯパ
ッドＩＯｎにＨｉｇｈを出力するため、リダンダンシ使
用の有無および場所の判定が可能となる。
【００４６】以上のように、各実施の形態による半導体
メモリ装置は、不良の発生したメモリセルブロックまた
はＩ／Ｏと、バス線との電気的接続を遮断し、不良の発
生したメモリセルブロックまたはＩ／Ｏ以降のバス線の
電気的接続を順次繰り上げ接続することにより、不良救
済を行うリダンダンシ機能と、このリダンダンシ機能の
使用の有無を判別するロールコール回路とを備えた半導
体メモリ装置である。
【００４７】
【発明の効果】本発明により得られる効果は、外部アド
レス入力信号の変化により制御されるＲｅｄデコードを
用いることなくリダンダンシの使用の有無、および使用
Ｉ／Ｏ、使用メモリセルブロックを確認することができ
ることである。その理由は、プログラム回路からの出力
信号とテストモード活性化信号との論理をとり、その出
力信号によりセンスアンプブロックまたはデータ出力ブ
ロックを制御し、不良発生Ｉ／Ｏ以降の出力をメモリセ
ルからの読み出しデータに関わらず固定データを出力す
る制御を行うロールコール回路を設けたことによる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
【図２】本発明の第１、第２の実施の形態で用いられる
ヒューズ回路の回路図である。
【図３】本発明の第１の実施の形態で用いられるセンス
アンプブロックの回路図である。
【図４】本発明の第２の実施の形態を示す回路図であ
る。
【図５】本発明の第２の実施の形態で用いられるＤｏｕ
ｔブロックの回路図である。
【図６】従来の半導体メモリ装置を示す回路図である。
【図７】従来のロールコールデコーダの回路図である。
【符号の説明】
１ プログラム回路 ２ ロールコール回路 １０ ヒューズ回路 １１ センスアンプ回路 １２ データアンプ回路 Ｍ１〜Ｍｎ、Ｍｒ：Ｉ／Ｏ１〜Ｉ／Ｏｎ、リダンダンシ
メモリセルブロック Ｔ１〜Ｔ１０：Ｐ型トランジスタ Ｔ１１〜Ｔ２３：Ｎ型トランジスタ Ｉ１〜Ｉ８、ＳＩ１〜ＳＩｎ：インバータ Ｎ１〜Ｎｎ、ＮＯ１〜ＮＯ４：ＮＯＲゲート ＮＡ１〜ＮＡ６：ＮＡＮＤゲート、Ｆ１〜Ｆｎ ＦＥ１：ヒューズ素子 Ａ１〜Ａｎ：センスアンプブロック ＤＯ１〜ＤＯｎ：Ｄｏｕｔブロック ＤＩ１〜ＤＩｎ：Ｄｉｎブロック

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 予備のメモリセルブロックを含む複数の
    メモリセルブロックと、 上記各メモリセルブロックの出力データがデータバス線
    を通じて入力される複数のセンスアンプブロックと、 上記データバス線の接続切り替えを行うことにより上記
    予備のメモリセルブロックの使用を可能にするスイッチ
    手段と、 複数のヒューズを選択的に切断することにより上記スイ
    ッチ手段の状態を制御するプログラム回路と、 所定のテスト信号と上記プログラム回路の出力信号との
    論理をとり、その論理出力によって上記予備のメモリセ
    ルブロック使用時における不良発生メモリセルブロック
    以降のメモリセルブロックと対応する上記センスアンプ
    ブロックの出力が所定の出力となるように制御するロー
    ルコール回路とを備えた半導体メモリ装置。
  2. 【請求項２】 予備のメモリセルブロックを含む複数の
    メモリセルブロックと、 上記各メモリセルブロックの出力データがデータバス線
    を通じて入力される複数のセンスアンプブロックと、 上記各センスアンプブロックの出力がライト・リードバ
    ス線を通じて入力される複数のデータ出力ブロックと、 上記ライト・リードバス線の接続切り替えを行うことに
    より上記予備のメモリセルブロック及びそれと対応する
    センスアンプブロックの使用を可能にするスイッチ手段
    と、 複数のヒューズを選択的に切断することにより上記スイ
    ッチ手段の状態を制御するプログラム回路と、 所定のテスト信号と上記プログラム回路の出力信号との
    論理をとり、その論理出力によって上記予備のメモリセ
    ルブロック使用時における不良発生メモリセルブロック
    以降のメモリセルブロックと対応する上記データ出力ブ
    ロックの出力が所定の出力となるように制御するロール
    コール回路とを備えた半導体メモリ装置。
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