JP2929299B2 - ビデオイメージング方法ならびに装置 - Google Patents
ビデオイメージング方法ならびに装置Info
- Publication number
- JP2929299B2 JP2929299B2 JP1297806A JP29780689A JP2929299B2 JP 2929299 B2 JP2929299 B2 JP 2929299B2 JP 1297806 A JP1297806 A JP 1297806A JP 29780689 A JP29780689 A JP 29780689A JP 2929299 B2 JP2929299 B2 JP 2929299B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- area
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Magnetic Resonance Imaging Apparatus (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Image Analysis (AREA)
- Digital Computer Display Output (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 この発明はビデオイメージング方法および装置に関
し、より詳細には、シネビデオ画像の形成に関する。
し、より詳細には、シネビデオ画像の形成に関する。
この発明は種々のコンピユータ断層撮影（CT）の医用
イメージングに特に利用され、そして特にそれに関連し
て説明する。しかし、この発明は核磁気共鳴等のような
より広い応用例もあることが理解されるであろう。
イメージングに特に利用され、そして特にそれに関連し
て説明する。しかし、この発明は核磁気共鳴等のような
より広い応用例もあることが理解されるであろう。
ロ．従来の技術 非侵入的医用イメージングは、貴重な患者情報が得ら
れる非常に有用な、かつ評判のよい手段である。現在、
そのような画像はコンピユータ断層撮影、核磁気共鳴
（MR）、シンチレーシヨンカメラ、超音波、あるいはそ
の他同種のものによつて得られる。
れる非常に有用な、かつ評判のよい手段である。現在、
そのような画像はコンピユータ断層撮影、核磁気共鳴
（MR）、シンチレーシヨンカメラ、超音波、あるいはそ
の他同種のものによつて得られる。
そのような画像は通常、ブラウン管（CRT）のような
ビデオ表示端末装置（VDT）によつて表示される。その
ようなビデオ画像を形成する情報は、一般に、デイジタ
ル形式で等速呼出し記憶装置（RAM）に記憶される。RAM
は記憶場所を特定するアドレスを介して質問される。こ
の記憶場所は映像の小要素すなわち「画素」を指示する
情報を記憶する。そのような画素の長方形アレーによつ
てビデオ画像を与える。CRTを表示用に使用する場合、
ビデオ画像を記憶するメモリは順次アクセスされ、そし
てラスタ画素クロツクおよび制御信号と同期して、アナ
ログに変換され、走査デイスプレイを発生するための複
合信号を与える。
ビデオ表示端末装置（VDT）によつて表示される。その
ようなビデオ画像を形成する情報は、一般に、デイジタ
ル形式で等速呼出し記憶装置（RAM）に記憶される。RAM
は記憶場所を特定するアドレスを介して質問される。こ
の記憶場所は映像の小要素すなわち「画素」を指示する
情報を記憶する。そのような画素の長方形アレーによつ
てビデオ画像を与える。CRTを表示用に使用する場合、
ビデオ画像を記憶するメモリは順次アクセスされ、そし
てラスタ画素クロツクおよび制御信号と同期して、アナ
ログに変換され、走査デイスプレイを発生するための複
合信号を与える。
ビデオメモリに許容速度で十分な情報を与える能力
は、画像複雑度が増加につれてより困難になる。より複
雑な画像にはより多くの画素あるいはより多くの色が含
まれ、従つてより多くの記憶場所に急速にアクセスする
必要がある。これは１連の個々の画像を、シネイメージ
ングとして周知のものにおいて、CRT上に順次表示しよ
うとする場合、なお複雑である。
は、画像複雑度が増加につれてより困難になる。より複
雑な画像にはより多くの画素あるいはより多くの色が含
まれ、従つてより多くの記憶場所に急速にアクセスする
必要がある。これは１連の個々の画像を、シネイメージ
ングとして周知のものにおいて、CRT上に順次表示しよ
うとする場合、なお複雑である。
シネイメージングは、１連の関連生理学的画像が順次
観察され得る手段のための備えとなつている。これは、
ある時間期間にわたつて被検者への変化についての貴重
な情報を、技術者に提供する。
観察され得る手段のための備えとなつている。これは、
ある時間期間にわたつて被検者への変化についての貴重
な情報を、技術者に提供する。
以前のシネイメージングは、デイスプレイの画素複雑
性と順次シネフレームが表示され得る「シヤツタ」速度
との組合わせによつて限定されていた。シネ画像が、感
知できるフリツカなしに表示され得る高解像度を、装置
が備えることができれば望ましい。
性と順次シネフレームが表示され得る「シヤツタ」速度
との組合わせによつて限定されていた。シネ画像が、感
知できるフリツカなしに表示され得る高解像度を、装置
が備えることができれば望ましい。
ハ．作用 本発明は、上述の問題のすべておよびその他を克服す
る新規、改良シネイメージング装置、そして高解像度、
高速リフレツシユシネイメージング装置を提供すること
である。
る新規、改良シネイメージング装置、そして高解像度、
高速リフレツシユシネイメージング装置を提供すること
である。
本発明によれば、被検者の少なくとも横断面領域に沿
つて物理的特徴を表わす画像データを発生するスキヤナ
手段と、画像データをデイジタル化するデイジタイザ手
段と、デイジタル化画像データをデータバスを備える画
像処理装置に通信する手段と、装置メモリであつて、デ
イジタル化画像データを記憶し、そしてデータバスに選
択的にアクセスし、それによつて蓄積されたデイジタル
化画像データの非同時読取りと書込みのうちの１つを実
行するように適応された主メモリ手段および、デイジタ
ル化画像データを記憶し、そしてデータバスに選択的に
アクセスし、それによつて蓄積されたデータの同時と非
同時のデータバスへの読取りと書込みのうちの１つを実
行するように適応されたビデオメモリ手段を含む前記装
置メモリと、およびビデオメモリ手段に蓄積されたデイ
ジタル化画像データを関連するビデオ表示端末装置に通
信する手段、とを備えるビデオイメージング装置が提供
されている。
つて物理的特徴を表わす画像データを発生するスキヤナ
手段と、画像データをデイジタル化するデイジタイザ手
段と、デイジタル化画像データをデータバスを備える画
像処理装置に通信する手段と、装置メモリであつて、デ
イジタル化画像データを記憶し、そしてデータバスに選
択的にアクセスし、それによつて蓄積されたデイジタル
化画像データの非同時読取りと書込みのうちの１つを実
行するように適応された主メモリ手段および、デイジタ
ル化画像データを記憶し、そしてデータバスに選択的に
アクセスし、それによつて蓄積されたデータの同時と非
同時のデータバスへの読取りと書込みのうちの１つを実
行するように適応されたビデオメモリ手段を含む前記装
置メモリと、およびビデオメモリ手段に蓄積されたデイ
ジタル化画像データを関連するビデオ表示端末装置に通
信する手段、とを備えるビデオイメージング装置が提供
されている。
この発明はまた、被検者の少なくとも横断面領域に沿
つて物理的特徴を表わす画像データを発生する段階と、
デイジタル化画像データを画像処理装置に通信する段階
と、主メモリ部分とビデオメモリ部分を含む装置メモリ
にデイジタル化画像データを記憶する段階と、主メモリ
部分に蓄積されたデイジタル化画像データに、それによ
つて蓄積されたデイジタル化画像データの非同時読取り
および書込みのうちの１つを実行することによつて、選
択的にアクセスする段階と、およびビデオメモリ部分に
おけるデイジタル化画像データに、それによつて蓄積さ
れたデータの同時および非同時の読取りと書込みのうち
の１つを実行することによつて、選択的にアクセスする
段階と、およびビデオメモリ部分に蓄積されたデイジタ
ル化画像データを関連するビデオ表示端末装置に通信す
る段階、とから成るビデオイメージング方法も提供して
いる。
つて物理的特徴を表わす画像データを発生する段階と、
デイジタル化画像データを画像処理装置に通信する段階
と、主メモリ部分とビデオメモリ部分を含む装置メモリ
にデイジタル化画像データを記憶する段階と、主メモリ
部分に蓄積されたデイジタル化画像データに、それによ
つて蓄積されたデイジタル化画像データの非同時読取り
および書込みのうちの１つを実行することによつて、選
択的にアクセスする段階と、およびビデオメモリ部分に
おけるデイジタル化画像データに、それによつて蓄積さ
れたデータの同時および非同時の読取りと書込みのうち
の１つを実行することによつて、選択的にアクセスする
段階と、およびビデオメモリ部分に蓄積されたデイジタ
ル化画像データを関連するビデオ表示端末装置に通信す
る段階、とから成るビデオイメージング方法も提供して
いる。
本発明の１利点は、設備価格の低い、高解像度医用画
像を発生する装置を備えていることである。
像を発生する装置を備えていることである。
本発明の別の利点は、１連のシネ画像が高解像度で表
示され得る装置を備えていることである。
示され得る装置を備えていることである。
本発明の別の利点は、１連の高解像度シネ画像が人目
に付くフリツカあるいはステツピングなしに発生される
装置を備えていることである。
に付くフリツカあるいはステツピングなしに発生される
装置を備えていることである。
その他の利点は以下の明細を読んで理解することで当
業者には明らかになるであろう。
業者には明らかになるであろう。
ニ．実施例 次に、添付の図面を参照して、本発明によるイメージ
ング方法ならびに装置の１例について説明する。
ング方法ならびに装置の１例について説明する。
第１図では、画像処理装置Ｂとデータ通信を行なう医
用イメージング装置Ａが示される。イメージング装置Ａ
は、デイジタル化画像データを出力するように適応され
たコンピユータ断層スキヤナとして示される。しかし、
このイメージング装置は、デイジタル化画像データの発
生に適したいずれの医用撮像装置を備え得ることが理解
されるであろう。
用イメージング装置Ａが示される。イメージング装置Ａ
は、デイジタル化画像データを出力するように適応され
たコンピユータ断層スキヤナとして示される。しかし、
このイメージング装置は、デイジタル化画像データの発
生に適したいずれの医用撮像装置を備え得ることが理解
されるであろう。
画像処理装置Ｂには、バス12によつて、装置メモリに
データ通信を行なう画素処理措置10が含まれている。こ
の良好な実施態様では、画素処理装置10は25MHzで運転
するモトローラ68020マイクロプロセツサから成る。し
かし、他の各種の処理装置も画素処理機能に適応し得る
ことが理解されるであろう。
データ通信を行なう画素処理措置10が含まれている。こ
の良好な実施態様では、画素処理装置10は25MHzで運転
するモトローラ68020マイクロプロセツサから成る。し
かし、他の各種の処理装置も画素処理機能に適応し得る
ことが理解されるであろう。
装置メモリにはダイナミツクRAM（DRAM）14およびビ
デオRAM（VRAM）16が含まれている。VRAMは、２重ポー
トアクセス（同時読取りと書込み）の性能を備える２重
ポートメモリである。従つて、撮像装置Ａ、画像処理装
置10、DRAMメモリ14、およびVRAMメモリ16間のデータの
伝送はバス12を介して発生する。画像処理装置Ｂの成分
の全動作は、当業者によつて明らかなように、装置クロ
ツク（図示されていない）によつて同期される。
デオRAM（VRAM）16が含まれている。VRAMは、２重ポー
トアクセス（同時読取りと書込み）の性能を備える２重
ポートメモリである。従つて、撮像装置Ａ、画像処理装
置10、DRAMメモリ14、およびVRAMメモリ16間のデータの
伝送はバス12を介して発生する。画像処理装置Ｂの成分
の全動作は、当業者によつて明らかなように、装置クロ
ツク（図示されていない）によつて同期される。
あるいはまた、データ伝送は画素処理装置10を介し
て、あるいは直接メモリアクセス（DMA）制御装置を介
して直接に行なわれる。画素処理装置10を利用するデー
タ伝送は３ステツプ動作て行なわれねばならない。例え
ば、DRAMメモリ14からのデータはバス12を介して画素処
理装置10に読取られる。次のクロツクサイクルにおい
て、データは画素処理装置10からVRAM16に読取られる。
DMAモードにおいて、メモリは、例えば、DRAM14とVRAM1
6間の１サイクルで伝送することができる。しかし、そ
のようなDMA伝送は独立制御を必要とする。これは連鎖D
MA制御装置22によつて与えられる。
て、あるいは直接メモリアクセス（DMA）制御装置を介
して直接に行なわれる。画素処理装置10を利用するデー
タ伝送は３ステツプ動作て行なわれねばならない。例え
ば、DRAMメモリ14からのデータはバス12を介して画素処
理装置10に読取られる。次のクロツクサイクルにおい
て、データは画素処理装置10からVRAM16に読取られる。
DMAモードにおいて、メモリは、例えば、DRAM14とVRAM1
6間の１サイクルで伝送することができる。しかし、そ
のようなDMA伝送は独立制御を必要とする。これは連鎖D
MA制御装置22によつて与えられる。
この良好な実施例において、VRAMは768（768,432）バ
イトのメモリにわたり、各バイトは各画素を形成する11
ビツトから成る。このメモリ構成によつて画像の記憶を
可能にする。VRAM16は物理的に768×512画素を含む。表
示領域は640×512画素である。画像寸法は横512×縦512
画素で、各画素214カラーの１つを割当てられている。
しかし、各種の画像寸法あるいは、解像度および配色の
ような画像複雑性を与えるために、他の記憶容量を使用
できることは当業者には明らかであろう。
イトのメモリにわたり、各バイトは各画素を形成する11
ビツトから成る。このメモリ構成によつて画像の記憶を
可能にする。VRAM16は物理的に768×512画素を含む。表
示領域は640×512画素である。画像寸法は横512×縦512
画素で、各画素214カラーの１つを割当てられている。
しかし、各種の画像寸法あるいは、解像度および配色の
ような画像複雑性を与えるために、他の記憶容量を使用
できることは当業者には明らかであろう。
連鎖DMA制御装置22はDRAM14またはVRAM16における記
憶場所の選択的直線または非直線アドレスのための備え
となつている。DMA制御装置22の機能は以下で詳細に述
べる。
憶場所の選択的直線または非直線アドレスのための備え
となつている。DMA制御装置22の機能は以下で詳細に述
べる。
VRAM16からの出力はデイジタル／アナログ変換器（DA
C）24に書込まれる。DAC24のアナログ出力26はCRT（図
示されていない）のような関連するビデオ表示端末装置
に通信される。
C）24に書込まれる。DAC24のアナログ出力26はCRT（図
示されていない）のような関連するビデオ表示端末装置
に通信される。
次に第１図を参照しながら第２図および第３図につい
て、連鎖DMA制御装置22を詳細に説明する。この良好な
実施態様では、メモリ14,16のアドレスは32ビツトから
成る。DMA制御装置22へのアドレス指定は、直線アドレ
ス発生器30を介して直線的に、あるいは連鎖アドレス発
生器32を介して連鎖アドレスとして形成される。直線ア
ドレス発生器30は記憶アドレス場所の標準直線順次チエ
ーンを発生する。このアドレスは単一32ビツト出力36と
して与えられる。直線アドレスストリングの開始と終了
のパラメータは、画素処理装置10のような中央処理装置
（CPU）とのインタフエースを介して設定することがで
きる。
て、連鎖DMA制御装置22を詳細に説明する。この良好な
実施態様では、メモリ14,16のアドレスは32ビツトから
成る。DMA制御装置22へのアドレス指定は、直線アドレ
ス発生器30を介して直線的に、あるいは連鎖アドレス発
生器32を介して連鎖アドレスとして形成される。直線ア
ドレス発生器30は記憶アドレス場所の標準直線順次チエ
ーンを発生する。このアドレスは単一32ビツト出力36と
して与えられる。直線アドレスストリングの開始と終了
のパラメータは、画素処理装置10のような中央処理装置
（CPU）とのインタフエースを介して設定することがで
きる。
連鎖アドレス発生器32は、直線アドレス発生器30と同
様に、32ビツトから成るアドレス部分を発生する。説明
のために、連鎖アドレス発生器32からの32ビツトアドレ
ス出力は、12ビツト列（カラム）アドレス部分40と20ビ
ツト行（ロー）アドレス部分42に分けられている。
「行」および「列」の呼称は対応するVDT出力の映像化
を容易にするために利用される。実際には、単一32ビツ
トアドレスが使用される。列アドレスはアドレスの最下
位12ビツトから成り、一方、行アドレス部分はその最上
位20ビツトから成る。
様に、32ビツトから成るアドレス部分を発生する。説明
のために、連鎖アドレス発生器32からの32ビツトアドレ
ス出力は、12ビツト列（カラム）アドレス部分40と20ビ
ツト行（ロー）アドレス部分42に分けられている。
「行」および「列」の呼称は対応するVDT出力の映像化
を容易にするために利用される。実際には、単一32ビツ
トアドレスが使用される。列アドレスはアドレスの最下
位12ビツトから成り、一方、行アドレス部分はその最上
位20ビツトから成る。
連鎖アドレス発生器32は、直線アドレス発生器30と同
様に、CPUプログラム可能である。連鎖アドレス発生器3
2への追加入力はライン終端カウンタ44によつて与えら
れ、このカウンタはそれへのライン終端信号EOLを与え
る。ライン終端カウンタ44は同様にCPUプログラム可能
である。ライン終端カウンタ44と連鎖アドレス発生器32
の相対的相互作用は以下で詳細に説明する。直線アドレ
ス発生器30、連鎖アドレス32、およびライン終端カウン
タ44はすべて、50で示される装置データクロツクに同期
している。
様に、CPUプログラム可能である。連鎖アドレス発生器3
2への追加入力はライン終端カウンタ44によつて与えら
れ、このカウンタはそれへのライン終端信号EOLを与え
る。ライン終端カウンタ44は同様にCPUプログラム可能
である。ライン終端カウンタ44と連鎖アドレス発生器32
の相対的相互作用は以下で詳細に説明する。直線アドレ
ス発生器30、連鎖アドレス32、およびライン終端カウン
タ44はすべて、50で示される装置データクロツクに同期
している。
第２図および特に第３図では、連鎖アドレス発生器32
およびライン終端アドレスカウンタ44の機能を説明す
る。第３図は記憶アドレス空間54を図で示しており、そ
れには列アドレス区域ａおよび行アドレス区域ｂが含ま
れる。任意記憶場所56は（ai,bi）の形式の独自の行／
列アドレスによつて画定される。列aiは列アドレス部分
40によつて指示され、一方、行アドレスbiは行アドレス
部分42によつて指示される。この良好な実施態様では、
記憶アドレス空間54はアドレス０からアドレス1,048,57
5までアドレス可能な２メガバイトと画定される。列ア
ドレス区域ａは、各々4Kのバンクにおける212アドレス
と画定される。従つて、各行の区域は（4,096n）−１、
但しｎは行数である。１行あたりのこれらの4Kの列アド
レスは、列アドレス部分40からの212ビツトによつて定
められる。
およびライン終端アドレスカウンタ44の機能を説明す
る。第３図は記憶アドレス空間54を図で示しており、そ
れには列アドレス区域ａおよび行アドレス区域ｂが含ま
れる。任意記憶場所56は（ai,bi）の形式の独自の行／
列アドレスによつて画定される。列aiは列アドレス部分
40によつて指示され、一方、行アドレスbiは行アドレス
部分42によつて指示される。この良好な実施態様では、
記憶アドレス空間54はアドレス０からアドレス1,048,57
5までアドレス可能な２メガバイトと画定される。列ア
ドレス区域ａは、各々4Kのバンクにおける212アドレス
と画定される。従つて、各行の区域は（4,096n）−１、
但しｎは行数である。１行あたりのこれらの4Kの列アド
レスは、列アドレス部分40からの212ビツトによつて定
められる。
VRAM空間60は記憶アドレス空間54の１部分としてマツ
プされている。VRAM空間60は記憶アドレス空間54の１部
分にわたつてマツプされ、残り部分58は拡張のために予
約される。VRAM空間60は、デイジタル／アナログ変換器
24（第１図）に、次いで関連するビデオ表示端末装置に
通信しようとする出力を定める。VRAM空間60の区域は存
在するVRAMによつてのみ限定される。上述のように、こ
の良好な実施態様では、これには768Kの全VRAMメモリが
含まれる。
プされている。VRAM空間60は記憶アドレス空間54の１部
分にわたつてマツプされ、残り部分58は拡張のために予
約される。VRAM空間60は、デイジタル／アナログ変換器
24（第１図）に、次いで関連するビデオ表示端末装置に
通信しようとする出力を定める。VRAM空間60の区域は存
在するVRAMによつてのみ限定される。上述のように、こ
の良好な実施態様では、これには768Kの全VRAMメモリが
含まれる。
VRAM60はイメージング装置Ａ（第１図）から得たデー
タを記憶している。VRAM60の内容は順次ポールされてビ
デオ出力を形成し、このビデオ出力は関連するビデオ表
示端末装置に通信される。VRAMポーリングは開始点64、
列区域ｃ、および全伝送サイズによつて定められ、この
サイズは下記の関係によつて行区域ｄを推定する。
タを記憶している。VRAM60の内容は順次ポールされてビ
デオ出力を形成し、このビデオ出力は関連するビデオ表
示端末装置に通信される。VRAMポーリングは開始点64、
列区域ｃ、および全伝送サイズによつて定められ、この
サイズは下記の関係によつて行区域ｄを推定する。
画像発生のために利用できるVRAMの全記憶領域は、ａ
×ｂによつて指示される。この量は選択されたビデオ表
示装置の幾何学的特徴によつて限定される。
×ｂによつて指示される。この量は選択されたビデオ表
示装置の幾何学的特徴によつて限定される。
第３図および特に第２図において、開始点64を表わす
行と列のアドレスは全バイトカウントｃ×ｄと共に、連
鎖アドレス発生器32にロードされる。VRAM列区域ｃはラ
イン終端カウンタ44に前以てプログラムされている。
行と列のアドレスは全バイトカウントｃ×ｄと共に、連
鎖アドレス発生器32にロードされる。VRAM列区域ｃはラ
イン終端カウンタ44に前以てプログラムされている。
連鎖アドレス発生器は、データクロツク50によつて指
示された速度で、開始点64の列から列アドレス部分40を
順次増分する。ライン終端カウンタ44は同様にその列レ
ジスタをデータクロツク50と同期して増分し、そのよう
な各増分の後それを、そこでのVRAM列区域ｃの前以てプ
ログラムされた値と比較する。この区域が達成される
と、カウンタ44はライン終端信号EOLを発生し、そして
それを連鎖アドレス発生器32に通信する。EOL信号の受
信後、連鎖アドレス発生器はその行アドレス数を、開始
点64によつて指示された列アドレスで、次の行に増分す
る。これは全バイトカウントｄが達成されるまで続き、
その後、処理装置は終了し、そして画素処理装置10が制
御に加わる。このようにして、いずれの大きさの長方形
画像でも直接、VRAM空間60に書込むことができる。
示された速度で、開始点64の列から列アドレス部分40を
順次増分する。ライン終端カウンタ44は同様にその列レ
ジスタをデータクロツク50と同期して増分し、そのよう
な各増分の後それを、そこでのVRAM列区域ｃの前以てプ
ログラムされた値と比較する。この区域が達成される
と、カウンタ44はライン終端信号EOLを発生し、そして
それを連鎖アドレス発生器32に通信する。EOL信号の受
信後、連鎖アドレス発生器はその行アドレス数を、開始
点64によつて指示された列アドレスで、次の行に増分す
る。これは全バイトカウントｄが達成されるまで続き、
その後、処理装置は終了し、そして画素処理装置10が制
御に加わる。このようにして、いずれの大きさの長方形
画像でも直接、VRAM空間60に書込むことができる。
画像データのVRAM16へのDMA書込みと同時に、データ
はまた、表示のためにDAC24によつて通信される。
はまた、表示のためにDAC24によつて通信される。
VRAMは、そこに蓄積されたデータの同時読取りと書込
みが可能な手段を提供することが理解されるであろう。
VRAMメモリのそのような同時アドレスおよびアクセスに
よつて順次シネ画像が形成される手段を与えている。高
速、非直線、DMA制御装置によつて、高価なVRAMメモリ
を有効に利用する手段、および高解像度、フリツカのな
い、シネ画像を表示する備えを与えている。VRAMはそこ
に蓄積された画像データがそれを更新するのと同時に表
示できる手段を与えている。これによつて伝送効果を増
加する。このことは、連鎖DMAと組合わされて、非順次
式表示への高速アクセスに対する備えとなつている。
みが可能な手段を提供することが理解されるであろう。
VRAMメモリのそのような同時アドレスおよびアクセスに
よつて順次シネ画像が形成される手段を与えている。高
速、非直線、DMA制御装置によつて、高価なVRAMメモリ
を有効に利用する手段、および高解像度、フリツカのな
い、シネ画像を表示する備えを与えている。VRAMはそこ
に蓄積された画像データがそれを更新するのと同時に表
示できる手段を与えている。これによつて伝送効果を増
加する。このことは、連鎖DMAと組合わされて、非順次
式表示への高速アクセスに対する備えとなつている。
良好な実施態様についてこの発明を説明してきたが、
この明細書を理解することによつて、種々の変更がなさ
れ得ることが明らかになるであろう。そのような変更例
のすべては、添付の特許請求の範囲内にある限り本発明
に含まれるものと考えられる。
この明細書を理解することによつて、種々の変更がなさ
れ得ることが明らかになるであろう。そのような変更例
のすべては、添付の特許請求の範囲内にある限り本発明
に含まれるものと考えられる。
第１図はこの装置のブロツク図、 第２図は第１図の連鎖DMA制御装置のブロツク図、およ
び 第３図はこの装置によつて与えられる非直線アドレス指
定を示すメモリマツプである。 図中、Ａはイメージング装置、Ｂは画像処理装置、10は
画素処理装置、14はダイナミツクランダムアクセスメモ
リ（DRAM）、16はビデオランダムアクセスメモリ（VRA
M）、22は連鎖DMA制御装置、そして24はデイジタル／ア
ナログ変換器（DAC）をそれぞれ示す。
び 第３図はこの装置によつて与えられる非直線アドレス指
定を示すメモリマツプである。 図中、Ａはイメージング装置、Ｂは画像処理装置、10は
画素処理装置、14はダイナミツクランダムアクセスメモ
リ（DRAM）、16はビデオランダムアクセスメモリ（VRA
M）、22は連鎖DMA制御装置、そして24はデイジタル／ア
ナログ変換器（DAC）をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ ワイ．パイ アメリカ合衆国 オハイオ州 44124, メイフィールド ハイツ，ジェニシー 1406 (72)発明者 マイケル ジェイ．ピトリッロ アメリカ合衆国 オハイオ州 44132, ユークリッド，メラード アヴェニュ 26380 (56)参考文献 特開 昭62−272321（ＪＰ，Ａ) 特開 昭63−36465（ＪＰ，Ａ) 特開 昭63−163391（ＪＰ，Ａ) 特開 昭63−275094（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/00 - 1/60 A61B 6/03 A61B 5/05 G06F 13/38
Claims (20)
- 【請求項１】ビデオイメージング装置であつて、被検者
の少なくとも横断面領域に沿つて物理的特徴を表わす画
像データを発生するスキヤナ手段（Ａ）と、その画像デ
ータをデイジタル化するデイジタイザ手段（Ａ）と、デ
イジタル化画像データを、データバス（12）を備える画
像処理装置に通信する手段と、装置メモリであつて、デ
イジタル化画像データを記憶し、そしてデータバス（1
2）に選択的にアクセスしてそれによつて蓄積されたデ
イジタル化画像データの非同時読取りと書込みの１つを
実行するように適応された主メモリ手段（14）および、
デイジタル化データを記憶し、そしてデータバス（12）
に選択的にアクセスしてそれによつて蓄積されたデータ
バス（12）への同時および非同時読取りと書込みの１つ
を実行するよう適応されたビデオメモリ手段（16）とを
含む前記装置メモリと、およびビデオメモリ手段に蓄積
されたデイジタル化画像データを関連するビデオ表示端
末装置に通信する手段（24）、とを備えていることを特
徴とする前記ビデオイメージング装置。 - 【請求項２】請求項（１）記載の装置において、主メモ
リ手段（14）は主メモリアドレスデータに従つてそれに
よつて蓄積されたデイジタル化画像データに選択的にア
クセスする手段を含み、ビデオメモリ手段（16）は、主
メモリアドレスデータとは独自に定められたビデオメモ
リアドレスデータに従つてそれによつて蓄積されたデイ
ジタル化画像データに選択的にアクセスする手段を含ん
でおり、そしてこの装置はなお、主メモリアドレスデー
タとビデオメモリアドレスデータを含むアドレスデータ
を発生するアドレス発生手段（10,22）と、アドレス発
生手段（10,22）によつて発生されたアドレスデータを
主メモリ手段（14）とビデオメモリ手段（16）のうちの
少なくとも１つに通信する手段とを含んでいることを特
徴とする前記ビデオイメージング装置。 - 【請求項３】請求項（２）記載の装置において、アドレ
ス発生手段（10,22）は画素処理装置（10）を含んでい
ることを特徴とする前記ビデオイメージング装置。 - 【請求項４】請求項（２）または請求項（３）記載の装
置において、アドレス発生手段（10,22）は主およびビ
デオメモリ手段（14,16）へのアクセスを制御する直接
メモリアクセス（DMA）制御手段（22）を含んでいるこ
とを特徴とする前記ビデオイメージング装置。 - 【請求項５】請求項（４）記載の装置において、DMA制
御手段（22）には、その内容がビデオ表示端末装置に通
信されるべきメモリ領域を画定する選択された順次サイ
クルのアドレスデータを発生する手段（30または32）が
含まれていることを特徴とする前記ビデオイメージング
装置。 - 【請求項６】請求項（５）記載の装置において、アドレ
ス発生手段（10,22）には行アドレス部分（42）と列ア
ドレス部分（40）に従つてアドレスデータを発生する手
段（32）を含み、そしてDMA制御器（22）はなお、選択
された順次サイクルのアドレスデータの行と列開始アド
レス（64）と、列アドレス区域（ｃ）と、全伝送区域の
うちの少なくとも１つに従つてその選択された順次サイ
クルのアドレスデータを定める手段を含んでいることを
特徴とする前記ビデオイメージング装置。 - 【請求項７】請求項（６）記載の装置において、DMA制
御器（22）はなお、行と列開始アドレス（64）によつて
指示された列アドレス部分から列アドレス部分（40）を
増分する手段と、列アドレス部分（40）が列アドレス区
域（ｃ）を達成する場合、行アドレス部分（42）を増分
する手段と、行アドレス部分が行アドレス区域（ｄ）を
達成する場合、行と列開始アドレス（64）から選択され
た順次サイクルを再開する手段、とを備えていることを
特徴とする前記ビデオイメージング装置。 - 【請求項８】ビデオイメージング方法であつて、被検者
の少なくとも横断面領域に沿つて物理的特徴を表わす画
像データを発生する段階と、デイジタル化画像データを
画像処理装置（Ｂ）に通信する段階と、主メモリ部分
（14）とビデオメモリ部分（16）を含む装置メモリにデ
イジタル化画像データを記憶する段階と、主メモリ部分
（14）に蓄積されたデイジタル化画像データに、それに
よつて蓄積されたデイジタル化画像データの非同時読取
りと書込みのうちの１つを実行することによつて選択的
にアクセスする段階と、ビデオメモリ部分（16）におけ
るデイジタル化画像データに、それによつて蓄積された
データの同時と非同時の読取りと書込みの１つを実行す
ることによつて、選択的にアクセスする段階と、そして
ビデオメモリ部分（16）に蓄積されたデイジタル化画像
データを関連するビデオ表示端末装置に通信する段階、
とから成ることを特徴とする前記ビデオイメージング方
法。 - 【請求項９】請求項（８）記載の方法であつてなお、装
置メモリ（14,16）の内容に選択的にアクセスするため
に、主メモリアドレスデータとビデオメモリアドレスデ
ータを含むアドレスデータを発生する段階と、主メモリ
アドレスデータとは独自に定められたビデオメモリアド
レスデータに従つてデイジタル化画像データに選択的に
アクセスする段階と、および主メモリ部分（14）とビデ
オメモリ部分（16）の少なくとも１つにアドレスを通信
する段階、とから成ることを特徴とする前記ビデオイメ
ージング方法。 - 【請求項１０】請求項（９）記載の方法であつてなお、
主メモリ部分（14）およびビデオメモリ部分（16）のう
ちの少なくとも１つへの順次アクセスを制御する段階か
ら成ることを特徴とする前記ビデオイメージング方法。 - 【請求項１１】請求項（10）記載の方法であつてなお、
その内容がビデオ表示端末装置に通信されるべきメモリ
（54）の領域（60）を画定する、選択された非直線順次
サイクルのアドレスデータを発生する段階から成ること
を特徴とする前記ビデオイメージング方法。 - 【請求項１２】請求項（11）記載の方法であつてなお、
行アドレス部分（42）と列アドレス部分（40）に従つて
アドレスデータを発生する段階と、選択された順次サイ
クルのアドレスデータの行と列開始アドレス（64）と、
列アドレス区域（ｃ）と、全伝送区域のうちの少なくと
も１つに従つて選択された順次サイクルのアドレスデー
タを定める段階、とから成ることを特徴とする前記ビデ
オイメージング方法。 - 【請求項１３】請求項（12）記載の方法であつてなお、
行と列開始アドレス（64）によつて指示された列アドレ
ス部分から列アドレス部分（40）を増分する段階と、列
アドレス部分（40）が列アドレス区域（ｃ）を達成する
場合、行アドレスを増分する段階と、および行アドレス
部分が行アドレス区域（ｄ）を達成する場合、行と列開
始アドレス（64）から選択された順次サイクルを再開す
る段階、とから成ることを特徴とする前記ビデオイメー
ジング方法。 - 【請求項１４】請求項（１）記載の装置において、前記
主およびビデオメモリ手段は共にランダムにアドレス可
能であり、そして画像処理装置（10）には順次に装置メ
モリにアクセスするアドレスデータを発生する直接メモ
リアクセス制御器手段（22）が含まれていることを特徴
とする前記ビデオイメージング装置。 - 【請求項１５】請求項（14）記載の装置において、直接
メモリアクセス制御器手段（22）には装置メモリの選択
された領域（60）の行区域（ｄ）を表わす行区域データ
および列区域（ｃ）を表わす列区域データを記憶するた
めの手段と、装置メモリの選択された領域（60）の開始
行と開始列（64）を表わす開始点データを記憶する手段
とが含まれていることを特徴とする前記ビデオイメージ
ング装置。 - 【請求項１６】請求項（15）記載の装置であつてなお、
直接メモリアクセス制御器手段（22）によつて発生され
たアドレスを増分する増分手段を備えていることを特徴
とする前記ビデオイメージング装置。 - 【請求項１７】請求項（16）記載の装置であつてなお、
行区域データ、列区域データ、および開始点データのう
ちの少なくとも１つに従って増分手段を選択的に変更す
る手段を備えていることを特徴とする前記ビデオイメー
ジング装置。 - 【請求項１８】請求項（17）記載の装置において、装置
メモリの選択領域（60）の行区域（ｄ）と列区域（ｃ）
はCRTのラスタスキヤンの行と列に対応することを特徴
とする前記ビデオイメージング装置。 - 【請求項１９】請求項（18）記載の装置であつてなお、
行区域データ、列区域データ、および開始点データのう
ちの少なくとも１つを変更し、それによつて装置メモリ
の選択領域の区域は再画定されることを特徴とする前記
ビデオイメージング装置。 - 【請求項２０】請求項（１）から請求項（７）までおよ
び請求項（14）から請求項（19）までのいずれか１項記
載の装置において、走査手段（Ａ）にはコンピユータ断
層スキヤナおよび核磁気共鳴撮像装置のうちの少なくと
も１つが含まれていることを特徴とする前記ビデオイメ
ージング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US276144 | 1988-11-25 | ||
| US07/276,144 US4980828A (en) | 1988-11-25 | 1988-11-25 | Medical imaging system including use of DMA control for selective bit mapping of DRAM and VRAM memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183378A JPH02183378A (ja) | 1990-07-17 |
| JP2929299B2 true JP2929299B2 (ja) | 1999-08-03 |
Family
ID=23055373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297806A Expired - Fee Related JP2929299B2 (ja) | 1988-11-25 | 1989-11-17 | ビデオイメージング方法ならびに装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4980828A (ja) |
| EP (1) | EP0370654B1 (ja) |
| JP (1) | JP2929299B2 (ja) |
| DE (1) | DE68922187T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002186610A (ja) * | 2000-12-14 | 2002-07-02 | Ge Medical Systems Global Technology Co Llc | Ｘ線ｃｔ装置及びｘ線透視検査装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269821A (ja) * | 1988-09-06 | 1990-03-08 | Seiko Epson Corp | 画像表示制御装置 |
| JPH0496163A (ja) * | 1990-08-08 | 1992-03-27 | Nec Corp | Ｄｍａコントローラ |
| US5826101A (en) * | 1990-09-28 | 1998-10-20 | Texas Instruments Incorporated | Data processing device having split-mode DMA channel |
| US5293593A (en) * | 1990-10-11 | 1994-03-08 | Hewlett-Packard Company | Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable |
| GB2250615B (en) * | 1990-11-21 | 1995-06-14 | Apple Computer | Apparatus for performing direct memory access with stride |
| US5309528A (en) * | 1991-12-13 | 1994-05-03 | Avid Technology, Inc. | Image digitizer including pixel engine |
| US5265218A (en) * | 1992-05-19 | 1993-11-23 | Sun Microsystems, Inc. | Bus architecture for integrated data and video memory |
| US5666521A (en) * | 1992-12-07 | 1997-09-09 | Intel Corporation | Method and apparatus for performing bit block transfers in a computer system |
| WO1995015528A1 (en) * | 1993-11-30 | 1995-06-08 | Vlsi Technology, Inc. | A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade |
| WO1995015525A1 (en) * | 1993-11-30 | 1995-06-08 | Vlsi Technology, Inc. | Method and apparatus for providing and maximizing concurrent operations in a shared memory system |
| AU689633B2 (en) * | 1994-08-25 | 1998-04-02 | Wright Technologies NV | Data representation and access method |
| AUPM768794A0 (en) * | 1994-08-25 | 1994-09-15 | Wright Technologies Pty Ltd | Data representation and access method |
| KR0180058B1 (ko) * | 1995-09-13 | 1999-04-01 | 이민화 | Cine메모리에 데이타를 압축 저장하는 초음파진단장치 |
| US5815167A (en) * | 1996-06-27 | 1998-09-29 | Intel Corporation | Method and apparatus for providing concurrent access by a plurality of agents to a shared memory |
| US5883985A (en) * | 1996-12-10 | 1999-03-16 | General Electric Company | Method for compensating image data to adjust for characteristics of a network output device |
| US20050062760A1 (en) * | 2003-07-09 | 2005-03-24 | Twede Roger S. | Frame buffer for non-DMA display |
| KR102521054B1 (ko) | 2017-10-18 | 2023-04-12 | 삼성전자주식회사 | 조기 중단에 기반한 심층 신경망의 연산 제어 방법 및 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159184A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 画像回転装置 |
| US4562435A (en) * | 1982-09-29 | 1985-12-31 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| US4723226A (en) * | 1982-09-29 | 1988-02-02 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| JPS6064386A (ja) * | 1983-09-20 | 1985-04-12 | 株式会社東芝 | 画像表示装置 |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
| US4777485A (en) * | 1985-09-13 | 1988-10-11 | Sun Microsystems, Inc. | Method and apparatus for DMA window display |
| US4773044A (en) * | 1986-11-21 | 1988-09-20 | Advanced Micro Devices, Inc | Array-word-organized display memory and address generator with time-multiplexed address bus |
| US4789960A (en) * | 1987-01-30 | 1988-12-06 | Rca Licensing Corporation | Dual port video memory system having semi-synchronous data input and data output |
-
1988
- 1988-11-25 US US07/276,144 patent/US4980828A/en not_active Expired - Lifetime
-
1989
- 1989-11-06 EP EP89311458A patent/EP0370654B1/en not_active Expired - Lifetime
- 1989-11-06 DE DE68922187T patent/DE68922187T2/de not_active Expired - Fee Related
- 1989-11-17 JP JP1297806A patent/JP2929299B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002186610A (ja) * | 2000-12-14 | 2002-07-02 | Ge Medical Systems Global Technology Co Llc | Ｘ線ｃｔ装置及びｘ線透視検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0370654A2 (en) | 1990-05-30 |
| DE68922187T2 (de) | 1995-08-17 |
| JPH02183378A (ja) | 1990-07-17 |
| EP0370654B1 (en) | 1995-04-12 |
| EP0370654A3 (en) | 1991-07-10 |
| DE68922187D1 (de) | 1995-05-18 |
| US4980828A (en) | 1990-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2929299B2 (ja) | ビデオイメージング方法ならびに装置 | |
| US5345552A (en) | Control for computer windowing display | |
| US5125043A (en) | Image processing with real time zoom logic | |
| JPS59208586A (ja) | ビデオ画像表示装置 | |
| US4497024A (en) | Nuclear image display controller | |
| US4769640A (en) | Image processing system | |
| JPS6323577B2 (ja) | ||
| US5006837A (en) | Programmable video graphic controller for smooth panning | |
| GB2073997A (en) | Computer graphics system | |
| US4849745A (en) | Multiple memory image display apparatus | |
| JPS60140294A (ja) | ビツトマツピング型ビデオ表示装置 | |
| JPS6150318B2 (ja) | ||
| JPH10305031A (ja) | 超音波診断装置 | |
| JPH0720833A (ja) | グラフィックスコンピュータ | |
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JPH0850573A (ja) | マイクロコンピュータ | |
| JP3292960B2 (ja) | フレーム・バッファに記憶されている画素データをコンピュータ装置の出力表示装置に表示する画素データへ翻訳する回路 | |
| JP2784796B2 (ja) | 超音波画像診断装置 | |
| JPS6143751B2 (ja) | ||
| JP3265791B2 (ja) | Ｏｈｐ用表示装置 | |
| JPH08506436A (ja) | ウィンドウ表示機能を有するコンピュータ・ディスプレイのための制御装置 | |
| JPS60159789A (ja) | 表示メモリ制御方式 | |
| JPH06118918A (ja) | 表示信号出力回路 | |
| JPH02307120A (ja) | 画像表示装置 | |
| JPH1099325A (ja) | 超音波診断装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |