JP2923363B2 - 信号処理ユニット - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、情報を運ぶ電気信号を処理するユニットに
関し、より詳細には、ディジタル信号においてビット位
置として発生する信号を処理する及び／或いは扱うユニ
ットに関するが、それ専用のユニットに関するものでは
ない。

本発明は、電気通信分野において、特にATMシステム
のように、情報がデータパケットあるいはデータセルで
呈示される信号方式において特殊な用途があるものと期
待される。

本発明による信号処理ユニットは、以下に述べること
を前提としている。すなわち、処理すべき各入信号（in
coming signal）は、一緒になってクロック信号を形成
する第１のシステム制御クロック信号あるいはシステム
制御クロックパルスに対して時間が制御され（time−co
ntrolled）ており、このユニットから出て行く各信号の
ビット位置は、第１のシステム制御クロック信号と正確
な時間関係になっているという前提である。

上記説明から、システム制御クロック信号に関して
は、送信されるデータ信号はクロック信号のクロックパ
ルスに正確に同期していなければならないことが理解さ
れるであろう。受信した信号にはこの正確な同期は不必
要であるが、これらの信号はクロック信号パルスに関連
していなければならず、さらにクロック信号パルスによ
ってシステムに関連していなければならない。

当然のことながら、少なくとも１つの、いくつかの、
もしくは多分すべての信号処理手順には、クロック信号
のクロックパルスの存在が不可欠である。

本発明は、クロック信号及び／或いはそのクロックパ
ルスの周波数が100Mb/sあるいは100MHz以上のとき、特
に適した用途がある。

背景技術の説明 前に定義した一般的な種類に属しかつ前述の技術分野
に使用できる多数の異なる種類の信号処理ユニットは、
当業者には公知である。

本発明は、信号がデータパケットで構成されるシステ
ムに特殊な用途が期待されるが、簡潔に説明するため、
以下に述べる説明は、データパケットに使用されるマル
チプレクサユニット（multiplexing unit）あるいはデ
マルチプレクサユニット（demultiplexing unit）につ
いて行われている。

この種のマルチプレクサユニット／デマルチプレクサ
ユニットは、電気通信システムで使用できるスイッチす
なわちセレクタの終端装置に含めることができる。

かかるユニットのマルチプレクサ機能を使用すると、
第１群（first rate）の速度で多数のラインに同時に発
生する受信データセルは、制御論理によって直並列変換
され、メモリに並列で格納され、バッファ回路、並直列
変換器、クロック変換器を介して、より速い第２の速度
で出力される。速度は標準伝送速度間で変るが、155Mb/
s、622Mb/sが普通である。

既存技術を実施すると、受信信号はこの類のユニット
で内部的に処理され、マスタークロックの中で発生する
システム制御クロック信号のクロックパルスと十分満足
できる精度で一致した関係になるように、これらの信号
は常に時間的に調整される。

これらのユニットの内部で信号を処理する場合に繰り
返し起こる問題は、常に信号のビット位置が、時間的に
クロック信号のクロックパルスと同相でなければならな
いこと、並びに、これらのビット位置間に、制御回路に
よって調整し訂正しなければならない、軽微な時間の不
一致が頻繁に発生することである。

内部信号処理手順の前、途中及び／或いはその後で別
の回路により条件をつくり出して、システム制御クロッ
クパルスと正確に同期するために、データ信号のビット
位置を時間的にわずかにシフト（遅延）させるというこ
とも公知である。

また、正確に同期させるためビット位置の時間位置
（time position）を時間的にシフトさせたビット位置
を適用するには、判りやすい構築作業（construction w
ork）が不可欠であることも公知である。

その上、適応型ビット位置遅延手段（adaptable bit
−position delay means）を利用して、ビット位置と同
期パルスとの間の同期をとるように考えられている形式
の同期回路は、エネルギ消費型（energy demanding）で
ありかつ大電力を発生させるため、シリコンキャリヤ
（silicon carrier）のシリコン表面に大きな面積を占
有する。

これらの手順の基礎となる原理により、個々のビット
位置が訂正できるとともに、ビット位置の時間区分（ti
me sections）における遅延時間が、あとでいろいろ変
化するという難しさを抱えている程度の範囲が狭くなっ
ている。

発明の要約 技術的課題 上に説明したように、この技術の現状を考慮すると、
内部の信号処理手順を実行する一方、そのユニット内で
内部的にシステムを制御するクロック信号のクロックパ
ルス、すなわち時間を決定するマスタークロックのクロ
ックパルスに同期しなくてもよいということにより単純
に生じる利点と、にもかかわらず、各出信号はそのビッ
ト位置でもって、出接続線に属しているユニットにおい
てマスタークロックのクロックパルスと正確に同期する
という条件とを実現させることに技術的な課題があるこ
とが判るであろう。

また、ユニット内で信号を正しく処理することがで
き、かつその信号は、マスタークロックのクロックパル
スと正確に同期してユニットから出て行くことを保証し
つつ、入信号のビット位置は必ずしもマスタークロック
のクロックパルスと正確に同期している必要はないこと
が許容できるという意義を実現することに技術的課題が
あることが理解できるであろう。

また、以下のような別の技術的課題のあることも理解
できるであろう。すなわち、受信した信号をユニット内
で処理するために、受信信号の間の明白な、即ち固有の
時間間隔を表すとともに、平均値を形成するとすればシ
ステム制御クロック信号のクロックパルス周波数に等し
い周波数になる「自由な（free）」クロック信号とその
クロックパルスを利用するという意義を実現することで
ある。これは、このクロック信号のクロックパルスは、
マスタークロック周波数と同じクロックパルス周波数に
なっているけれども、クロックパルスの時間位置と時間
関係は可変なので、前記信号の時間に関するビット位置
に適用できることを意味している。

入信号が時間的に第１のシステム制御クロック信号に
関連しており、出信号が第１のクロック信号に対して時
間が正確に制御されており、第１のクロック信号に割当
てられた周波数が100Mb/sより高く選ばれている信号処
理ユニットの場合、ユニット内で実行される信号処理手
順にはビット位置を含む信号とクロック信号のクロック
パルスの存在が不可欠であり、次の利点を実現させるこ
とは技術的課題である。すなわち、ユニットの内部でお
こなわれる信号処理が、第１のクロック信号と同じ周波
数の第２のシステム関連クロック信号のクロックパルス
によって制御される場合、前記信号の内部処理に必要な
同期は、第２のクロック信号に属するクロックパルスの
時間関係を変化させて信号のビット位置と同期をとるこ
とにより達成され、その後、１本のラインあるいは複数
のラインなど、ユニットの出接続線に、出信号として出
現する前に、処理された信号をバッファ回路に格納する
ことができ、処理信号のビット位置を時間的に変更して
前記第１のクロック信号と同期をとることによりもたら
される利点である。

また、本発明の実際の技術的効果が、ビット位置及び
／或いはクロックパルスが150Mb/sあるいは150MHzより
高い周波数で発生する場合に得られることを実現させる
ことに技術的課題があることが理解されるであろう。

別の技術的課題は、１つまたはそれ以上の前述の技術
的課題を解決する前述の原理を、ビット位置が微細調整
されてデータセルあるいはデータパケットとして出現す
る信号、特にATM技術に適した構造を持つデータセルに
適した信号に関する特別な利点に適用できることを実現
させることである。

さらに別の技術的課題は、マルチプレクサユニット／
デマルチプレクサユニットに入力信号として入信号が加
えられ、前記ユニットからの出信号として出信号が発生
し、これらの出信号のビット位置がマスタークロックす
なわちシステム制御クロックパルスと正確に同期した位
置に配置され、システム全体に適用される時間関係によ
って送信される場合にもたらされる利点を実現させるこ
とである。

解決方法 １つまたはそれ以上の前述の技術的課題の解決を目的
として、本発明はその出発点として以下のような信号処
理ユニット、すなわち、入信号のビット位置は、第１の
システム制御クロック信号およびそのクロックパルスに
対して時間が制御されており、出信号のビット位置は第
１のクロック信号のクロックパルスに対して時間が正確
に制御されており、第１のクロック信号に割当られた周
波数は100MHz以上であり、ユニットの内部で実行される
信号処理手順は、時間に関連する信号とクロック信号の
クロックパルスとの存在が不可欠である、という信号処
理ユニットを提供する。

本発明によれば、ユニットの信号のビット位置の内部
処理は第２のクロック信号のクロックパルスにより制御
され、第１のクロック信号と同じ周波数のシステム関連
クロック信号において、内部信号処理手順に必要な同期
は、第２のクロック信号に属するクロックパルスの時間
関係を変化させて、その信号のビット位置に同期させる
ことにより有効になり、出信号として１つまたはそれ以
上のラインなど、出接続線に前記クロックパルスが発生
する前に、このような処理信号をバッファ回路に格納で
き、処理信号の時間的に制御された関係を変更して、前
記第１のクロック信号のクロックパルスと同期させるこ
とができる。

提案した実施例によれば、周波数は150Mb/s以上に選
ぶことができる。

また、この信号は、データセルあるいはデータパケッ
ト、特にATM技術に適用できる構造のデータセルとして
発生させることが可能である。

本発明の考えがデータセル技術の中に取り入れられる
と、マルチプレクサユニット／デマルチプレクサユニッ
トの入力信号として、入信号を接続することができ、出
接続線を介し前記ユニットの出信号として、出信号を発
生させることができる。

効果 創造的な信号処理ユニットによってもたらされる効果
は、以下のような内部信号処理を有効にする能力にあ
る。すなわち、信号すなわちクロック信号のクロックパ
ルスを同期させることを利用して行われ、その時間位置
は発生した信号のビット位置に対応する時間位置に適用
でき、信号処理手順が完了すると、データ信号のビット
位置は元に戻され、公知の方法で、システムを制御する
マスタークロックのクロックパルスと同期するようにな
っている内部信号処理である。上記手順が使用できる
と、より簡潔な同期化の原理が内部で使用されることに
なる。というのは、内部クロック信号あるいは内部同期
信号の時間関係を信号のビット位置の時間位置に適用で
きるからである。

創造的な信号処理ユニットの主たる特徴的機能につい
ては、添付の請求項１の中の本発明を特徴づける条項で
説明する。

図面の簡単な説明 添付の図面を参照し、現時点での好適実施例であり、
本発明の重要な機能を示している信号処理ユニットの模
範的実施例を詳細に説明する。添付図面中、 第１図は、信号情報がデータセルあるいはデータパケ
ットの形式になっている信号送信システムに含まれるユ
ニットの概略を示すブロック図である。

第２図は、ATMシステムに含まれるマルチプレクサブ
ロック／デマルチプレクサブロックの形式の信号処理ユ
ニットを示す図である。

第３図は、図２に示すユニットの中にあるいくつかの
同じ信号処理サブブロックの１つを示す図である。

現時点における好適実施例の説明 第１図は、信号送信ユニット１′を示しているが、信
号送信ユニット１′は接続線すなわちライン11′上の送
信器回路10′を介して、ビット位置の形式で信号２を送
信する。

信号２のビット位置2a、2bは、マスタークロック信号
発生器15の中で発生したクロック信号３のクロックパル
ス3a、3bと正確な時間関係にあるので、各ビット位置と
各クロックパルスは同期している。

信号発生器15は、正確かつ同一の時間間隔で隔てら
れ、100Mb/s以上の周波数で発生するクロックパルス3
a、3bを含む、システム制御クロック信号を発生させ
る。

送信器回路10′における送信に必要なクロック信号
は、信号発生器15からライン15aに送られる。

送信器回路10′の中のバッファ回路を利用して、クロ
ック信号のクロックパルス3a、3bと同期している情報搬
送信号のビット位置を送信する手法は、当業者には公知
なので、ここではこの手法の詳細な説明はしない。

しかし、各信号が接続線にビット位置を送信すること
には遷移時間（transit time）が含まれていることは公
知であり、クロックパルスに同期してビット位置が送信
されると、受信されたとき、そのクロックパルスに関す
るビット位置の位相位置は判らないことを意味してい
る。

図示した実施例で仮定されていることは、受信器回路
12の信号２′としてこの信号２が発生すると、ビット位
置2a′、2b′は、もはやクロック信号のクロックパルス
3a、3bと同相になれないということである。

つぎに、クロックパルス3a、3bに関して適当に調整さ
れた位相で、接続11にビット位置2a′、2b′が発生する
と、その後の信号の送信は、１つのクロックパルスと同
期するように修正することが必要になる。

この場合、ビット位置2a′、2b′は、送信器回路10′
と同じようにシステム制御クロックパルス3a、3bと同期
できるであろう。

しかし、この同期は、本発明によるのではなく、「内
部的に」形成されたクロック信号３′を利用して成功し
たのであり、クロック信号３′は、使用する前記クロッ
クパルス3a′、3b′とともに受信器回路12に加えられ、
ビット位置2a′、2b′と同期して接続線12aに発生する
ように調整される。

クロック信号には、クロックパルス3a、3bと同じ周波
数が割当られるかぎり、この内部的に形成されたクロッ
ク信号３′は、システム制御クロックパルス3a、3bと
「同相（related）」になっているが、クロック信号
３′のクロックパルス3a′、3b′は、受信したビット位
置2a′、2b′に適用できる時間位置と同期するように、
時間的に調整できる。

つぎに、同期するように調整されたクロックパルス3
a′、3b′の時間位置を有していて、ビット位置が2
a′、2b′の信号２′は、ラインすなわち接続線12a上の
信号処理ユニット１に送られる。

これから確定できることは、ユニット１に入り、ビッ
ト位置が2a′、2b′になっている信号２′は、前にユニ
ット１′と送信回路10′との中で、第１のクロック信号
３のクロックパルス3a、3bと正確に時間が制御された関
係にあったので、ユニット１からの出信号４′は、ビッ
ト位置が4a′、4b′になっており、システム関連クロッ
クパルス3a′、3b′と同期しているが、システムを制御
するクロックパルス3a、3bとは同期していないと仮定す
ることができる。

接続線12a′上に発生し、ビット位置が4a′、4b′に
なっている信号４′は、送信ユニット10に含まれている
バッファ回路に格納される。

第１のクロック信号３のシステムを制御するクロック
パルス3a、3bと正確に時間が制御された関係にあるビッ
ト位置4a、4bは、送信ユニット10に属するバッファ回路
を介して既知の方法で接続線11″に送信することができ
る。

第１のクロック信号３に対して内部的に割当られたク
ロックパルス周波数は、100Mb/sよりも高く、図示の場
合、標準化された値として155Mb/sになっている。

本発明によれば、ユニット１の内部で実行される信号
処理は、発生した第２のクロック信号３′によって制御
されるが、クロック信号３′には第１のクロック信号３
と同じ周波数が与えられる。

内部信号処理手順に必要な同期は、所定の適当な時間
間隔を介して、第２のクロック信号３′のクロックパル
ス3a′の時間位置を変化させシフトさせて、データ信号
２′と同期させることにより有効になる。

このように処理されたデータ信号４′は、送信又はバ
ッファ回路10に格納することができるが、処理データ信
号４′のビット位置4a、4bは、ここではクロック信号３
の位相から外れていると思われるので、出データ信号４
として発生する前に、この不一致を変更して前記第１の
クロック信号３と同期させることが可能である。これに
ついては、第２図と第３図を参照して以下に詳細に説明
する。

クロック信号３のクロックパルス3a、3bは発生器15の
中で発生する。発生器15はマスタークロックとしての役
目をするとともに、ユニット10′と同じ方法でライン15
cを介して、送信ユニット10から接続線11″に出て行く
信号４の同期をとる役目をする。

また、クロック信号３のクロックパルス3a、3bは、ラ
イン15bを介してユニット13に加えられる。

このユニット13は、その内部で発生させた同期信号
３′を、受信器回路12が受信した現在のディジタル信号
２′のビット位置2a′、2b′の時間位置に適用させる機
能を果たしており、国際特許出願No.PCT/SE93/00531の
中に図解とともに説明されている。

処理すべき信号が、データセルあるいはデータパケッ
トの形、とくにATM技術に適した構造のデータセルの形
をしている場合に、創造的なこの考えを応用することは
特に適していることが判明している。

信号処理ユニット１は、使用可能ならばいかなるユニ
ットでもよいが、本ユニットはマルチプレクサユニット
として以下に説明される。

この場合、接続線11で受信された信号２′が回路12で
同期がとられた後、接続線12aを介し入力信号としてマ
ルチプレクサユニット20に加えられると、第２図および
第３図で詳細に示すように、本ユニットからの出信号
４′として出信号４が発生する。

第２図は、マルチプレクサブロック20（と反対方向の
デマルチプレクサブロックと）を、より明解に示すブロ
ック図である。

ブロック20は、Bi−CMOSディジタル回路上につくら
れ、この回路の上にあって参照番号22、22a、22b、22c
で示される４個の同一サブブロックを備えたCMOS部分2
0′を利用している。

入力12aは、サブブロック22の４本の入力ライン、サ
ブブロック22aの４本の入力ライン、以下同様に全部で1
6本のラインから構成されている。

また、サブブロック22からサブブロック22cには、そ
れぞれ出ライン23、23a、23b、23cが含まれており、こ
れらは別のブロックに対する入力として機能する。

ブロック24には４本の出力12a′があり、出力12a′は
ライン23、23a、23b、23cに直接接続することが可能で
ある。

このように、４本の出力ライン23〜23cのすべてによ
り、第５のサブブロック24に対する入力ラインが形成さ
れるので、サブブロック24はサブブロック22〜22cと原
理的に同じ方法で構成されている。

またサブブロック24には、入力ライン28、４本の出力
ライン12a′、１本の出力ライン21が含まれているが、
出力ライン21の機能を詳細に説明する必要はない。

第３図に示すサブブロック22は、マルチプレクサ機能
（およびデマルチプレクサ機能）に適応しており、この
マルチプレクサ機能に関連して、155Mb/sの速度で入力1
2aに発生する信号は、622Mb/sの速度で出力23（12a′）
に発生する。

信号は、2.5Gb/sの速度でサブブロック24の出力21に
発生するが、これらの信号は図示した実施例では使用さ
れていない。

デマルチプレクサ機能の場合、信号ストリームは反対
方向に移動する。

第３図に示すブロック図を参照して、サブブロック22
をより詳細に説明する。

第３図において、入力ライン12aは、図に示す４本の
入ラインで表されている。

各ラインは、最高送信速度が155Mb/sのデータパケッ
トに適用でき、図示の場合このデータパケットはATMセ
ルの形をしている。

回路22は、その他の機器の内、直並列変換器31、メモ
リ34を利用して、622MHzの周波数で、出データ信号をラ
イン23と接続線12a′に送信することができる。

第３図に示すように、サブブロック22の入力ライン12
aの各ラインは、直並列変換器31に接続されている。こ
のためライン12aの入ディジタル信号は、４チャネルの
直並列変換にかけられ、並列ライン31aに到着する信号
は制御論理33に送られて、そこで内部速度で処理され
る。

必要な同期は、同期ユニット38を介して有効になる。

並列フォーマットに変換された信号は、制御ブロック
すなわち制御論理33に送られ、そこからRAMメモリ34に
送られる。格納された情報は、RAMメモリあるいは制御
論理33を介したRAMメモリからバッファ回路35に送ら
れ、つぎにバッファ回路35は、この情報を単一チャネル
の平直列変換器兼クロックパルス変換器36に送る。

反対方向に変換する場合、すなわち逆の場合、ライン
23′の単一チャネルの直平列変換器兼クロックパルス変
換器37に信号が入ると、並列フォーマットの信号が制御
ブロック33に送られ、メモリ34に格納されて、並列フォ
ーマットでバッファ回路35に送られる。これらの信号は
バッファ回路35から並直列変換器32に送られライン12
a″に出力される。

模範的実施例により機能ブロックの形式で本発明を説
明している。かかる機能ブロックは本技術には公知であ
り、当業者ならば、本分野の一般的な技術の基礎のもと
に、創造的な苦労なしに、さらには自明な測定によっ
て、容易に構成することができるから、ここではこれら
のブロックの詳細な説明はしない。

第２図のライン27の信号に関しては、該当するビット
構成の３本のラインに並列で送信されるビット位置が、
該当する変換モードを示していると考えられる。

このビット構成は、たとえば参照番号33の回路など、
制御論理回路のそれぞれに送信され、各制御論理回路は
これを使用して計算し必要な信号の流れを選択する。

内部信号処理手順のクロックパルスの速度は、および
30MHzであることに注意されたい。

前述した類の回路配列あるいは回路ユニットは、「信
号受信および信号送信ユニット（A Signal Receiving a
nd Signal Transmitting Unit）」というタイトルで、
本特許出願と同時に出願した特許出願に図解されかつ説
明されているユニット、あるいは「マルチプレクサ／デ
マルチプレクサユニット（Multiplexing/Demultiplexin
g Unit）」というタイトルで、本特許出願と同時に出願
した特許出願に図解されかつ説明されているユニット、
あるいは「同期をとる回路配列（Synchronizing Circui
t Arrangement）」というタイトルで、本特許出願と同
時に出願した特許出願に図解されかつ説明されている回
路配列で効果的に使用することができる。

本特許出願の応用についてより深く洞察するため、こ
れらの特許出願に言及することにより、これらの特許出
願の開示内容を本願の一部に明確に組み入れることにす
る。

本発明は、図に示して説明した模範的実施例に限定さ
れるものではないこと、並びに、本実施例は、添付の請
求の範囲に示す創造的な考えの範囲内で修正できること
を理解されたい。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】信号処理ユニット（１）であって、入ビッ
   ト位置を運ぶ信号（２′）は第１のクロック信号（３）
   に関して時間的に制御され、出ビット位置を運ぶ信号
   （４）は前記第１のクロック信号（３）に対して時間が
   正確に制御されており、該ユニット（１）の内部で実行
   される信号処理手順は、該信号（２′）のビット位置と
   クロック信号（３′）のクロックパルスとの存在が不可
   欠であり、該ユニット（１、20）の内部で実行される信
   号処理は、第１のクロック信号（３）と同じ周波数の第
   ２のクロック信号（３′）のクロックパルスによって制
   御され、内部信号処理に必要な同期は、第２のクロック
   信号（３′）のクロックパルスの時間関係を変化させ
   て、該信号（２′）のビット位置と同期させることによ
   り、ユニット（13）の内部でとられ、このように処理さ
   れたデータ信号（４′）は、バッファ回路（10）に格納
   でき、該処理信号（４′）に属する時間的に制御された
   関係は、該処理信号（４′）が出信号として出現する前
   に、第１のクロック信号（３）のクロックパルス（3a、
   3b）と同期するように変更できる、ことを特徴とする信
   号処理ユニット。
2. 【請求項２】請求項１記載のユニットであって、100Mb/
   sを越える周波数、望ましくは150Mb/sを越える周波数を
   使用できることを特徴とするユニット。
3. 【請求項３】請求項１あるいは請求項２記載のユニット
   であって、該信号（２、２′;4、４′）は、データセル
   あるいはデータパケットとして、望ましくはATM技術に
   適した構造のデータセルとして発生することを特徴とす
   るユニット。
4. 【請求項４】請求項１、２あるいは請求項３記載のユニ
   ットであって、入信号は、入力信号としてマルチプレク
   サユニット／デマルチプレクサユニット（20）に加えら
   れ、出信号は、前記ブロックからの出信号として発生す
   ることを特徴とするユニット。